KR101469501B1 - 튜닝 캐패시터 어레이 - Google Patents

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KR101469501B1 KR1020130015610A KR20130015610A KR101469501B1 KR 101469501 B1 KR101469501 B1 KR 101469501B1 KR 1020130015610 A KR1020130015610 A KR 1020130015610A KR 20130015610 A KR20130015610 A KR 20130015610A KR 101469501 B1 KR101469501 B1 KR 101469501B1
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조영호
김본기
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주식회사 하이딥
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Abstract

본 발명은 튜닝 캐패시터 어레이에 관한 것으로, 제1RF단, 제2RF단 및 제1RF단과 제2RF단 사이에 병렬로 연결되는 복수의 튜닝셀을 포함하며, 복수의 튜닝셀들은 각각 캐패시터와, 캐패시터에 각각 연결되어 캐패시터가 선택적으로제1RF단과 제2RF단 사이에서 연결되게 하는 스위칭 트랜지스터를 구비하고, 스위칭 트랜지스터는 디지털 제어신호에 의해 스위칭 동작이 결정되며, 복수의 튜닝셀 중 적어도 제1튜닝셀과 제1튜닝셀에 인접한 제2튜닝셀은, 각각 서로 다른 캐패시턴스를 갖는 캐패시터와 채널 폭이 다른 스위칭 트랜지스터를 포함할 수 있다.

Description

튜닝 캐패시터 어레이{TUNING CAPACITOR ARRAY}
본 발명은 튜닝 캐패시터 어레이에 관한 것으로, 보다 상세하게는, 디지털 제어신호에 대응하여 커패시턴스를 조절할 수 있는 튜닝 캐패시터 어레이에 관한 것이다.
일반적으로, 무선 주파수 집적 회로(RFIC)는 RFIC 네트워크 내의 서로 다른 섹션들을 인터페이싱하기 위해 임피던스 매칭 회로를 사용할 수 있다. 임피던스 매칭 회로는 섹션들 간의 전력 전달을 개선하거나 각 섹션들 간에 발생하는 신호 반사를 완화시킨다. 이러한 임피던스 매칭 성능을 개선시키기 위하여 튜닝 매칭 네트워크가 이용되며, 이는 회로 설계에 있어서 중요한 과제이다.
다양한 회로 소자(예컨대, 인덕터, 커패시터 등)의 파라미터는 많은 인자에 의존하기 때문에, 임피던스 매칭 회로 성능의 정확한 예측이 곤란하다. 따라서, 세밀한 임피던스 매칭을 위해서 온칩(on-chip) 회로 소자로 최초 추측을 한 후, 결과를 측정하여 회로의 유효성을 판단하는 방법이 사용되었다. 그러나, 이러한 방법은 회로의 측정 결과가 만족스럽지 않은 경우, 새로운 회로 소자로 대체하여야 하므로, 번거롭고 공정시간이 많이 드는 단점이 있었다. 또한, 다이 상에 위치된 집적 회로의 회로 소자를 물리적으로 교체하는 것이 곤란하다는 문제점도 있었다.
이에 따라, 집적 회로의 다이 상에서 교체 없이 직접 캘리브레이션 또는 임피던스 매칭이 가능한 튜닝회로가 필요하였다. 한편, 노이즈면이나 공간측면에서 인덕터보다는 커패시터로 구현되는 캘리브레이션 또는 임피던스 매칭이 가능한 튜닝 커패시터 어레이에 대한 개발이 시급하다.
본 발명의 목적은 디지털 제어신호에 의해 주파수 대역 별로 캐패시터의 커패시턴스를 조절할 수 있는 튜닝 캐패시터 어레이를 제공하는 것이다.
본 발명의 다른 목적은 송수신되는 신호에 최적화된 캐패시턴스를 갖는 튜닝 캐패시터 어레이를 제공하는 것이다.
본 발명의 또 다른 목적은 선택된 캐패시터에 대응하여 스위칭 트랜지스터의 채널폭이 최적화되어 있어 Q 팩터를 개선할 수 있는 튜닝 캐패시터 어레이를 제공하는 것이다.
본 발명의 제1측면은, 제1RF단, 제2RF단 및 제1RF단과 제2RF단 사이에 병렬로 연결되는 복수의 튜닝셀을 포함하며, 복수의 튜닝셀들은 각각 캐패시터와, 캐패시터에 각각 연결되어 캐패시터가 선택적으로 제1RF단과 제2RF단 사이에서 연결되게 하는 스위칭 트랜지스터를 구비하고, 스위칭 트랜지스터는 디지털 제어신호에 의해 스위칭 동작이 결정되며, 복수의 튜닝셀 중 적어도 제1튜닝셀과 제1튜닝셀에 인접한 제2튜닝셀은, 각각 서로 다른 캐패시턴스를 갖는 캐패시터와 채널 폭이 다른 스위칭 트랜지스터를 포함하는 튜닝 캐패시터 어레이를 제공하는 것이다.
부가적으로, 제2튜닝셀의 캐패시터의 캐패시턴스와 제1튜닝셀의 캐패시터의 캐패시턴스의 비에 대응하여 제2튜닝셀의 스위칭 트랜지스터의 채널폭과 상기 제1튜닝셀의 스위칭 트랜지스터의 채널폭의 비가 결정되는 튜닝 캐패시터 어레이를 제공하는 것이다.
부가적으로, 복수의 튜닝셀에 포함되어 있는 각 캐패시터의 캐패시턴스는 2n-1×W1 (단, n은 자연수)에 대응하고, 복수의 튜닝셀에 포함되어 있는 각 스위칭트랜지스터의 채널폭/길이비율(W/L)은 각각 2n-1×W1에 대응하며, n은 상기 디지털 제어신호의 비트수, C1 및 W1은 각각 특정 캐패시터의 캐패시턴스 및 스위칭트랜지스터의 채널폭/길이비율(W/L)인 튜닝 캐패시터 어레이를 제공하는 것이다.
부가적으로, 스위칭트랜지스터는 복수의 트랜지스터가 직렬로 연결된 적층 트랜지스터인 튜닝 캐패시터 어레이를 제공하는 것이다.
부가적으로, 복수의 트랜지스터 중 적어도 하나의 트랜지스터는 게이트단(G)과 바디단(B)에 각각 저항이 직렬로 연결된 튜닝 캐패시터 어레이를 제공하는 것이다.
부가적으로, 스위칭 트랜지스터는 온(on) 시에 게이트단(G)에 하이(high, H)신호가 인가되고, 바디단(B) 및 드레인단(D)과 소스단(S)에 로우(low, L)신호가 인가되며, 오프(off) 시는 상기 게이트단(G) 및 상기 바디단(B)에 로우(L)신호가 인가되고, 상기 드레인단(D) 및 상기 소스단(S)에 하이(H)신호가 인가되는 튜닝 캐패시터 어레이를 제공하는 것이다.
부가적으로 캐패시터는 인가되는 전압에 대응하여 캐패시턴스가 가변되는 캐패시터 또는 MEMS 중 적어도 하나를 포함하는 튜닝 캐패시터 어레이를 제공하는 것이다.
부가적으로, 스위칭 트랜지스터의 게이트단(G)과 바디단(B)은 각각 저항과 직렬로 연결된 튜닝 캐패시터 어레이를 제공하는 것이다.
부가적으로, 디지털 제어신호를 생성하여 스위칭 트랜지스터에 전달하는 제어부를 더 포함하는 튜닝 캐패시터 어레이를 제공하는 것이다.
본 발명에 따른 튜닝 캐패시터 어레이에 의하면, 주파수 대역별로 캐패시터의 커패시턴스를 조절할 수 있어, 송수신되는 신호에 최적화된 캐패시턴스를 갖는 캐패시터를 제공할 수 있다. 또한, 선택된 캐패시터에 대응하여 스위칭트랜지스터의 채널폭이 최적화되어 있어 Q 팩터를 개선할 수 있다.
도 1은 본 발명에 따른 튜닝 캐패시터 어레이 장치의 일 실시예를 나타낸다.
도 2는 도 1에 도시된 튜닝 캐패시터 어레이에서 캐패시터와 스위칭 트랜지스터들의 연결관계를 나타낸다.
도 3은 도 1에 도시된 튜닝 캐패시터 어레이의 다른 일 실시예를 나타낸다.
후술하는 본 발명에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다. 이들 실시예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭한다.
이하, 첨부되는 도면을 참조하여 본 발명의 실시예에 따른 임피던스 매칭장치를 설명한다.
도 1은 본 발명에 따른 튜닝 캐패시터 어레이 장치의 일 실시예를 나타낸다.
도 1을 참조하면, 튜닝 캐패시터 어레이(100)는 제1RF단(101), 제2RF단(102) 및 제1RF단(101)과 제2RF단(102) 사이에 병렬로 연결되는 복수의 튜닝셀(111,112,113,…,1n)들을 포함할 수 있다. 또한, 복수의 튜닝셀들(111,112,113,…,11n)에 의해 복수의 캐패시터(C11,C12,C13,…,C1n)와 복수의 캐패시터들(C11,C12,C13,…,C1n)에 각각 연결되어 상기 제1RF단(101)과 제2RF단(102) 사이에 캐패시터가 선택적으로 연결되도록 하는 스위칭 트랜지스터들(SW11,SW12,SW13,…,SW1n)을 구비할 수 있다. 또한, 스위칭 트랜지스터(SW11,SW12,SW13,…,SW1n)들의 스위칭동작은 디지털 제어신호에 의해 결정된다. 또한, 복수의 튜닝셀(111,112,113,…,11n) 중 적어도 제1튜닝셀(111)과 제1튜닝셀(111)에 인접한 제2튜닝셀(112)에 포함된 캐패시터들(C11,C12)과 스위칭트랜지스터(SW11,SW12)들은 각각 서로 다른 캐패시턴스를 갖고 서로 다른 채널 폭을 가질 수 있다. 특히, 제2튜닝셀(112)의 캐패시터(C12)의 캐패시턴스와 제1튜닝셀(111)의 캐패시터(C11)의 캐패시턴스의 비에 대응하여 제2튜닝셀(C112)의 스위칭 트랜지스터(SW12)의 채널폭과 제1튜닝셀(111)의 스위칭 트랜지스터(SW11)의 채널폭의 비가 결정될 수 있다.
보다 구체적으로 설명하면, 튜닝 캐패시터 어레이(100)는 제1RF단(101)과 제2RF단(102) 사이에 병렬로 연결되는 복수의 캐패시터(C11,C12,C13,…,C1n)와 복수의 캐패시터(C11,C12,C13,…,C1n)에 각각 연결되고 스위칭 동작을 통해 복수의 캐패시터들(C11,C12,C13,…,C1n) 중 적어도 하나의 캐패시터가 제1RF단(101)과 제2RF단(102) 사이에서 연결되도록 하는 스위칭 트랜지스터(SW11,SW12,SW13,…,SW1n)를 포함할 수 있다. 이때, 복수의 캐패시터(C11,C12,C13,…,C1n) 중 적어도 인접한 두 개의 캐패시터, 예들 들어, 제1캐패시터(C11)와, 제1캐패시터(C11)에 인접한 제2캐패시터(C12)는 서로 다른 캐패시턴스를 갖고 제1캐패시터(C11)에 연결된 제1스위칭 트랜지스터(SW11)와 제2캐패시터(C12)에 연결된 제2스위칭 트랜지스터(SW12)의 채널 폭은 서로 다를 수 있다. 이때, 제1스위칭 트랜지스터(SW11)과 제2스위치 트랜지스터(SW12)의 채널 폭의 비는 제1캐패시터(C11)와 제2캐패시터(C12)의 캐패시턴스의 비에 따라 결정될 수 있다. 즉, 제2캐패시터(C12)의 캐패시턴스가 제1캐패시터(C11)의 캐패시턴스 보다 더 크면 제1캐패시터(C11)와 제2캐패시터(C12)의 캐패시턴스의 비에 대응되도록 제2스위칭트랜지스터(SW12)의 채널 폭이 제1스위칭 트랜지스터(SW11)의 채널 폭보다 더 클 수 있다.
또한, 튜닝 캐패시터 어레이(100)에 포함되어 있는 복수의 캐패시터들(C11,C12,C13,…,C1n)의 수와 복수의 스위칭 트랜지스터(SW11,SW12,SW13,…,SW1n)의 수는 스위칭 동작을 하도록 제어하는 디지털 제어신호의 비트수에 대응되도록 할 수 있다. 즉, 디지털 제어신호의 비트수가 n비트이면 복수의 캐패시터(C11,C12,C13,…,C1n)와, 복수의 캐패시터(C11,C12,C13,…,C1n)에 RF 신호가 전달되도록 하는 복수의 스위칭 트랜지스터들(SW11,SW12,SW13,…,SW1n)의 수를 n개로 할 수 있다. 하지만, 복수의 캐패시터(C11,C12,C13,…,C1n)와 복수의 스위칭 트랜지스터들(SW11,SW12,SW13,…,SW1n)의 수를 디지털 제어신호의 비트수에 대응되도록 한정하는 것은 아니다. 그리고, 각 비트에 대응하여 복수의 스위칭 트랜지스터(SW11,SW12,SW13,…,SW1n)가 스위칭 동작을 수행하고 스위칭 동작에 의해 선택된 적어도 하나의 캐패시터에 RF 신호가 전달될 수 있도록 할 수 있다.
그리고, 복수의 캐패시터들(C11,C12,C13,…,C1n)의 캐패시턴스는 다르게 설정되어 있고 디지털 제어신호에 의해 스위칭동작을 수행하는 스위칭 트랜지스터들(SW11,SW12,SW13,…,SW1n)이 튜닝 캐패시터 어레이(100)의 제1RF단(101)과 제2RF단(102) 사이에 연결되는 캐패시터를 선택할 수 있다. 특히, 스위칭 트랜지스터들(SW11,SW12,SW13,…,SW1n)은 디지털 제어신호에 의해 제1RF단(101)과 제2RF단(102)에 연결되는 인덕터 성분 및/또는 캐패시터 성분의 임피던스 값에 대응하여 RF 신호의 손실을 최소화할 수 있는 적어도 하나의 캐패시터를 선택할 수 있다.
또한, 튜닝 캐패시터 어레이(100)는 제어부(120)를 더 포함할 수 있고, 제어부(120)에서 튜닝 커패시터 어레이(100)를 제어하는 디지털 제어신호를 출력할 수 있다.
도 2는 도 1에 도시된 튜닝 캐패시터 어레이에서 캐패시터와 스위칭 트랜지스터들의 연결관계를 나타낸다.
도 2를 참조하면, 튜닝 캐패시터 어레이(200)는 제1RF단(201)과 제2RF단(202) 사이에 위치하는 캐패시터(210a), 제1RF단(201)과 제2RF단(202) 사이에서 캐패시터(210a)의 연결을 온/오프 시키는 스위칭트랜지스터(210b)를 포함할 수 있다.
캐패시터(210a)는 일단이 제1RF단(201)과 연결되고 타단은 스위칭트랜지스터(210b)와 연결된다. 그리고, 스위칭트랜지스터(210b)는 일단이 캐패시터(210a)와 연결되고 타단은 제2RF단(202)과 연결된다. 스위칭트랜지스터(210b)는 디지털제어신호를 입력받아 선택적으로 캐패시터(210a)에 RF신호가 전달될 수 있도록 한다. 즉, 스위칭 트랜지스터(210b)는 제1RF단과 제2RF단 사이에서 스위칭동작에 의해 캐패시터(210a)에 RF 신호가 전달될 수 있도록 한다. 여기서, 캐패시터(210a)는 메탈 인슐레이터 메탈(Metal insulator Metal: MIM) 캐패시터, MEMS(Micro electro mechanical systems), 인가되는 전압에 의해 유전체의 상수가 가변되는 박막 세라믹 물질을 사용한 BST(Barium Strontium Titanate)를 이용한 캐패시터 등을 사용할 수 있고, 스위칭트랜지스터(210b)에 사용되는 트랜지스터로는 여러 가지 반도체 소자가 사용될 수 있다.
이하에서는 본 발명의 일 실시예에 따른 캐패시터(210a)와 연결된 스위칭트랜지스터(210b)의 동작에 대해 설명한다.
스위칭트랜지스터(210b)의 동작은 게이트단(G)과 드레인단(D) 간의 전위차인 게이트-드레인 전압(VGD), 게이트단(G)과 소스단(S) 간의 전위차인 게이트-소스 전압(VGS), 바디단(B)과 드레인단(D) 간의 전위차인 바디-드레인 전압(VBD), 바디단(B)과 소스단(S) 간의 전위차인 바디-소스 전압(VBS)에 의하여 정해지며, 스위칭 트랜지스터(210b)가 턴온(turn-on)되도록 하기 위해서는, 스위칭 트랜지스터(210b)의 게이트단(G)은 하이(H)신호가 인가되고, 드레인단(D), 소스단(S) 및 바디단(B)은 로우(L)신호가 인가되도록 할 수 있다. 그러나, 스위칭 트랜지스터(210b)가 턴오프(turn-off)가 되도록 하기 위해서는, 스위칭 트랜지스터(210b)의 게이트단(G) 및 바디단(B)단은 로우(L)신호가 인가되고, 드레인단(D) 및 소스단(S)에는 하이(H)신호가 인가되도록 할 수 있다.
도 3은 도 1에 도시된 튜닝 캐패시터 어레이의 다른 일 실시예를 나타낸다.
도 3을 참조하면, 튜닝 캐패시터 어레이(300)는 제1단RF(301)과 제2단RF단(302) 사이에 복수의 캐패시터(311,312,…,31n)와 복수의 캐패시터(311,312,…,31n) 중 하나의 캐패시터를 선택하고 선택된 튜닝 캐패시터를 통해 신호가 흐르도록 하는 복수의 트랜지스터(321,322,…,32n)를 포함한다. 복수의 캐패시터(311,312,…,31n)는 각각 다른 정전용량을 가질 수 있고 임피던스 매칭회로(110)의 입력단과 출력단 사이에 연결되어 있는 인덕터 성분 및/또는 캐패시터 성분과 선택된 캐패시터에 대응하여 임피던스 매칭을 할 수 있는 주파수 대역을 결정한다.
튜닝 캐패시터 어레이(110a)의 연결관계를 보다 구체적으로 설명하면, 복수의 캐패시터(311,312,…,31n)의 제1전극은 병렬로 제1RF단에 연결되고 복수의 캐패시터(311,312,…,31n)의 제2전극은 복수의 트랜지스터 (321,322,…,32n)의 제1전극에 연결된다. 복수의 스위칭 트랜지스터(321,322,…,32n)의 제2전극은 제2RF단(302) 사이에 연결되고 복수의 스위칭 트랜지스터(321,322,…,32n)의 각각의 게이트는 제어신호를 전달받아 스위칭 트랜지스터(321,322,…,32n)의 스위칭동작을 수행할 수 있도록 한다. 제어신호는 n 비트의 디지털 신호로 구현될 수 있으며, 각 비트에 대응하여 복수의 스위칭 트랜지스터(321,322,…,32n)의 스위칭동작이 결정될 수 있다. 복수의 스위칭 트랜지스터(321,322,…,32n)의 제1전극과 제2전극은 각각 소스와 드레인이다. 그리고, 복수의 스위칭 트랜지스터(321,322,…,32n)의 바디(B)는 각각 접지에 연결된다. 또한, 복수의 트랜지스터(321,322,…,32n)는 m 개의 트랜지스터가 적층되어 스위칭 특성을 개선할 수 있다. 그리고, 복수의 캐패시터(311,312,…,31n) 중 첫번째 캐패시터(311)의 용량을 C0로 가정하면 두번째 캐패시터(312)의 용량은 2C0 가 되고 n번째 캐패시터(31n)의 용량은 2n C0 가 되도록 설정할 수 있다. 이렇게 튜닝 캐패시터 어레이(300)의 복수의 캐패시터(321,322,…,32n)들의 용량이 2의 배수로 커지도록 설정할 수 있는 이유는 2진수의 디지털 신호에 대응될 수 있도록 하기 위해서이다. 그리고, 복수의 스위칭 트랜지스터(321,322,…,32n)의 채널의 폭은 캐패시터의 용량에 대응하여 넓어진다. 즉, 첫번째 캐패시터(311)에 연결된 스위칭 트랜지스터(321)의 채널의 폭은 W가 되고 두번째 캐패시터(312)에 연결된 스위칭 트랜지스터(322)의 채널의 폭은 2W가 되고 n번째 캐패시터(31n)에 연결된 스위칭 트랜지스터(32n)의 채널의 폭은 2n W가 된다. 그 이유는 튜닝 캐패시터 어레이(300)의 각 스위칭 트랜지스터들(321,322,…,32n)을 통과한 신호들의 Q팩터가 일정하게 유지되도록 하기 위해서이고, Q팩터는 하기의 수학식 1과 같다.
Figure 112013013128766-pat00001
여기서 fo는 신호의 주파수, R은 스위칭 트랜지스터부의 저항, C는 캐패시터의 정전용량을 의미한다.
따라서, 캐패시터들(311,312,…,31n)의 정전용량이 두배씩 증가하면서 동일한 Q팩터를 유지하기 위해서는 저항이 두배씩 감소하여야 한다. 그러기 위해서는 복수의 캐패시터(311,312,…,31n)에 연결된 복수의 스위칭 트랜지스터(321,322,…,32n)의 채널의 폭이 두 배씩 증가하여야 한다.
복수의 스위칭 트랜지스터들(321,322,…,32n)의 게이트단(G)과 바디단(B)에 각각 저항이 연결될 수 있다. 각 저항은 스위칭 트랜지스터들(321,322,…,32n)이 안정적으로 동작할 수 있도록 한다. 설명의 편의를 위해 하나의 스위칭 트랜지스터를 예로 들어 설명한다. 만약, 스위칭 트랜지스터(321)의 드레인단(D)에 +3V에서 -3V 사이에서 스윙하는 교류 신호가 전달되고 스위칭 트랜지스터(321)의 게이트단(G)에 +3V의 하이 신호가 전달되면, 드레인단(D)에는 교류 전압이 전달되기 때문에 전압의 크기가 실시간으로 변하는 반면 게이트단(G)의 전압은 하이 신호로 고정이 된다. 이렇게 드레인단(D)의 전압이 변하게 되면 드레인단(D)의 전압과 게이트단(G)의 전압차이가 스위칭 트랜지스터(321)의 문턱전압보다 작게 될 수 있다. 예를 들어 드레인단(D)에 +3V의 전압이 전달되고 게이트단(G)에 +3V의 전압이 전달되면, 드레인단(D)과 게이트단(G) 간의 전압차이는 0V가 되어 트랜지스터(321)의 문턱전압보다 작아 스위칭 트랜지스터(321)는 오프 상태가 된다. 하지만, 게이트단(G)에 저항이 연결되어 있으면, 스위칭 트랜지스터(321)의 소스단(S)과 게이트단(G), 게이트단(G)과 드레인단(D)에 캐패시터가 형성되고 형성된 캐패시터의 커플링 동작에 의해 소스단(S)과 게이트단(G), 게이트단(G)과 드레인단(D) 간에 전압이 일정하게 유지된다.
따라서, 게이트단(G)으로 하이 신호가 입력되고 드레인단(D)에 입력되는 교류가 +3V에서 -3V 사이의 전압을 스윙하더라도 소스단(S)과 게이트단(D), 게이트단(G)과 드레인단(S) 사이의 전압이 일정하게 유지되어 스위칭 트랜지스터(321)가 온 상태를 유지하게 된다. 그리고, 스위칭 트랜지스터(321)가 오프 상태일 때도 동일한 과정에 의해 오프 상태가 안정적으로 유지될 수 있도록 한다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 본 발명의 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 튜닝 캐패시터 어레이 101: 제1RF단
102:제2RF단 110: 튜닝셀
120: 제어부

Claims (9)

  1. 제1RF단;
    제2RF단; 및
    상기 제1RF단과 상기 제2RF단 사이에 병렬로 연결되는 복수의 튜닝셀을 포함하며,
    상기 복수의 튜닝셀들은 각각 캐패시터와, 상기 캐패시터에 각각 연결되어 상기 캐패시터가 선택적으로 상기 제1RF단과 상기 제2RF단 사이에서 연결되게 하는 스위칭 트랜지스터를 구비하고,
    상기 스위칭 트랜지스터는 디지털 제어신호에 의해 스위칭 동작이 결정되며, 상기 복수의 튜닝셀 중 적어도 제1튜닝셀과 상기 제1튜닝셀에 인접한 제2튜닝셀은, 각각 서로 다른 캐패시턴스를 갖는 캐패시터와 채널 폭이 다른 스위칭 트랜지스터를 포함하며,
    상기 제2튜닝셀의 캐패시터의 캐패시턴스와 상기 제1튜닝셀의 캐패시터의 캐패시턴스의 비에 대응하여 상기 제2튜닝셀의 스위칭 트랜지스터의 채널폭과 상기 제1튜닝셀의 스위칭 트랜지스터의 채널폭의 비가 결정되는 튜닝 캐패시터 어레이.
  2. 삭제
  3. 제1항에 있어서,
    상기 복수의 튜닝셀에 포함되어 있는 각 캐패시터의 캐패시턴스는 2n-1×C1 (단, n은 자연수)에 대응하고,
    상기 복수의 튜닝셀에 포함되어 있는 각 스위칭트랜지스터의 채널폭/길이비율(W/L)은 각각 2n-1×W1 에 대응하며,
    상기 n은 상기 디지털 제어신호의 비트수, 상기 C1 및 W1은 각각 특정 캐패시터의 캐패시턴스 및 스위칭트랜지스터의 채널폭/길이비율(W/L)인 튜닝 캐패시터 어레이.
  4. 제1항 또는 제3항에 있어서,
    상기 스위칭트랜지스터는 복수의 트랜지스터가 직렬로 연결된 적층 트랜지스터인 튜닝 캐패시터 어레이.
  5. 제4항에 있어서,
    상기 복수의 트랜지스터 중 적어도 하나의 트랜지스터는 게이트단(G)과 바디단(B)에 각각 저항이 직렬로 연결된 튜닝 캐패시터 어레이.
  6. 제1항에 있어서,
    상기 스위칭 트랜지스터는 온(on) 시에 게이트단(G)에 하이(high, H)신호가 인가되고, 바디단(B) 및 드레인단(D)과 소스단(S)에 로우(low, L)신호가 인가되며, 오프(off) 시는 상기 게이트단(G) 및 상기 바디단(B)에 로우(L)신호가 인가되고, 상기 드레인단(D) 및 상기 소스단(S)에 하이(H)신호가 인가되는 튜닝 캐패시터 어레이.
  7. 제1항에 있어서,
    상기 캐패시터는 인가되는 전압에 대응하여 상기 캐패시턴스가 가변되는 캐패시터 또는 MEMS 중 적어도 하나를 포함하는 튜닝 캐패시터 어레이.
  8. 제6항에 있어서,
    상기 스위칭 트랜지스터의 상기 게이트단(G)과 상기 바디단(B)은 각각 저항과 직렬로 연결된 튜닝 캐패시터 어레이.
  9. 제1항에 있어서,
    상기 디지털 제어신호를 생성하여 상기 스위칭 트랜지스터에 전달하는 제어부를 더 포함하는 튜닝 캐패시터 어레이.
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* Cited by examiner, † Cited by third party
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KR20120049341A (ko) * 2009-08-19 2012-05-16 퀄컴 인코포레이티드 디지털 튜닝가능 스테이지간 정합 회로

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