KR101338284B1 - 튜닝 커패시터 및 튜닝 커패시터 어레이 - Google Patents
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Abstract
본 발명의 튜닝 커패시터는 제1 커패시터 및, 제1 단자와 제2 단자 사이에서의 상기 제1 커패시터 연결을 온/오프 시키는 스위칭 트랜지스터를 포함하고, 상기 스위칭 트랜지스터의 온/오프는 하이(high, H)신호와 로우(low, L)신호에 의해 이루어진다.
Description
본 발명은 튜닝 커패시터 및 튜닝 커패시터 어레이에 관한 것으로, 보다 상세하게는, 구동시에 음전압을 사용하지 않는 튜닝 커패시터 및 이를 이용한 튜닝 커패시터 어레이에 관한 것이다.
도 1은 튜닝 커패시터를 나타낸다.
단위 커패시터(Co, 3)는 스위치부(SW, 4)의 온/오프 제어에 의하여 제1 단자(1)와 제2 단자(2) 사이에서 단락 또는 개방되어 단위 커패시터(Co, 3)의 사용여부가 결정된다.
도 2는 이러한 스위치부(SW)를 구현하기 위한 종래의 튜닝 커패시터의 바이어스 구조를 도시한 것이다.
도 1 및 도 2를 참조하면, 종래의 튜닝 커패시터는 스위치부(SW, 4)가 트랜지스터로 구현된다. 예컨대 모스펫(MOSFET) 등이 사용될 수 있다. 단위 커패시터(Co, 3)의 일단은 제1 단자(1)와 연결되며, 타단은 상기 모스펫의 드레인단(D)과 연결되며, 소스단(S)은 제2 단자(2)와 연결된다.
스위치부(SW, 4)는 빠른 응답속도를 갖는 트랜지스터를 이용한 스위칭 트랜지스터로 구현될 수 있다. 또한, 하나의 트랜지스터뿐만 아니라, 트랜지스터 여러 개가 직렬 연결된 적층 트랜지스터로 이루어질 수도 있다. 따라서, 스위칭 트랜지스터(4)는 제어신호에 따라 단위 커패시터(Co, 3)를 온/오프 시키는 스위칭 역할을 함으로써 해당 단위 커패시터(Co, 3)의 선택여부를 제어한다.
도 2에 도시된 스위칭 트랜지스터(4)의 동작을 설명한다.
도 2에 도시된 바와 같이 트랜지스터(4)의 온/오프 동작을 위하여 온(on) 시에는 게이트-소스전압(VGS), 게이트-드레인전압(VGD)은 양전압(VDD)이며, 바디-소스전압(VBS), 바디-드레인전압(VBD)는 0V이다. 반면에, 오프(off) 시에는 게이트-소스전압(VGS), 게이트-드레인전압(VGD)이 음전압(-VDD)이고, 바디-소스전압(VBS), 바디-드레인전압(VBD)도 음전압(-VDD)이다. 이는 튜닝 커패시터의 높은 파워 핸들링 능력과 선형성을 향상시키기 위함이다.
구체적으로, 온(on) 시에 트랜지스터(4)의 드레인단(D), 소스단(S), 바디단(B)은 0V(GND) 신호가 인가되고, 게이트단(G)에는 양전압(VDD) 신호가 인가된다. 반대로, 오프(off) 시에는 드레인단(D) 및 소스단(S)에는 0V(GND) 신호가 인가되고, 게이트단(G)과 바디단(B)에는 음전압(-VDD) 신호가 인가된다. 즉, 게이트-소스전압(VGS) 및 게이트-드레인전압(VGD)이 음의 값이 된다. 따라서, 종래의 튜닝 커패시터는 트랜지스터(4)의 안정적인 온/오프 동작을 위해서 음전압(-VDD) 신호가 필요하였다.
도 3은 도 2에 도시된 튜닝 커패시터를 구현하기 위한 음전압 발생기를 나타낸다.
도 3을 참조하면, 도 1에 도시된 튜닝 커패시터를 동작시키기 위하여 트랜지스터에 음전압(-VDD)을 인가하는 음전압 발생기가 도시되어 있다. 음전압 발생기는 신호를 발진시키는 발진기, 상기 발진기의 발진신호를 입력받아 클럭신호를 발생시키는 클럭발생기, 상기 클럭발생기의 출력에 따라, 음전압을 생성하는 음전압 차지펌프를 포함한다.
이와 같이, 트랜지스터에 음전압을 인가하기 위해서는 도 3에 도시된 바와 같이, 음전압 발생기가 필요하다. 상기의 튜닝 커패시터가 안테나의 단자에 사용되는 경우, 발진기 또는 차지펌프 등에서 발생하는 스위칭 노이즈는 수신기의 수신감도를 저하시키는 문제가 있다. 또한, 음전압 발생기는 전력을 소모하므로 비용면에서도 불리하고, 공간을 많이 차지하여 초소형 회로를 구현함에 있어서도 장애가 되는 문제점이 있다.
따라서, 빠른 응답속도를 갖는 트랜지스터를 스위칭 소자로 이용하면서, 스위칭 노이즈를 감소시키고, 전력소모 및 공간활용에 유리한 튜닝 커패시터에 대한 개발이 시급하다.
본 발명은 상술한 종래 기술의 문제점을 모두 해결하는 것을 그 목적으로 한다.
본 발명의 다른 목적은 튜닝 커패시터에 있어서, 기존 튜닝 커패시터의 문제점을 모두 해결함과 동시에 장점만을 살릴 수 있는 튜닝 커패시터를 제공하는 것이다.
본 발명의 튜닝 커패시터는 제1 커패시터 및, 제1 단자와 제2 단자 사이에서의 상기 제1 커패시터 연결을 온/오프 시키는 스위칭 트랜지스터를 포함하고, 상기 스위칭 트랜지스터의 온/오프는 하이(high, H)신호와 로우(low, L)신호에 의해 이루어진다.
본 발명의 실시예에 따르면, 상기 스위칭 트랜지스터가 온(on) 시에 상기 게이트단(G)에 하이(H)신호가 인가되고, 바디단(B) 및 상기 드레인단(D)과 소스단(S)에 로우(L)신호가 인가되며, 오프(off) 시는 상기 게이트단(G) 및 바디단(B)에 로우(L)신호가 인가되고, 상기 드레인단(D) 및 소스단(S)에 하이(H)신호가 인가될 수 있다.
본 발명의 실시예에 따르면, 상기 스위칭 트랜지스터는 복수개의 트랜지스터가 직렬로 연결된 적층 트랜지스터일 수 있다.
본 발명의 실시예에 따르면, 상기 스위칭 트랜지스터의 게이트단(G)과 바디단(B)은 각각 저항과 직렬로 연결될 수 있다.
본 발명의 실시예에 따르면, 상기 제1 커패시터는 복수개의 커패시터가 직렬 또는 병렬로 연결된 커패시터일 수 있다.
본 발명의 튜닝 커패시터 어레이는 상기의 튜닝 커패시터를 복수개 포함하고, 상기 복수개의 튜닝 커패시터는 서로 병렬로 연결된다.
본 발명의 실시예에 따르면, 상기 복수개의 튜닝 커패시터의 등가 커패시턴스는 2m-1×C1 (단, m은 n이하의 자연수)이고, 상기 복수개의 튜닝 커패시터의 스위칭 트래지스터의 채널폭/길이비율(W/L)은 각각 2m-1×W1 (단, m은 n이하의 자연수)이며, 상기 n은 튜닝 커패시터의 개수, 상기 C1 및 W1은 각각 특정 튜닝 커패시터의 등가 커패시턴스 및 스위칭 트랜지스터의 채널폭/길이비율(W/L)일 수 있다.
본 발명의 실시예에 따르면, 상기 복수개의 튜닝 커패시터와 병렬로 연결되는 고정 커패시터를 더 포함할 수 있다.
본 발명의 실시예에 따르면, 디지털 제어신호를 입력받아 상기 스위칭 트랜지스터의 온/오프를 제어하는 제어부를 더 포함할 수 있다.
본 발명의 튜닝 커패시터는 제1 커패시터, 제1 단자와 제2 단자 사이에서의 상기 제1 커패시터 연결을 온/오프 시키는 스위칭 트랜지스터, 및, 상기 스위칭 트랜지스터와 상기 제2 단자 삽입되는 제2 커패시터를 포함한다.
본 발명의 실시예에 따르면, 상기 스위칭 트랜지스터가 온(on) 시에 상기 게이트단(G)에 하이(high, H)신호가 인가되고, 바디단(B) 및 상기 드레인단(D)과 소스단(S)에 로우(low, L)신호가 인가되며, 오프(off) 시는 상기 게이트단(G) 및 바디단(B)에 로우(L)신호가 인가되고, 상기 드레인단(D) 및 소스단(S)에 하이(H)신호가 인가될 수 있다.
본 발명의 실시예에 따르면, 상기 스위칭 트랜지스터는 복수개의 트랜지스터가 직렬로 연결된 적층 트랜지스터일 수 있다.
본 발명의 실시예에 따르면, 상기 스위칭 트랜지스터의 게이트단(G)과 바디단(B)은 각각 저항과 직렬로 연결될 수 있다.
본 발명의 실시예에 따르면, 상기 제1 커패시터 또는 제2 커패시터 중 적어도 하나는 복수개의 커패시터가 직렬 또는 병렬로 연결된 커패시터일 수 있다.
본 발명의 실시예에 따르면, 상기 스위칭 트랜지스터의 온/오프는 하이(H)신호와 로우(L)신호에 의해 이루어질 수 있다.
본 발명의 실시예에 따르면, 상기 제2 커패시터는 상기 스위칭 트랜지스터의 등가 임피던스의 저항성분을 제어할 수 있다.
본 발명의 튜닝 커패시터 어레이는 상기 튜닝 커패시터를 복수개 포함하고, 상기 복수개의 튜닝 커패시터는 서로 병렬로 연결된다.
본 발명의 실시예에 따르면, 상기 복수개의 튜닝 커패시터의 등가 커패시턴스는 2m-1×C2 (단, m은 n이하의 자연수)이고, 상기 복수개의 튜닝 커패시터의 스위칭 트래지스터의 채널폭/길이비율(W/L)은 각각 2m-1×W2 (단, m은 n이하의 자연수)이며, 상기 n은 튜닝 커패시터의 개수, 상기 C2 및 W2는 각각 특정 튜닝 커패시터의 등가 커패시턴스 및 스위칭 트랜지스터의 채널폭/길이비율(W/L)일 수 있다.
본 발명의 실시예에 따르면, 상기 복수개의 튜닝 커패시터와 병렬로 연결되는 고정 커패시터를 더 포함할 수 있다.
본 발명의 실시예에 따르면, 디지털 제어신호를 입력받아 상기 스위칭 트랜지스터의 온/오프를 제어하는 제어부를 더 포함할 수 있다.
본 발명의 실시예에 따르면, 튜닝 커패시터는 음전압을 이용하지 않아 종래 튜닝 커패시터가 갖고 있는 문제점을 모두 해결할 수 있다.
본 발명의 실시예에 따르면, 음전압이 아닌 양전압을 이용하여 커패시터 튜닝이 가능하게 됨에 따라, 음전압 발생기로 인한 감도 저하, 전력 소비, 공간 활용 등의 문제점을 해결할 수 있다.
본 발명의 실시예에 따르면, 튜닝 커패시터가 연결되는 단자와의 DC 절연이 가능하다.
도 1은 튜닝 커패시터의 구조를 나타내는 간략도이다.
도 2는 종래의 튜닝 커패시터의 바이어스 구조를 나타내는 회로도이다.
도 3은 종래의 튜닝 커패시터를 구현하기 위한 음전압 발생기를 나타내는 블록도이다.
도 4는 본 발명의 일 실시예에 따른 튜닝 커패시터를 나타내는 회로도이다.
도 5는 본 발명의 일 실시예에 따른 튜닝 커패시터의 스위치부의 온/오프 상태를 나타내는 간략도이다.
도 6은 본 발명의 일 실시예에 따른 튜닝 커패시터를 나타내는 회로도이다.
도 7은 본 발명의 일 실시예에 따른 튜닝 커패시터를 나타내는 회로도이다.
도 8은 본 발명의 일 실시예에 따른 튜닝 커패시터를 나타내는 회로도이다.
도 9는 본 발명의 일 실시예에 따른 튜닝 커패시터를 나타내는 회로도이다.
도 10a는 본 발명의 일 실시예에 따른 튜닝 커패시터를 나타내는 회로도이며, 도 10b는 이를 구현한 회로도이다.
도 11은 본 발명의 실시예에 따른 튜닝 커패시터 어레이를 나타내는 회로도이다.
도12는 본 발명의 다른 실시예에 따른 튜닝 커패시터 어레이를 나타내는 회로도이다.
도 13은 제2 커패시터를 포함하는 본 발명의 실시예에 따른 튜닝 커패시터의 간략도이다.
도 14a 및 도 14b는 종래의 튜닝 커패시터와 본 발명의 실시예에 따른 튜닝 커패시터를 제1 단자에서 바라본 모습을 나타내는 회로도이다.
도 14c 및 도 14d는 종래의 튜닝 커패시터와 본 발명의 실시예에 따른 튜닝 커패시터의 등가회로도이다.
도 2는 종래의 튜닝 커패시터의 바이어스 구조를 나타내는 회로도이다.
도 3은 종래의 튜닝 커패시터를 구현하기 위한 음전압 발생기를 나타내는 블록도이다.
도 4는 본 발명의 일 실시예에 따른 튜닝 커패시터를 나타내는 회로도이다.
도 5는 본 발명의 일 실시예에 따른 튜닝 커패시터의 스위치부의 온/오프 상태를 나타내는 간략도이다.
도 6은 본 발명의 일 실시예에 따른 튜닝 커패시터를 나타내는 회로도이다.
도 7은 본 발명의 일 실시예에 따른 튜닝 커패시터를 나타내는 회로도이다.
도 8은 본 발명의 일 실시예에 따른 튜닝 커패시터를 나타내는 회로도이다.
도 9는 본 발명의 일 실시예에 따른 튜닝 커패시터를 나타내는 회로도이다.
도 10a는 본 발명의 일 실시예에 따른 튜닝 커패시터를 나타내는 회로도이며, 도 10b는 이를 구현한 회로도이다.
도 11은 본 발명의 실시예에 따른 튜닝 커패시터 어레이를 나타내는 회로도이다.
도12는 본 발명의 다른 실시예에 따른 튜닝 커패시터 어레이를 나타내는 회로도이다.
도 13은 제2 커패시터를 포함하는 본 발명의 실시예에 따른 튜닝 커패시터의 간략도이다.
도 14a 및 도 14b는 종래의 튜닝 커패시터와 본 발명의 실시예에 따른 튜닝 커패시터를 제1 단자에서 바라본 모습을 나타내는 회로도이다.
도 14c 및 도 14d는 종래의 튜닝 커패시터와 본 발명의 실시예에 따른 튜닝 커패시터의 등가회로도이다.
본 발명의 실시예에 따른 튜닝 커패시터를 설명하기에 앞서, 트랜지스터에 인가되는 전압 신호와 관련하여 트랜지스터가 온(on)일 때 인가되는 양의 전압을 VDD라고 하면, 하이(high, H)신호는 약 VDD/2 이상 VDD 이하의 신호를 의미하며, 로우(low, L)신호는 접지 신호인 0V 이상 약 VDD/2 이하의 신호를 의미한다. 상기 트랜지스터에 인가되는 전압 신호를 하이(H)신호와 로우(L)신호로 나누는 기준은 반드시 고정될 필요는 없으며, 인가되는 양의 전압 VDD의 크기 또는 트랜지스터의 특성 등 본 발명의 실시예에 따른 튜닝 커패시터의 구현환경에 따라 달라질 수 있다.
이하, 첨부되는 도면을 참조하여 본 발명의 실시예에 따른 튜닝 커패시터를 설명한다.
도 4는 본 발명의 일 실시예에 따른 튜닝 커패시터를 나타낸다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 튜닝 커패시터(30)는 제1 단자(10)와 제2 단자(20) 사이에 위치하는 제1 커패시터(100), 제1 단자(10)와 제2 단자(20) 사이에서의 상기 제1 커패시터(100)의 연결을 온/오프 시키는 스위칭 트랜지스터(300)를 포함한다.
구체적으로, 본 발명의 실시예에 따른 튜닝 커패시터(30)의 제1 커패시터(100)는 일단이 제1 단자(10)와 연결되고 타단은 스위칭 트랜지스터(300)와 연결되고, 스위칭 트랜지스터(300)는 일단이 상기 제1 커패시터(100)와 연결되고 타단은 제2 단자(20)와 연결된다.
제1 단자(10)는 부하와 연결되는 부하단이 될 수 있으며, 제2 단자(20)는 그라운드와 연결되어 접지될 수 있다. 다른 실시예로, 제1 단자(10)는 RF 입력포트에 연결되는 RF+단자가 되고, 제2 단자(20)는 RF 출력포트에 연결되는 RF-단자가 될 수도 있다. 이 외에도 통상의 지식을 가지는 자에 의해 다른 형태의 단자로 사용될 수 있다.
스위칭 트랜지스터(300)는 제어신호를 입력받아 해당 튜닝 커패시터(30)를 온/오프 한다. 이로써, 제1 단자(10)와 제2 단자(20) 사이에서 해당 튜닝 커패시터(30)가 선택되거나 선택되지 않게 된다. 스위칭 트랜지스터(300)로는 여러 가지 반도체 소자가 사용될 수 있다.
이하에서는 본 발명의 일 실시예에 따른 튜닝 커패시터(30)의 스위칭 트랜지스터(300)의 동작에 대하여 상세히 설명한다.
도 5는 본 발명의 튜닝 커패시터의 스위칭 트랜지스터의 온/오프 상태를 나타낸다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 튜닝 커패시터(30)의 스위칭 트랜지스터(300)는 드레인단(D)이 제1 커패시터(100)와 연결되고, 소스단(S)은 제2 단자(20)와 연결될 수 있다. 스위칭 트랜지스터(300)는 제1 커패시터(100)를 온/오프 시키는 스위칭 역할을 한다. 트랜지스터의 특성상 제1 단자(10)와 제2 단자(20) 사이에서 스위칭 트랜지스터(300)의 연결은 반대로 될 수 있다. 즉, 스위칭 트랜지스터(300)의 소스단(S)이 제1 커패시터(100)와 연결되고 드레인단(D)은 제2 단자(20)와 연결될 수 있다. 본 발명의 일 실시예에서는 설명의 편의를 위하여 스위칭 트랜지스터(300)의 드레인단(D)이 제1 커패시터(100)와 연결되는 경우를 예로 들어 설명한다.
먼저, 스위칭 트랜지스터(300)가 온(on)일 경우에는, 스위칭 트랜지스터(300)의 게이트단(G)은 하이(H)신호가 인가되고, 드레인단(D), 소스단(S) 및 바디단(B)은 로우(L)신호가 인가된다. 그러나, 스위칭 트랜지스터(300)가 오프(off)일 경우에는, 스위칭 트랜지스터(300)의 게이트단(G) 및 바디단(B)단은 로우(L)신호가 인가되고, 드레인단(D) 및 소스단(S)에는 하이(H)신호가 인가된다.
본 발명의 일 실시예에 따른 스위칭 트랜지스터(300)의 동작은 게이트단(G)과 드레인단(D) 간의 전위차인 게이트-드레인 전압(VGD), 게이트단(G)과 소스단(S) 간의 전위차인 게이트-소스 전압(VGS), 바디단(B)과 드레인단(D) 간의 전위차인 바디-드레인 전압(VBD), 바디단(B)과 소스단(S) 간의 전위차인 바디-소스 전압(VBS)에 의하여 정하여 진다.
도 2와 도 5를 참조하면, 종래의 스위칭 트랜지스터와 본 발명의 일 실시예에 따른 스위칭 트랜지스터(300)는 온(on) 인 경우에는 각 단에 인가되는 전압이 동일하므로 동작도 동일하다. 반면에 오프(off)인 경우에는 각 단에 인가되는 전압이 상이하다. 그러나, 오프(off)일 때의 게이트-드레인 전압(VGD)과 게이트-소스 전압(VGS)은 음의 값인 -VDD로 동일하고, 바디-드레인 전압(VBD) 및 바디-소스 전압(VBS)도 음의 값인 -VDD로 동일하다. 결국, 두 스위칭 트랜지스터의 동작은 동일하다.
즉, 본 발명의 일 실시예에 따른 튜닝 커패시터(30)의 스위칭 트랜지스터(300) 각 단에 인가되는 전압은 종래의 스위칭 트랜지스터에 인가되는 각 단에 인가되는 전압과 다름에도 불구하고, 각 단자간의 전위차가 같으므로 동일한 동작을 하게 된다. 따라서, 본 발명의 일 실시예에 따른 튜닝 커패시터(30)는 음전압을 사용하지 않으면서 음전압을 사용하는 기존의 튜닝 커패시터와 동일한 파워 핸들링 능력과 선형성을 유지할 수 있다.
도 6은 본 발명의 다른 실시예에 따른 튜닝 커패시터를 나타낸다.
도 6을 참조하면, 튜닝 커패시터(30a)의 스위칭 트랜지스터(300')는 복수개의 트랜지스터가 직렬 연결된 구조로 형성될 수 있다. 하나의 트랜지스터보다는 복수개의 트랜지스터가 직렬 연결된 적층 트랜지스터를 사용하는 것이 튜닝 커패시터의 높은 파워 핸들링 능력과 선형성을 향상시키는데 유리하다. 각 트랜지스터에 인가되는 제어신호는 동일하며, 각 트랜지스터의 온/오프는 동일하게 이루어진다. 적층 트랜지스터는 공지의 기술이므로 자세한 설명은 생략한다.
도 7은 본 발명의 또 다른 실시예에 따른 튜닝 커패시터를 나타낸다.
도 7을 참조하면, 스위칭 트랜지스터(300)의 게이트단(G)과 바디단(B)은 제1 저항(401) 및 제2 저항(402)과 연결될 수 있다.
도 7에 도시된 바와 같이, 튜닝 커패시터(30b)의 스위칭 트랜지스터(300)의 게이트단(G)은 제1저항(R1, 401)과 연결되며, 바디단(B)는 제2 저항(R2, 402)와 연결될 수 있다. 게이트단(G)과 연결되는 제1 저항(R1, 401)과 제2 저항(R2, 402)은 스위칭 트랜지스터(300)가 온 되었을 때 드레인 내지 소스 단에서 큰 진폭을 갖는 신호가 인가되었을 때도 항상 스위칭 트랜지스터가 꺼지지 않고 온을 시키기 위함이다. 즉, 온(on)신호가 입력될 때 신호가 스윙하는 과정에서 스위칭 트랜지스터(300)가 오프(off)되는 현상을 방지할 수 있는 효과가 있다. 마찬가지로, 오프(off)신호가 입력될 때, 스위칭 트랜지스터(300)가 온(on) 되는 것을 방지할 수 있다.
도 8은 본 발명의 또 다른 실시예에 따른 튜닝 커패시터를 나타낸다.
도 8을 참조하면, 제1 커패시터(100a)는 커패시터 복수개가 직렬로 연결된 적층 구조를 이루고 있다.
도 8에 도시된 바와 같이, 튜닝 커패시터(30c)의 제1 커패시터(100a)는 커패시터가 직렬로 연결된 적층 커패시터일 수 있다. 이는 커패시터의 유효 파괴 전압을 향상시키기 위함이다. 본 발명의 실시예에 따른 튜닝 커패시터는 소형 경량화된 전자장치 등에 사용될 수 있다. 또한, 고주파 신호를 처리함에 있어서도 유리한 효과가 있다.
도 9는 본 발명의 또 다른 실시예에 따른 튜닝 커패시터를 나타낸다.
도 9를 참조하면, 튜닝 커패시터(30d)의 제1 커패시터(100b)는 커패시터 복수개가 병렬로 연결된 구조를 이루고 있다.
도 9에 도시된 바와 같이, 제1 커패시터(100b)는 커패시터 복수개가 병렬로 연결되어 구현될 수 있다. 제1 커패시터(100b)는 커패시터가 병렬로 연결되어 커패시턴스가 증가하므로 대용량의 커패시턴스를 갖는 튜닝 커패시터를 구현할 구현할 수 있다.
이와 같이, 본 발명의 실시예에 따른 튜닝 커패시터(30)는 제1 커패시터(100)와 스위칭 트랜지스터(300)를 포함한다. 상기 튜닝 커패시터(30)에서 스위칭 트랜지스터(300)로서 적층 트랜지스터를 이용하거나 게이트단(G)과 바디단(B)에 저항을 연결하여 튜닝 커패시터(30a, 30b)를 구현할 수 있다. 또한, 제1 커패시터(100)를 적층 커패시터 또는 병렬로 복수개 연결한 튜닝 커패시터(30c, 30d)를 구현할 수 있다.
도 10a 및 도 10b는 본 발명의 실시예에 따른 튜닝 커패시터(30)의 간략도 및 구체적으로 구현한 회로도이다.
도 10a를 참조하면, 본 발명의 실시예에 따른 튜닝 커패시터(30)는 제1 단자(10)와 제2 단자(20) 사이에 위치하는 제1 커패시터(100), 제1 단자(10)와 제2 단자(20) 사이에서의 상기 제1 커패시터(100)의 연결을 온/오프 시키는 스위칭 트랜지스터(300)를 포함한다.
본 발명의 실시예에 따른 튜닝 커패시터(30)의 스위칭 트랜지스터(300)의 온/오프는 음전압을 이용하지 않고, 로우(L)신호와 하이(H)신호에 의하여 이루어진다. 스위칭 트랜지스터(300)의 게이트단(G)에 인가되는 신호를 변환하여 변환된 신호를 스위칭 트랜지스터(300)의 드레인단(D)과 소스단(S)에 인가한다.
구체적으로, 본 발명의 실시예에 따른 튜닝 커패시터(30)의 제1 커패시터(100)는 일단이 제1 단자(10)와 연결되고 타단은 스위칭 트랜지스터(300)와 연결되고, 스위칭 트랜지스터(300)는 일단이 상기 제1 커패시터(100)와 연결되고 타단은 제2 단자(20)와 연결된다.
본 발명의 실시예에 따른 튜닝 커패시터(30)의 스위칭 트랜지스터(300)의 온/오프는 음전압을 이용하지 않고, 접지신호와 양의 전압신호에 의해 이루어진다. 이를 위하여, 상기 튜닝 커패시터(30)는 상기 스위칭 트랜지스터(300)의 드레인단(D) 및 소스단(S)에 인가되는 제어 신호 생성을 위한 변환부(500)를 더 포함할 수 있다. 상기 변환부(500)는 스위칭 트랜지스터(300)의 게이트단(G)에 인가되는 입력을 변환하여 변환된 신호를 스위칭 트랜지스터(300)의 드레인단(D)과 소스단(S)에 인가한다. 스위칭 트랜지스터(300)의 바디단(B)과 게이트단(G)는 저항이 직렬로 연결될 수 있으며, 드레인단(D)과 소스단(S)은 변환부(500)와의 사이에 제3 저항(R3, 403)과 제4 저항(R4, 404)가 삽입될 수 있다. 제3 저항(R3, 403)과 제4 저항(R4, 404)는 변환부로의 신호 손실을 막을 수 있다.
도 10a에 도시된 바와 같이, 변환부(500)는 상기 스위칭 트랜지스터(300) 각각의 드레인단(D) 및 소스단(S)에 인가되는 전압을 게이트단(G)에 인가되는 전압과 상반되도록 변환시킨다. 상기 변환부(500)는 입력되는 제어신호를 변환할 수 있는 인버터 등이 사용될 수 있다.
지금부터 튜닝 커패시터(30)에서 변환부(500)에 의하여 스위칭 트랜지스터(300)에 인가되는 전압에 의해 제1 커패시터(100)의 온/오프 제어하는 방법에 대해 설명한다.
먼저 온(on) 상태에서의 동작을 설명한다. 외부의 제어신호는 스위칭 트랜지스터(300) 각각의 게이트단(G)에 인가된다. 또한, 상기 제어신호는 변환부(500)에 의하여 변환되어 스위칭 트랜지스터(300)의 드레인단(D)과 소스단(S)에 인가될 수 있다. 즉, 제어신호가 온(on) 신호라고 하면, 스위칭 트랜지스터(300)의 게이트단(G)에는 하이(H)신호가 인가되고, 드레인단(D)과 소스단(S)에는 로우(L)신호 인가된다. 따라서, 게이트-소스전압(VGS) 및 게이트-드레인전압(VGD)은 양의 값이 되어, 스위칭 트랜지스터(300)가 온(on) 된다. 따라서, 제1 단자(10)와 제2 단자(20) 사이에서 제1 커패시터(100)가 선택된다.
다음으로, 오프(off) 상태에서의 동작을 설명한다. 외부에서 제어신호로 오프(off)신호가 인가되면, 스위칭 트랜지스터(300)의 게이트단(G)에는 로우(L)신호가 인가되고, 드레인단(D)과 소스단(S)에는 하이(H)신호가 인가된다. 이 때, 게이트-소스전압(VGS) 및 게이트-드레인전압(VGD)은 음의 값이 되므로, 스위칭 트랜지스터(300)는 오프(off)상태가 되어, 제1 단자(10)와 제2 단자(20) 사이에서 개방(open) 동작하므로, 해당 튜닝 커패시터는 선택되지 않게 된다.
본 발명의 실시예에 따르면, 온/오프 스위칭 트랜지스터(300)의 바디단(B)은 온/오프 상태에서 로우(L)신호가 인가된다.
도 10b는 도 10a의 튜닝 커패시터를 실제로 구현한 회로도이며, 스위칭 트랜지스터(300)는 적층 트랜지스터로 구현한 예이다.
이와 같이, 본 발명의 실시예에 따르면, 양전압 신호(VDD)만으로 스위칭 트랜지스터(300)의 온/오프 제어가 가능하며 음전압 신호가 필요하지 않으므로, 비용과 효율면에서 불리한 음전압 발생회로를 구현하지 않아도 되는 효과가 있다.
다음으로, 튜닝 커패시터(30) 복수개가 병렬로 연결된 튜닝 커패시터 어레이에 대하여 설명한다.
도 11은 본 발명의 일 실시예에 따른 튜닝 커패시터 어레이의 전체 회로도를 나타낸다.
도 11을 참조하면, 본 발명의 일 실시예에 따른 튜닝 커패시터 어레이는 제1 단자(10) 및 제2 단자(20) 사이에 위치하며 서로 병렬로 연결된 복수개의 튜닝 커패시터(31, 32, 33, 34, 35)를 포함한다. 또한, 상기 튜닝 커패시터 어레이를 제어하기 위한 제어부(50)를 더 포함할 수 있다.
본 발명의 실시예에서는 설명의 편의를 위하여 튜닝 커패시터가 5개인 튜닝 커패시터 어레이에 대하여 설명하나, 구현하고자 하는 튜닝 범위에 따라 병렬로 연결되는 튜닝 커패시터의 개수는 달라질 수 있다. 본 실시예에서는 제1 단자(10)는 RF+단자, 제2 단자(20)는 RF-단자로서 기능할 수 있다.
튜닝 커패시터(31, 32, 33, 34, 35)는 각각 제1 커패시터(110, 120, 130, 140, 150), 스위칭 트랜지스터(310, 320, 330, 340, 350)를 포함한다.
도 11에 도시된 바와 같이, 각 튜닝 커패시터(31, 32, 33, 34, 35)의 제1 커패시터(110, 120, 130, 140, 150)의 커패시턴스와 스위칭 트랜지스터(310, 320, 330, 340, 350)의 채널폭/길이비율(W/L), 및 게이트 저항 및 바디 저항들은 서로 다른 값으로 설정될 수 있다.
이를 위해, 제1 커패시터(110, 120, 130, 140, 150)의 커패시턴스와 스위칭 트랜지스터(310, 320, 330, 340, 350)의 채널폭/길이비율(W/L) 및 게이트 저항 및 바디 저항들에 가중치가 적용될 수 있다.
예컨대, 도 11에 도시된 첫 번째 튜닝 커패시터(31)가 가중치가 최소인 최소 튜닝 커패시터(LSC, least significant capacitor)라고 하면, 그 다음 튜닝 커패시터(32)의 가중치는 최소 튜닝 커패시터(LSC, 31)의 2배로 설정할 수 있다. 가중치가 2배가 되면, 제1 커패시터(120)의 커패시턴스, 스위칭 트랜지스터(320)의 채널폭/길이비율(W/L)은 최소 튜닝 커패시터(LSC, 31)의 제1 커패시터(110)의 커패시턴스, 스위칭 트랜지스터(310)의 채널폭/길이비율(W/L)의 2배가 된다.
마찬가지로 그 다음 튜닝 커패시터(33)의 가중치는 최소 튜닝 커패시터(LSC, 31)의 4배로 설정할 수 있다. 이러한 방식으로 마지막 튜닝 커패시터인 다섯 번째 튜닝 커패시터(35)는 가중치가 최대인 최대 튜닝 커패시터(MSC, most significant capacitor)가 되며, 가중치는 2(5-1) = 16배가 된다. 따라서, 튜닝 커패시터의 숫자가 n개라고 하면, 각각의 튜닝 커패시터(31, 32, 33, 34, 35)의 가중치는 2(m-1)(단, m은 n이하의 자연수)가 될 수 있다.
예를 들어, 제어부(50)의 출력신호 중에서 최소 튜닝 커패시터(31)에 입력되는 제어신호만 하이(H)신호이고, 나머지 튜닝 커패시터(32, 33, 34, 35)에 전달되는 제어신호는 로우(L)신호라면, 최소 튜닝 커패시터(31)의 스위칭 트랜지스터(310)의 게이트단(G)은 하이(H)신호가 인가되고, 드레인단(D)과 소스단(S)은 제어부(50)의 하이(H)신호가 변환부(410)에 의하여 변환되어 로우(L)신호가 인가된다. 따라서, 최소 튜닝 커패시터(31)의 스위칭 트랜지스터(310)는 온(on) 상태가 된다. 그러나, 나머지 튜닝 커패시터(32, 33, 34, 35)의 스위칭 트랜지스터(320, 330, 340, 350)는 오프(off) 상태가 된다. 따라서, 제1 단자(10)와 제2 단자(20) 사이의 커패시턴스는 제 1커패시터(110)의 커패시턴스로 튜닝된다.
따라서, 최소 튜닝 커패시터(LSC, 31)의 커패시턴스가 1pF라고 한다면, 상기 튜닝 커패시터 어레이의 커패시턴스는 최소 1pF에서 최대 31pF까지 튜닝이 가능하다.
한편, 상기 튜닝 커패시터 어레이가 제어부(50)에 의하여 제어될 때, 상기 제어부(50)에 디지털 제어신호(b0, b1, b2, b3, b4)가 인가되고 상기 제어부(50)는 이에 대응되는 제어신호를 출력할 수 있다. 이 때, 상기 튜닝 커패시터 어레이는 5비트(bit) 디지털 제어가 가능하게 된다. 즉, 디지털 제어 신호(b0, b1, b2, b3, b4)가 로우(low) 혹은 하이(high)로 달라짐에 따라, 각각의 스위칭 트랜지스터(310, 320, 330, 340, 350)가 온/오프 됨으로써 디지털 튜닝이 가능하게 될 수 있다. 따라서, 튜닝 커패시터의 개수가 n개가 되면 상기 튜닝 커패시터 어레이는 n비트 디지털 튜닝이 가능한 커패시터가 될 수 있다.
도 12는 본 발명의 다른 실시예에 따른 튜닝 커패시터 어레이를 나타낸다.
도 12를 참조하면, 본 발명의 일 실시예에 따른 튜닝 커패시터 어레이는 서로 병렬로 연결된 튜닝 커패시터(31, 32, 33, 34, 35)에 고정 커패시터(Cfixed, 160)가 병렬로 추가될 수 있다.
도 12에 도시된 바와 같이, 고정 커패시터(Cfixed, 36)는 병렬로 연결된 튜닝 커패시터(31, 32, 33, 34, 35)가 모두 선택되지 않는 경우, 즉 각 스위칭 트랜지스터(310, 320, 330, 340, 350)가 모드 오프(off)되더라도 제1 단자(10)와 제2 단자(20) 사이의 커패시터는 고정 커패시터(Cfixed, 36)가 될 수 있다.
다음으로, 제2 커패시터를 포함하는 본 발명의 실시예에 따른 튜닝 커패시터에 대하여 설명한다.
도 13은 본 발명의 실시예에 따른 튜닝 커패시터를 나타낸다.
도 13을 참조하면, 본 발명의 실시예에 따른 튜닝 커패시터(40)는 제1 단자(10)와 제2 단자(20) 사이에 위치하는 제1 커패시터(100), 제1 단자(10)와 제2 단자(20) 사이에서의 상기 제1 커패시터(100)의 연결을 온/오프 시키는 스위칭 트랜지스터(300), 제2 스위칭 트랜지스터(300)와 제2 단자(20)에 삽입되는 제2 커패시터(200)를 포함한다.
구체적으로, 본 발명의 실시예에 따른 튜닝 커패시터(30)의 제1 커패시터(100)는 일단이 제1 단자(10)와 연결되고 타단은 스위칭 트랜지스터(300)와 연결되고, 스위칭 트랜지스터(300)는 일단이 상기 제1 커패시터(100)와 연결되고 타단은 제2 커패시터(200)와 연결된다. 제2 커패시터(200)는 스위칭 트랜지스터(300)와 제2 단자(20) 사이에 위치할 수 있다.
도 13에 도시된 바와 같이, 본 발명의 실시예에 따른 튜닝 커패시터(40)는 스위칭 트랜지스터(300)와 제2 단자(20)사이에 삽입될 수 있다. 상기 제2 커패시터(200)는 스위칭 트랜지스터(300)와 제2 단자(20)를 DC 절연시킬 수 있다. 따라서, 제2 단자(20)의 전위에 따른 영향을 최소화하여 튜닝 커패시터(40)가 안정적인 동작이 가능하도록 하는 효과가 있다.
트랜지스터(300)가 온(on) 상태가 되면, 제1 단자(10)와 제2 단자(20) 사이에 제1 커패시터(100)와 제 2 커패시터(200)가 직렬로 연결된다. 즉, 제 1단자(10)와 제 2 단자(20)사이에 등가 커패시턴스 값은 제 1 커패시터(100)와 제 2커패시터(200)의 직렬 커패시턴스 값이 된다.
다음으로, 제2 커패시터(200)의 비례상수(K)를 결정하는 방법에 대하여 설명한다.
도 14a 및 도 14b는 종래의 튜닝 커패시터와 실시예에 따른 튜닝 커패시터를 나타내며, 도 14c 및 도 14d는 종래의 튜닝 커패시터와 본 발명의 일 실시예에 따른 튜닝 커패시터의 등가 모델을 나타낸다.
도 14a 내지 도 14d를 참조하면, 종래의 튜닝 커패시터와 실시예에 따른 튜닝 커패시터를 제1 단자에서 바라본 등가회로는 도 14c 및 도 14d에 도시된다.
도 14a 내지 도 14d에 도시된 바와 같이, 본 발명의 실시예에서는 스위칭 트랜지스터의 적층 개수가 10개인 경우를 예를 들어 설명한다.
트랜지스터가 10개가 적층된 구조이므로, 트랜지스터의 온저항은 트랜지스터가 1개의 트랜지스터 온저항(Ron)의 10배이며, 플로팅 저항은 트랜지스터가 1개인 경우의 1/10배이다.
종래의 튜닝 커패시터의 등가 모델은 단위 커패시터(11), 일단이 상기 단위 커패시터(11)와 연결되며 타단은 접지되는 트랜지스터 온저항(10*Ron, 41), 일단은 상기 단위 커패시터(11) 및 상기 트랜지스터 온저항(10*Ron, 41)과 연결되며, 타단은 접지되는 플로팅 저항(2R/10, 42)으로 나타낼 수 있다.
도 14d에 도시된 바와 같이, 본 발명의 일 실시예에 따른 튜닝 커패시터(40)의 등가 모델은 제1 커패시터(100), 일단이 상기 제1 커패시터(100)와 연결되고 타단은 제2 커패시터(200)와 연결되는 트랜지스터 온저항(10*Ron, 410), 일단은 상기 제1 커패시터(100)와 트랜지스터 온저항(10*Ron, 410)의 일단과 만나며 타단은 접지되는 제1 플로팅 저항(2R/10, 420), 일단은 온저항(10*Ron, 410)의 타단 및 제2 커패시터(200)의 일단과 만나며, 타단은 접지되는 플로팅 저항(2R/10, 430), 그리고 제 2 커패시터(200)로 나타낼 수 있다.
트랜지스터 온저항(Ron, 41, 410)은 트랜지스터가 온(on) 상태에서의 드레인단(D)과 소스단(S) 사이의 저항적 동작을 의미한다. 튜닝 커패시터의 제1 단자에서 들여다 본 임피던스의 저항 성분(Re(Z))이 작을수록 튜닝 커패시터의 선택도(Q-factor)가 높아지며, 전력 손실을 줄일 수 있다.
도 14c에 도시된 바와 같이, 플로팅 저항(2R/10, 42)은 트랜지스터 온저항(10*Ron, 41)보다 크기가 매우 크고, 두 저항(41, 42)이 병렬로 연결되므로, 종래 튜닝 커패시터의 제1 단자에서 들여다본 임피던스(Z1)의 저항성분(Re(Z1))은 거의 스위칭 트랜지스터의 온저항과 크기가 같다.
도 14d에 도시된 바와 같이, 본 발명의 일 실시예에 따른 튜닝 커패시터(40)의 트랜지스터 임피던스(Z2)의 저항성분(Re(Z2))은 제2 커패시터(200)의 추가로 인하여, 종래 튜닝 커패시터의 트랜지스터 임피던스의 저항성분(Re(Z1))에 비하여 증가하게 된다. 따라서, 트랜지스터 임피던스(Z2)의 저항성분(Re(Z2))가 일정범위 이상 증가하는 것을 방지하여야 한다. 이는 제2 커패시터(200)의 커패시턴스를 조절함으로써 구현 가능하다.
이하에서는 제2 커패시터(200)의 제1 커패시터(100)에 대한 비례상수(K)를 결정하는 방법에 대하여 설명한다.
도 14d에서 입력되는 신호의 주파수를 ω라고 하면, 임피던스 Z2의 실수 Re(Z2)는 아래 수학식1과 같이 나타낼 수 있다.
[수학식 1]
수학식 1을 참고하면, 본 발명의 튜닝 커패시터(40)의 제1 단자에서 들여다 본 임피던스의 저항 성분(Re(Z2))값이 종래 튜닝 커패시터의 제1 단자에서 들여다 본 임피던스의 저항 성분(Re(Z1))값과 가까워지려면, 플로팅 저항(2R/10)과 제2 커패시터(200)의 커패시턴스인 KCo로 형성되는 병렬 RC 공진기의 임피던스의 저항 성분을 낮추어야 한다. 따라서, 플로팅 저항(2R/10)과 제2 커패시터(200)의 커패시턴스(KCo)를 증가시켜야 한다. 스위칭 트랜지스터의 온/오프 동작의 전환 시간의 제약으로 플로팅 저항(2R)값이 결정되고, 동작을 원하는 주파수 ω가 정해지면, 수학식 1로부터 최적의 비례상수(K)를 얻을 수 있다.
트랜지스터나 커패시터의 특성 등에 따라 그 허용범위는 달라질 수 있으며, 주위 환경 또는 작업 조건에 따라 비레상수(K)를 조정하여 본 발명의 튜닝 커패시터(40)의 제1 단자에서 들여다 본 임피던스 저항성분(Re(Z2))을 제어할 수 있다.
또한, 제2 커패시터(200)를 포함한 본 발명의 실시예에 따른 튜닝 커패시터(40)도 양전압 신호와 접지 신호를 이용한 튜닝 커패시터(30)에서 설명한 바와 같이 다른 실시예의 구현이 가능하다.
다시 말하면, 실시예에 따른 튜닝 커패시터(40)의 스위칭 트랜지스터(300)가 적층 트랜지스터일 수 있으며, 적층 트랜지스터(300)의 게이트단(G)과 바디단(B)에 저항이 연결될 수 있다. 또한, 제1 커패시터(100)가 적층 커패시터이거나, 복수개의 커패시터가 병렬로 연결된 구조일 수 있다. 이는 제2 커패시터(200)의 경우에도 적용가능하므로, 제2 커패시터(200)가 적층 커패시터이거나 복수개의 커패시터가 병렬로 연결된 구조일 수 있다.
또한, 제2 커패시터(200)를 포함하는 본 발명의 튜닝 커패시터 복수개가 병렬로 연결된 튜닝 커패시터 어레이를 구현할 수 있으며, 상기 복수개의 튜닝 커패시터에 고정 커패시터(Cfixed)가 추가될 수도 있다.
이상에서 설명한 바와 같이, 본 발명의 일 실시예에 따르면, 음전압을 이용하지 않는 튜닝 커패시터를 손쉽게 구현할 수 있다. 즉, 상기와 같이 스위칭 트랜지스터의 게이트단(G)에 인가되는 전압을 변환하여 소스단(S) 및 드레인단(D)에 인가함으로써 별도의 음전압을 생성하지 않고 상기 스위칭 트랜지스터를 온/오프 제어 가능하다. 즉, 빠르고 정확한 응답을 할 수 있으며, 음전압을 사용하지 않아, 음전압 발생기를 필요로 하지 않게 된다. 따라서, 음전압 발생기로 인한 감도 저하, 전력 소비, 공간 활용 등의 문제점을 해결할 수 있다.
그리고, 종래의 튜닝 커패시터와 달리, 트랜지스터의 소스단과 드레인단으로 인가되는 전압이 제1 단자 또는 제2 단자와 절연되어야 하므로, 튜닝 커패시터는 제2 단자와 연결되는 위치에 제2 커패시터를 더 포함할 수 있다. 그리고, 상기 제2 커패시터는 트랜지스터 온저항이 증가하는 것을 방지하기 위하여 전술한 바와 같이 비례상수(K)를 조정할 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
1 : 제1 단자
2 : 제2 단자
3 : 단위 커패시터
4 : 스위치부
10 : 제1 단자
11 : 제1 커패시터
20 : 제2 단자
30, 30a, 30b, 30c, 30d : 튜닝 커패시터
31, 32, 33, 34, 35 : 튜닝 커패시터
40 : 튜닝 커패시터
41, 410 : 트랜지스터 온저항
42, 420, 430 : 플로팅 저항
50 : 제어부
100, 100a, 100b : 제1 커패시터
110, 120, 130, 140, 150 : 제1 커패시터
160 : 고정 커패시터
200 : 제2 커패시터
300, 300' 310, 320, 330, 340 350 : 스위칭 트랜지스터
401 : 제1 저항
402 : 제2 저항
403 : 제3 저항
404 : 제4 저항
500, 510, 520, 530, 540, 550 : 변환부
2 : 제2 단자
3 : 단위 커패시터
4 : 스위치부
10 : 제1 단자
11 : 제1 커패시터
20 : 제2 단자
30, 30a, 30b, 30c, 30d : 튜닝 커패시터
31, 32, 33, 34, 35 : 튜닝 커패시터
40 : 튜닝 커패시터
41, 410 : 트랜지스터 온저항
42, 420, 430 : 플로팅 저항
50 : 제어부
100, 100a, 100b : 제1 커패시터
110, 120, 130, 140, 150 : 제1 커패시터
160 : 고정 커패시터
200 : 제2 커패시터
300, 300' 310, 320, 330, 340 350 : 스위칭 트랜지스터
401 : 제1 저항
402 : 제2 저항
403 : 제3 저항
404 : 제4 저항
500, 510, 520, 530, 540, 550 : 변환부
Claims (20)
- 제1단자와 제2단자 사이의 정전용량을 가변하는 튜닝 캐패시터에 있어서,
상기 제1단자와 상기 제2단자 사이에 배치되는 제1 커패시터; 및
드레인단과 소스단이 각각 상기 제1 커패시터의 일측과 상기 제2단자에 연결되고 상기 제1캐패시터의 일측과 상기 제2단자의 연결을 온/오프시키는 스위칭 트랜지스터를 포함하고,
상기 스위칭 트랜지스터는, 온(on)시에 게이트단(G)에 하이(H)신호가 인가되고 바디단(B) 및 상기 드레인단(D)과 상기 소스단(S)에 로우(L)신호가 인가되어 상기 제1커패시터의 정전용량이 상기 제1단자와 상기 제2단자 사이의 정전용량이 되고,
상기 스위칭트랜지스터는, 오프(off) 시에 상기 게이트단(G) 및 상기 바디단(B)에 로우(L)신호가 인가되고 상기 드레인단(D) 및 상기 소스단(S)에 하이(H)신호가 인가되어 상기 제1커패시터의 일측과 상기 제2단자가 플로팅되도록 하는 튜닝 커패시터.
- 삭제
- 제1항에 있어서,
상기 스위칭 트랜지스터는 복수개의 트랜지스터가 직렬로 연결된 적층 트랜지스터인 튜닝 커패시터.
- 제1항에 있어서,
상기 스위칭 트랜지스터의 상기 게이트단(G)과 상기 바디단(B)은 각각 저항과 직렬로 연결된 튜닝 커패시터.
- 제1항에 있어서,
상기 제1 커패시터는 복수개의 커패시터가 직렬 또는 병렬로 연결된 커패시터인 튜닝 커패시터.
- 제1항,제3항, 제4항 또는 제5항 중 어느 한 항에 따른 튜닝 커패시터를 복수개 포함하고,
상기 복수개의 튜닝 커패시터는 서로 병렬로 연결된 튜닝 커패시터 어레이.
- 제6항에 있어서,
상기 복수개의 튜닝 커패시터의 등가 커패시턴스는 2m-1×C1 (단, m은 n이하의 자연수)이고,
상기 복수개의 튜닝 커패시터의 스위칭 트래지스터의 채널폭/길이비율(W/L)은 각각 2m-1×W1 (단, m은 n이하의 자연수)이며,
상기 n은 튜닝 커패시터의 개수, 상기 C1 및 W1은 각각 특정 튜닝 커패시터의 등가 커패시턴스 및 스위칭 트랜지스터의 채널폭/길이비율(W/L)인 튜닝 커패시터 어레이.
- 제6항에 있어서,
상기 복수개의 튜닝 커패시터와 병렬로 연결되는 고정 커패시터를 더 포함하는, 튜닝 커패시터 어레이.
- 제6항에 있어서,
디지털 제어신호를 입력받아 상기 스위칭 트랜지스터의 온/오프를 제어하는 제어부를 더 포함하는 튜닝 커패시터 어레이.
- 제1 커패시터;
제2 커패시터; 및
드레인단과 소스단이 각각 상기 제1 커패시터의 일측과 상기 제2커패시터의 일측에 연결되고, 상기 제1커패시터와 상기 제2 커패시터의 연결을 온/오프시키는 스위칭 트랜지스터를 포함하고,
상기 스위칭 트랜지스터는, 온(on)시에 게이트단(G)에 하이(H)신호가 인가되고 바디단(B) 및 상기 드레인단(D)과 상기 소스단(S)에 로우(L)신호가 인가되어, 상기 제1 커패시터와 상기 제2커패시터가 제1단자와 제2단자 사이에 직렬로 연결되도록 하고,
상기 스위칭트랜지스터는, 오프(off)시에 상기 게이트단(G) 및 상기 바디단(B)에 로우(L)신호가 인가되고 상기 드레인단(D) 및 상기 소스단(S)에 하이(H)신호가 인가되어, 상기 제1커패시터와 상기 제2커패시터가 상기 제1단자와 상기 제2단자 사이에서 연결되지 않도록 하는 튜닝 커패시터.
- 삭제
- 제10항에 있어서,
상기 스위칭 트랜지스터는 복수개의 트랜지스터가 직렬로 연결된 적층 트랜지스터인 튜닝 커패시터.
- 제10항에 있어서,
상기 스위칭 트랜지스터의 상기 게이트단(G)과 상기 바디단(B)은 각각 저항과 직렬로 연결된 튜닝 커패시터.
- 제10항에 있어서,
상기 제1 커패시터 또는 제2 커패시터 중 적어도 하나는 복수개의 커패시터가 직렬 또는 병렬로 연결된 커패시터인 튜닝 커패시터.
- 삭제
- 제10항에 있어서,
상기 제2 커패시터는 상기 스위칭 트랜지스터의 등가 임피던스의 저항성분을 제어할 수 있는 튜닝 커패시터.
- 제10항, 제12항, 제13항, 제14항 또는 제16항 중 어느 한 항에 따른 튜닝 커패시터를 복수개 포함하고,
상기 복수개의 튜닝 커패시터는 서로 병렬로 연결된 튜닝 커패시터 어레이.
- 제17항에 있어서,
상기 복수개의 튜닝 커패시터의 등가 커패시턴스는 2m-1×C2 (단, m은 n이하의 자연수)이고,
상기 복수개의 튜닝 커패시터의 스위칭 트래지스터의 채널폭/길이비율(W/L)은 각각 2m-1×W2 (단, m은 n이하의 자연수)이며,
상기 n은 튜닝 커패시터의 개수, 상기 C2 및 W2는 각각 특정 튜닝 커패시터의 등가 커패시턴스 및 스위칭 트랜지스터의 채널폭/길이비율(W/L)인 튜닝 커패시터 어레이.
- 제17항에 있어서,
상기 복수개의 튜닝 커패시터와 병렬로 연결되는 고정 커패시터를 더 포함하는, 튜닝 커패시터 어레이.
- 제17항에 있어서,
디지털 제어신호를 입력받아 상기 스위칭 트랜지스터의 온/오프를 제어하는 제어부를 더 포함하는 튜닝 커패시터 어레이.
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KR1020120000637A KR101338284B1 (ko) | 2012-01-03 | 2012-01-03 | 튜닝 커패시터 및 튜닝 커패시터 어레이 |
Applications Claiming Priority (1)
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KR1020120000637A KR101338284B1 (ko) | 2012-01-03 | 2012-01-03 | 튜닝 커패시터 및 튜닝 커패시터 어레이 |
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KR20130079883A KR20130079883A (ko) | 2013-07-11 |
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Family
ID=48992192
Family Applications (1)
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KR1020120000637A KR101338284B1 (ko) | 2012-01-03 | 2012-01-03 | 튜닝 커패시터 및 튜닝 커패시터 어레이 |
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Country | Link |
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KR (1) | KR101338284B1 (ko) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2011022549A2 (en) * | 2009-08-19 | 2011-02-24 | Qualcomm Incorporated | Digital tunable inter-stage matching circuit |
KR20110059516A (ko) * | 2009-11-27 | 2011-06-02 | 삼성전기주식회사 | 고전력 튜너블 캐패시터 |
-
2012
- 2012-01-03 KR KR1020120000637A patent/KR101338284B1/ko active IP Right Grant
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2011022549A2 (en) * | 2009-08-19 | 2011-02-24 | Qualcomm Incorporated | Digital tunable inter-stage matching circuit |
KR20110059516A (ko) * | 2009-11-27 | 2011-06-02 | 삼성전기주식회사 | 고전력 튜너블 캐패시터 |
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