JP7330146B2 - スイッチ回路 - Google Patents

Description

実施形態は、概してスイッチ回路に関する。

携帯電話などの用途で、無線通信システムに対するスイッチ回路が知られている。そのようなスイッチ回路は、寄生容量を低減できることが求められる。

特許第４６８０１３４号公報

スイッチ回路１００の寄生容量を低減することが可能である。

実施形態のスイッチ回路は、第１乃至第３ＭＯＳトランジスタと、第１及び第２容量と、コンパレータと、バイアス回路と、第１乃至第４抵抗とを備える。第１容量は、第１ＭＯＳトランジスタの第１端に接続された第１端を有する。第２ＭＯＳトランジスタは、第１ＭＯＳトランジスタの第２端に接続された第１端を有する。第２容量は、第１ＭＯＳトランジスタの前記第２端に接続された第１端を有する。第３ＭＯＳトランジスタは、第１容量の第２端と第２容量の第２端の間に接続され、第１ＭＯＳトランジスタの第１端の電圧に基づいてオン又はオフする。コンパレータは、第１ＭＯＳトランジスタの第１端に接続された第１入力端子と、第３ＭＯＳトランジスタの制御端子に接続された出力端子を有し、第１ＭＯＳトランジスタの第１端の第１電圧と、第２入力端子に印加される第２電圧を比較する。バイアス回路は、第１ＭＯＳトランジスタの制御端子と、第２ＭＯＳトランジスタの制御端子と接続されている。第１抵抗は、第１容量の第２端及び第３ＭＯＳトランジスタの第１端に接続された第１端を有する。第２抵抗は、第２容量の第２端及び第３ＭＯＳトランジスタの第２端に接続された第１端を有する。第３抵抗は、第１抵抗の第２端及び第２抵抗の第２端に接続された第１端を有する。第４抵抗は、第３抵抗の第２端及びコンパレータの第２入力端子に接続された第１端を有する。

図１は、第１実施形態に係るシステム８００における機能ブロックの一例を示す。 図２は、第１実施形態に係るスイッチ回路１００における回路図の一例を示す。 図３は、第１実施形態に係るスイッチ回路１００がＶ１＜Ｖ３であるときの容量に関する等価回路図の一例を示す。 図４は、第１実施形態に係るスイッチ回路１００がＶ１＞Ｖ３であるときの容量に関する等価回路図の一例を示す。 図５は、第１実施形態の比較例に係るスイッチ回路１０１における回路図の一例を示す。 図６は、第１実施形態の比較例に係るスイッチ回路１０１の容量に関する等価回路図の一例を示す。 図７は、第２実施形態に係るスイッチ回路１００Ｂにおける回路図の一例を示す。 図８は、第３実施形態に係るスイッチ回路１００Ｃにおける回路図の一例を示す。

以下に実施形態が図面を参照して記述される。以下の記述において、略同一の機能および構成を有する構成要素は同一符号を付され、繰り返しの説明は省略される場合がある。各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。このため、各機能ブロックがこれらのいずれでもあることが明確となるように、概してそれらの機能の観点から記述される。また、各機能ブロックが、以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。

また、実施形態の方法のフローにおけるいずれのステップも、例示の順序に限定されず、そうでないと示されない限り、例示の順序とは異なる順序でおよび（または）別のステップと並行して起こることが可能である。

本明細書および特許請求の範囲において、ある第１要素が別の第２要素に「接続されている」とは、第１要素が直接的または常時あるいは選択的に導電性となる要素を介して第２要素に接続されていることを含む。

以下の説明において、トランジスタの一端はソース及びドレインの一方を示し、他端はソース及びドレインの他方を示す。また、トランジスタの制御端子は、ゲートを示す。

［１］第１実施形態
［１－１］システムの構成
図１は、第１実施形態に係るシステム８００における機能ブロックの一例を示す。システム８００は、例えば、無線通信システムであり、例えば、携帯電話として実現されることができ、例えば高周波信号を扱う。

図１に示されるように、システム８００は、信号処理装置６００及びアンテナ７００を含む。信号処理装置６００は、アンテナ７００と接続されており、アンテナ７００によって送信される高周波信号を生成し、生成された高周波信号をアンテナ７００に送信する。アンテナ７００は、受信した高周波信号を、システム８００と通信する装置、例えば、基地局等（図示せず）に送信する。

信号処理装置６００は、データ処理部４００、送信回路５００、ノードＰｉｎ及びＰｏｕｔ、及びスイッチ回路１００を含む。データ処理部４００は、例えばシステム８００によって送信されるデータを処理及び生成し、生成したデータを送信回路５００に送信する。送信回路５００は、データを、無線送信に適する周波数の信号へと変換し、変換された信号を出力する。送信回路５００によるデータの変換は、データの周波数を変調することを含む。送信回路５００によって出力される信号は、高周波信号であり、例えば１００ＭＨｚ以上の周波数を有する。送信回路５００は、高周波信号をノードＰｉｎにおいて出力する。ノードＰｉｎは、信号処理装置６００のノードＰｏｕｔと接続されている。ノードＰｏｕｔは、アンテナ７００と接続されている。

スイッチ回路１００は、ノードＰｉｎとノードＰｏｕｔを接続する配線に接続される。スイッチ回路１００は、ノードＰｉｎ上の高周波信号が、ノードＰｏｕｔへ伝達されるのを制御する。すなわち、スイッチ回路１００は、ノードＰｉｎ上の高周波信号を入力として受け取り、スイッチ回路１００の処理に基づく高周波信号をノードＰｏｕｔから送信する。この観点に基づいて、以下、ノードＰｉｎは高周波信号受信ノードと称され、ノードＰｏｕｔは高周波信号送信ノードと称される。スイッチ回路１００の詳細については後述される。

［１－２］スイッチ回路１００の回路図
図２は、第１実施形態に係るスイッチ回路１００における回路図の一例を示す。図２に示されるように、スイッチ回路１００は、高周波信号受信ノードＰｉｎと、高周波信号送信ノードＰｏｕｔとを接続する配線に接続される。スイッチ回路１００は、高周波スイッチＦＥＴ１及び高周波スイッチＦＥＴ２、容量Ｃｃ１及び容量Ｃｃ２、ＮＭＯＳ（N metal oxide silicon）トランジスタＮＭＯＳ、抵抗Ｒ１～Ｒ４、バイアス回路１０、並びにコンパレータ１１を含む。また、スイッチ回路１００は、ノードＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈ、及びＩを含む。

スイッチ回路１００における各要素の接続が以下に記述される。スイッチ回路１００は、高周波信号受信ノードＰｉｎと、高周波信号送信ノードＰｏｕｔとの間のノードＡに接続される。ノードＡは、スイッチ回路１００のノードＢに接続される。ノードＢは、高周波スイッチＦＥＴ１の一端に接続される。高周波スイッチＦＥＴ１は、例えば、ｎ型のＭＯＳトランジスタである。高周波スイッチＦＥＴ１の他端はノードＣに接続される。高周波スイッチＦＥＴ１の制御端子は、ノードＤに接続される。

容量Ｃｃ１の一端は、ノードＢに接続され、他端はノードＥに接続される。ＮＭＯＳトランジスタＮＭＯＳの一端はノードＥに接続され、他端はノードＦに接続される。ＮＭＯＳトランジスタＮＭＯＳの制御端子は、ノードＧに接続される。容量Ｃｃ２の一端は、ノードＦに接続され、他端はノードＣに接続される。ノードＣは、高周波スイッチＦＥＴ２の一端に接続される。高周波スイッチＦＥＴ２は、例えばｎ型のＭＯＳトランジスタである。高周波スイッチＦＥＴ２は、高周波スイッチＦＥＴ１と実質的に同じ特性及び（又は）同じサイズを有する。「実質的に」は、同じであることが意図されているものの、高周波スイッチＦＥＴ１のような素子の製造プロセスのばらつきによる違いを含むことを意味する。ＦＥＴのサイズは、例えば、同じゲート幅に依存する。

高周波スイッチＦＥＴ２の他端は接地電圧ＶＳＳｑのノードに接続される。接地電圧ＶＳＳｑは、例えば、０Ｖである。高周波スイッチＦＥＴ２の制御端子は、ノードＤに接続される。バイアス回路１０は、電源電圧Ｖｃ１のノードから電圧Ｖｃ１を受け取る。バイアス回路１０はノードＤに接続され、ノードＤにＦＥＴ電圧を供給する。ＦＥＴ電圧は、「Ｈ」レベル又は「Ｌ」レベルの電圧である。ＦＥＴ電圧が「Ｈ」レベルであるとき、高周波スイッチＦＥＴ１及び高周波スイッチＦＥＴ２はＯＮ状態となる。ＦＥＴ電圧が「Ｌ」レベルであるとき、高周波スイッチＦＥＴ１及び高周波スイッチＦＥＴ２はＯＦＦ状態となる。

抵抗Ｒ１の一端は、ノードＥに接続され、他端はノードＨに接続される。抵抗Ｒ２の一端は、ノードＦに接続され、他端はノードＨに接続される。抵抗Ｒ３の一端は、ノードＨに接続され、他端はノードＩに接続される。抵抗Ｒ４の一端は、ノードＩに接続され、他端は接地電圧ＶＳＳｑのノードに接続される。ノードＩはコンパレータ１１の非反転入力端子に接続される。コンパレータ１１の反転入力端子はノードＢに接続される。コンパレータ１１の出力端子は、ノードＧに接続される。コンパレータ１１は、非反転入力端子の電圧と反転入力端子の電圧を比較する。コンパレータ１１は、その比較結果に応じた電圧を、出力端子を経てノードＧに送信する。コンパレータ１１は、非反転入力端子の電圧＞反転入力端子の電圧であるとき、「Ｈ」レベルの電圧を生成する。非反転入力端子の電圧＜反転入力端子の電圧であるとき、「Ｌ」レベルの電圧を生成する。コンパレータ１１が出力した電圧が「Ｈ」レベルであるとき、ＮＭＯＳトランジスタＮＭＯＳはＯＮになる。コンパレータ１１が出力した電圧が「Ｌ」レベルであるとき、ＮＭＯＳトランジスタＮＭＯＳはＯＦＦになる。言い換えると、ノードＩの電圧＞ノードＢの電圧であるとき、ＮＭＯＳトランジスタＮＭＯＳはＯＮになり、ノードＩの電圧＜ノードＢの電圧であるとき、ＮＭＯＳトランジスタＮＭＯＳはＯＦＦになる。以下では、ノードＢの電圧、ノードＣの電圧、及びノードＩの電圧は、それぞれＶ１、Ｖ２、及びＶ３と記述される。

［１－３］スイッチ回路１００の動作
スイッチ回路１００は、Ｖ１＜Ｖ３である場合と、Ｖ１＞Ｖ３である場合の両方の状態を遷移する。すなわちスイッチ回路１００は、ＮＭＯＳトランジスタＮＭＯＳがＯＦＦである状態と、ＯＮである状態を遷移する。遷移する理由は、Ｖ１（ノードＢの電位）はノードＡに伝送される高周波信号の電位に依存するからである。高周波信号は電位が時間に依存して変化するため、Ｖ１の電位の状態に依存して、Ｖ１＜Ｖ３となる場合と、Ｖ１＞Ｖ３となる場合を繰り返すことが考えられる。

［１－３－１］スイッチ回路１００における容量の等価回路図
前述のように、スイッチ回路１００は、高周波信号受信ノードＰｉｎ上の高周波信号が、高周波信号送信ノードＰｏｕｔへ伝達されるのを制御する。具体的には、スイッチ回路１００は、高周波信号を高周波信号受信ノードＰｉｎから高周波信号送信ノードＰｏｕｔへ、減衰させて伝送する場合と、何ら加工せず、そのまま伝送する場合とを任意に切り替えることが可能である。スイッチ回路１００は次のような挙動で高周波信号を制御する。スイッチ回路１００は、高周波信号を減衰させる場合において、高周波スイッチＦＥＴ１及びＦＥＴ２をＯＮにすることで、高周波信号受信ノードＰｉｎから高周波信号送信ノードＰｏｕｔに伝送される高周波信号を減衰させる。高周波信号を減衰させない場合においては、高周波スイッチＦＥＴ１及びＦＥＴ２はＯＦＦであり、スイッチ回路１００は高周波信号に対して意図的な制御は行わない。このときスイッチ回路１００は高周波信号に対して意図的な制御は行わないが、寄生容量として作用することで高周波信号に対して影響を与えてしまう場合がある。そこで以下では、高周波スイッチＦＥＴ１及びＦＥＴ２がＯＦＦであるときに、スイッチ回路１００が有してしまう寄生容量に関して記述される。具体的には、Ｖ１＜Ｖ３である場合と、Ｖ１＞Ｖ３である場合における、容量に関する等価回路について記述される。

［１－３－１－１］Ｖ１＜Ｖ３のとき
図３は、第１実施形態に係るスイッチ回路１００がＶ１＜Ｖ３であるときの容量に関する等価回路図の一例を示す。図３に示されるように、高周波スイッチＦＥＴ１及びＦＥＴ２はＯＦＦ状態であるため、スイッチ回路１００は、高周波スイッチＦＥＴ１及びＦＥＴ２の位置において、それぞれ寄生容量Ｃ１及びＣ２を有する。また、Ｖ１＜Ｖ３のときＮＭＯＳトランジスタＮＭＯＳはＯＦＦ状態であるため、スイッチ回路１００は、ＮＭＯＳトランジスタＮＭＯＳの位置において、寄生容量ＣＮＭＯＳを有する。スイッチ回路１００は、等価回路においても変わらずに容量Ｃｃ１及びＣｃ２を有する。また、スイッチ回路１００は、ノードＣ（ノードＣ’）において対地容量Ｃｇを有する。

これらを踏まえて、以下に等価回路の構成が記述される。スイッチ回路１００は、高周波信号受信ノードＰｉｎと、高周波信号送信ノードＰｏｕｔとの間のノードＡに接続される。ノードＡは、スイッチ回路１００のノードＢに接続される。ノードＢは、寄生容量Ｃ１（高周波スイッチＦＥＴ１）の一端に接続される。寄生容量Ｃ１の他端はノードＣに接続される。

容量Ｃｃ１の一端は、ノードＢに接続され、他端はノードＥに接続される。寄生容量ＣＮＭＯＳ（ＮＭＯＳトランジスタＮＭＯＳ）の一端はノードＥに接続され、他端はノードＦに接続される。容量Ｃｃ２の一端は、ノードＦに接続され、他端はノードＣに接続される。すなわち、Ｖ１＜Ｖ３であるときスイッチ回路１００は、寄生容量Ｃ１に対して並列に、直列接続された容量Ｃｃ１、寄生容量ＣＮＭＯＳ、及び容量Ｃｃ２が接続される。

ノードＣは、ノードＣ’に接続される。ノードＣ’は、寄生容量Ｃ２（高周波スイッチＦＥＴ２）の一端に接続される。寄生容量Ｃ２の他端は接地電圧ＶＳＳｑのノードに接続される。対地容量Ｃｇの一端はノードＣ’に接続され、他端は接地電圧ＶＳＳｑのノードに接続される。

上記を踏まえ、Ｖ１＜Ｖ３であるときにスイッチ回路１００が有する寄生容量を算出する。ノードＢ―ノードＣ間の容量は、以下ではＣｔｏｔａｌ１と記述される場合がある。Ｃｔｏｔａｌ１は、数式（１）のように記述される。

ここで、容量Ｃｃ１及びＣｃ２は、それぞれ対地容量Ｃｇの２倍の容量になるように付加されている。この為、数式（１）は、数式（２）のように変換される。

ノードＣ’―ノードＶＳＳｑ間の容量は、以下ではＣｔｏｔａｌ２と記述される場合がある。高周波スイッチＦＥＴ１及びＦＥＴ２は、上記のように同デバイス且つ同サイズである場合を想定している為、Ｃ１＝Ｃ２である。この為Ｃｔｏｔａｌ２は、数式（３）のように記述される。

ここで、スイッチ回路１００が有する寄生容量は、Ｃｔｏｔａｌ１と、Ｃｔｏｔａｌ２との合成容量で記述される。

［１－３－１－２］Ｖ１＞Ｖ３のとき
図４は、第１実施形態に係るスイッチ回路１００がＶ１＞Ｖ３であるときの容量に関する等価回路図の一例を示す。図４に示されるように、ＮＭＯＳトランジスタＮＭＯＳがＯＮ状態であること以外は、図３と同様である。Ｖ１＞Ｖ３のとき、ＮＭＯＳトランジスタＮＭＯＳはＯＮ状態であるため、ノードＥとノードＦとは、同じ電位を有する。すなわち、Ｖ１＞Ｖ３であるときスイッチ回路１００は、高周波スイッチＦＥＴ１（寄生容量Ｃ１）に対して並列に、直列接続された容量Ｃｃ１及びＣｃ２が接続される。

上記を踏まえ、Ｖ１＞Ｖ３であるときにスイッチ回路１００が有する寄生容量を算出する。Ｃｔｏｔａｌ１は、数式（４）のように記述される。

ここで、容量Ｃｃ１及びＣｃ２は、それぞれ対地容量Ｃｇの２倍の容量になるように付加されている。このため、数式（４）は、数式（５）のように変換される。

Ｃｔｏｔａｌ２については、Ｖ１＜Ｖ３の場合（数式（３））と同様である。

ここで、Ｖ１＜Ｖ３の場合とＶ１＞Ｖ３の場合とにおける寄生容量の差について述べられる。Ｖ１＜Ｖ３の場合とＶ１＞Ｖ３の場合とでは、Ｃｔｏｔａｌ２の値は同様であるため、Ｃｔｏｔａｌ１についてのみ比較される。

数式（２）と数式（５）とを比較すると、数式（６）のようになる。

数式（６）に示されるように、数式（５）から数式（２）を引いた値は正の数となり、数式（２）の方が、数式（５）より小さい。つまりＶ１＜Ｖ３の場合の方が、Ｃｔｏｔａｌ１の値、すなわち寄生容量の値が、Ｖ３＜Ｖ１の場合よりも小さくなる。

前述の通り、スイッチ回路１００は、Ｖ１＜Ｖ３である場合と、Ｖ１＞Ｖ３である場合の両方の状態を遷移する。すなわちスイッチ回路１００における寄生容量は、Ｖ１＜Ｖ３のときの寄生容量の値と、Ｖ１＞Ｖ３であるときの寄生容量の値を遷移する。ここでスイッチ回路１００における平均的な寄生容量の値を考えると、Ｖ１＜Ｖ３のときの寄生容量の値以上、Ｖ１＞Ｖ３であるときの寄生容量の値以下の値となる。ここで、平均的な寄生容量は、例えば、ノードＡに伝送される高周波信号の１周期に亘るスイッチ回路１００における寄生容量の平均値を指す。

［１－３－２］スイッチ回路１００における入力可能電圧
次に、スイッチ回路１００の入力可能電圧について記述される。第１実施形態に係るスイッチ回路１００では、Ｖ１＜Ｖ３である場合と、Ｖ１＞Ｖ３である場合の両方の状態を遷移することから、入力可能電圧についても２つの場合について考える必要がある。

高周波信号受信ノードＰｉｎからスイッチ回路１００に高周波信号が入力された場合、高周波信号の電圧の振幅（振幅電圧）Ｖｐが、ノードＢ―ノードＣ間とノードＣ’―ノードＶＳＳｑ間とで分圧される。振幅電圧Ｖｐは、ノードＢ―ノードＣ間のインピーダンス（容量性リアクタンス）とノードＣ’―ノードＶＳＳｑ間のインピーダンスとに比例して配分される。ノードＢ―ノードＣ間のインピーダンス（Ｃｔｏｔａｌ１のインピーダンス）は、以下ではＺｔｏｔａｌ１と記述される場合がある。ノードＣ’―ノードＶＳＳｑ間のインピーダンス（Ｃｔｏｔａｌ２のインピーダンス）は、以下ではＺｔｏｔａｌ２と記述される場合がある。

ノードＢ―ノードＣ間に加わる振幅電圧は、以下ではＶｐ１と記述される場合がある。ノードＣ’―ノードＶＳＳｑ間に加わる振幅電圧は、以下ではＶｐ２と記述される場合がある。

高周波信号の振幅電圧Ｖｐが、Ｖｐ１とＶｐ２とに分圧されるため、高周波スイッチＦＥＴ１及びＦＥＴ２には、それぞれＶｐ１及びＶｐ２が印加される。このため、スイッチ回路１００の入力可能電圧は、高周波スイッチＦＥＴ１及びＦＥＴ２の耐圧に依存する。Ｖｐ１は高周波スイッチＦＥＴ１の耐圧より小さい必要があり、Ｖｐ２は高周波スイッチＦＥＴ２の耐圧より小さい必要がある。

前述の通り、Ｖ１＜Ｖ３の場合、容量はＣｔｏｔａｌ１＜Ｃｔｏｔａｌ２となる。Ｖ１＞Ｖ３の場合、容量はＣｔｏｔａｌ１＝Ｃｔｏｔａｌ２となる。

［１－３－２－１］Ｖ１＜Ｖ３のとき
Ｖ１＜Ｖ３の場合、容量はＣｔｏｔａｌ１＜Ｃｔｏｔａｌ２である。よって、Ｚｔｏｔａｌ１とＺｔｏｔａｌ２は、異なる値を有し、それぞれ数式（７）及び数式（８）のように記述される。

ここで、fは高周波信号の周波数である。次に、Ｖｐ１及びＶｐ２は数式（９）及び数式（１０）のように記述される。

ここで、Ｚｔｏｔａｌ１＞Ｚｔｏｔａｌ２であることから、Ｖ１＜Ｖ３のとき、Ｖｐ１＞Ｖｐ２となる。すなわち、スイッチ回路１００の入力可能電圧は、高周波スイッチＦＥＴ１の耐圧に依存する。

［１－３－２－２］Ｖ１＞Ｖ３のとき
Ｖ１＞Ｖ３の場合、容量はＣｔｏｔａｌ１＝Ｃｔｏｔａｌ２である。よって、Ｚｔｏｔａｌ１及びＺｔｏｔａｌ２は、同じ値を有し、数式（１１）のように記述される。

Ｖｐ１及びＶｐ２は、Ｖ１＜Ｖ３の場合と同様に、数式（９）及び数式（１０）のように記述される。ここで、Ｚｔｏｔａｌ１＝Ｚｔｏｔａｌ２であることから、Ｖ１＜Ｖ３のとき、Ｖｐ１＝Ｖｐ２となる。Ｖｐ１＝Ｖｐ２となることから、高周波信号の振幅電圧Ｖｐは、ノードＢ―ノードＣ間とノードＣ’―ノードＶＳＳｑ間とにおいて均等に分圧される。すなわちＶ１＞Ｖ３の場合は、高周波信号の振幅電圧Ｖｐの値を均等に分圧出来ることにより、Ｖ１＜Ｖ３の場合よりも入力可能電圧の値が大きくなる。

［１－４］利点（効果）
以上で説明した第１実施形態に係るスイッチ回路１００は、スイッチ回路の入力可能電圧を維持したまま、スイッチ回路１００の寄生容量を低減することが可能である。以下に、第１実施形態に係るスイッチ回路１００の詳細な効果について説明される。

例えば携帯電話等に搭載されたスイッチ回路は、必要に応じて携帯電話が伝送する高周波信号を減衰させる等、重要な役割を担っている。しかしながら、スイッチ回路が高周波信号の減衰を行わない場合において、スイッチ回路は寄生容量として回路に悪影響を与える場合がある。スイッチ回路の寄生容量の増加を抑制することが出来ない場合、スイッチ回路は信号の高周波動作を阻害する場合がある。この場合について、図５及び図６を用いて説明される。

図５は、第１実施形態の比較例に係るスイッチ回路１０１における回路図の一例を示す。図５に示されるように、スイッチ回路１０１は、高周波信号受信ノードＰｉｎと、高周波信号送信ノードＰｏｕｔとを接続する配線に接続される。スイッチ回路１０１は、高周波スイッチＦＥＴ１及び高周波スイッチＦＥＴ２、容量Ｃｃ、並びにバイアス回路１０を含む。また、スイッチ回路１００は、ノードＡ、Ｂ、Ｃ、及びＤを含む。スイッチ回路１０１は、第１実施形態に係るスイッチ回路１００と異なり、抵抗、トランジスタ、及びコンパレータを有していない。

スイッチ回路１０１における各要素の接続が以下に記述される。スイッチ回路１０１は、高周波信号受信ノードＰｉｎと、高周波信号送信ノードＰｏｕｔとの間のノードＡに接続される。ノードＡは、スイッチ回路１００のノードＢに接続される。ノードＢは、高周波スイッチＦＥＴ１の一端に接続される。高周波スイッチＦＥＴ１の他端はノードＣに接続される。高周波スイッチＦＥＴ１の制御端子は、ノードＤに接続される。

容量Ｃｃの一端は、ノードＢに接続され、他端はノードＣに接続される。ノードＣは、高周波スイッチＦＥＴ２の一端に接続される。高周波スイッチＦＥＴ２の他端は接地電圧ＶＳＳｑのノードに接続される。高周波スイッチＦＥＴ２の制御端子は、ノードＤに接続される。バイアス回路１０は、電源電圧Ｖｃ１のノードから電圧Ｖｃ１を受け取る。バイアス回路１０はノードＤに接続され、ノードＤにＦＥＴ電圧を供給する。ＦＥＴ電圧は、第１実施形態のＦＥＴ電圧と同様の役割を有しており、高周波スイッチＦＥＴ１及びＦＥＴ２のＯＮ状態とＯＦＦ状態の切り替えを行う。

次に、スイッチ回路１０１の等価回路を用いてスイッチ回路１０１の寄生容量を算出する。具体的には、高周波スイッチＦＥＴ１及びＦＥＴ２がＯＦＦであるときに、スイッチ回路１０１が有してしまう寄生容量に関して記述される。

図６は、第１実施形態の比較例に係るスイッチ回路１０１の容量に関する等価回路図の一例を示す。図６に示されるように、高周波スイッチＦＥＴ１及びＦＥＴ２はＯＦＦ状態であるため、スイッチ回路１０１は、高周波スイッチＦＥＴ１及びＦＥＴ２の位置において、それぞれ寄生容量Ｃ１及びＣ２を有する。スイッチ回路１０１は、等価回路においても変わらずに容量Ｃｃを有する。また、スイッチ回路１０１は、ノードＣ（ノードＣ’）において対地容量Ｃｇを有する。

これらを踏まえて、以下に等価回路の構成が記述される。スイッチ回路１０１は、高周波信号受信ノードＰｉｎと、高周波信号送信ノードＰｏｕｔとの間のノードＡに接続される。ノードＡは、スイッチ回路１０１のノードＢに接続される。ノードＢは、寄生容量Ｃ１（高周波スイッチＦＥＴ１）の一端に接続される。寄生容量Ｃ１の他端はノードＣに接続される。容量Ｃｃの一端は、ノードＢに接続され、他端はノードＣに接続される。すなわちスイッチ回路１０１は、寄生容量Ｃ１に対して並列に、容量Ｃｃが接続される。

ノードＣは、ノードＣ’に接続される。ノードＣ’は、寄生容量Ｃ２（高周波スイッチＦＥＴ２）の一端に接続される。寄生容量Ｃ２の他端は接地電圧ＶＳＳｑのノードに接続される。対地容量Ｃｇの一端はノードＣ’に接続され、他端は接地電圧ＶＳＳｑのノードに接続される。

上記を踏まえ、スイッチ回路１０１が有する寄生容量を算出する。ノードＢ―ノードＣ間の容量は、以下ではＣｔｏｔａｌ１と記述される場合がある。Ｃｔｏｔａｌ１は、数式（１２）のように記述される。

ここで、容量Ｃｃは、対地容量Ｃｇと同じ容量になるように付加されている。この為、数式（１２）は、数式（１３）のように変換される。

ノードＣ’―ノードＶＳＳｑ間の容量は、以下ではＣｔｏｔａｌ２と記述される場合がある。高周波スイッチＦＥＴ１及びＦＥＴ２は、上記のように同デバイス且つ同サイズである場合を想定している為、Ｃ１＝Ｃ２である。この為Ｃｔｏｔａｌ２は、数式（１４）のように記述される。

ここで、スイッチ回路１０１が有する寄生容量は、Ｃｔｏｔａｌ１と、Ｃｔｏｔａｌ２との合成容量で記述される。数式（３）及び数式（５）より、スイッチ回路１０１におけるＣｔｏｔａｌ１及びＣｔｏｔａｌ２は、Ｖ１＞Ｖ３の場合のスイッチ回路１００におけるＣｔｏｔａｌ１及びＣｔｏｔａｌ２と同様である。

スイッチ回路１０１におけるＣｔｏｔａｌ１及びＣｔｏｔａｌ２は、寄生容量Ｃ１及び対地容量Ｃｇから構成されている。寄生容量Ｃ１と対地容量Ｃｇとは、意図して付加している容量ではないため、削減することは出来ない。このように、削減不可能な容量に依存してしまうことから、第１実施形態の比較例に係るスイッチ回路１０１は、寄生容量の増加を抑制することが出来ない場合がある。

これに対して、第１実施形態に係るスイッチ回路１００は、Ｖ１＜Ｖ３の場合において、寄生容量ＣＮＭＯＳ（ＮＭＯＳトランジスタＮＭＯＳ）を、容量Ｃｃ１及びＣｃ２に直列に接続することにより、合成される寄生容量を低下させることが可能である（数式（２））。

前述の通り、Ｖ１＞Ｖ３の場合のスイッチ回路１００の寄生容量（＝スイッチ回路１０１の寄生容量）は、Ｖ１＜Ｖ３の場合のスイッチ回路１００の寄生容量より大きい。また、スイッチ回路１００の平均的な寄生容量の値は、Ｖ１＜Ｖ３のときの寄生容量の値以上、Ｖ１＞Ｖ３であるときの寄生容量の値以下の値である。これらのことから、スイッチ回路１００における寄生容量は、スイッチ回路１０１における寄生容量よりも小さくすることが可能である。

［２］第２実施形態
［２－１］構成
第２実施形態に係るスイッチ回路１００は、第１実施形態に係るスイッチ回路１００を１セットとして、これを複数セット並べるとともに一部が共有された構造を有している。第２実施形態に係るスイッチ回路１００は、第１実施形態に係るスイッチ回路１００との区別のために、スイッチ回路１００Ｂと称される。以下では、第２実施形態に係るスイッチ回路１００Ｂについて、第１実施形態と異なる点について主に説明される。

図７は、第２実施形態に係るスイッチ回路１００Ｂにおける回路図の一例を示す。図７に示されるように、スイッチ回路１００Ｂは、第１実施形態のスイッチ回路１００と、第１実施形態のスイッチ回路１００から抵抗Ｒ３及びＲ４、バイアス回路１０、並びにコンパレータ１１が除かれた構成を含む。すなわち、スイッチ回路１００Ｂは、第１実施形態のスイッチ回路１００に加えて、第１実施形態のスイッチ回路１００から抵抗Ｒ３及びＲ４、バイアス回路１０、並びにコンパレータ１１が除かれた構成を含む。

スイッチ回路１００に付け加えられた点として、スイッチ回路１００Ｂは、高周波スイッチＦＥＴ３及び高周波スイッチＦＥＴ４、容量Ｃｃ３及び容量Ｃｃ４、ＮＭＯＳトランジスタＮＭＯＳ２、並びに抵抗Ｒ５及びＲ６を更に含む。また、スイッチ回路１００Ｂは、ノードＪ、Ｋ、Ｌ、Ｍ、Ｎ、Ｏ、Ｐ、Ｑ、及びＲを更に含む。

スイッチ回路１００Ｂにおける各要素の接続が以下に記述される。スイッチ回路１００Ｂは、高周波信号受信ノードＰｉｎと、ノードＡとの間のノードＪに接続される。ノードＪは、スイッチ回路１００ＢのノードＫに接続される。ノードＫは、高周波スイッチＦＥＴ３の一端に接続される。高周波スイッチＦＥＴ３は、例えば、ｎ型のＭＯＳトランジスタである。高周波スイッチＦＥＴ３は、高周波スイッチＦＥＴ１及びＦＥＴ２と実質的に同じ特性及び（又は）同じサイズを有する。高周波スイッチＦＥＴ３の他端はノードＬに接続される。高周波スイッチＦＥＴ３の制御端子は、ノードＭに接続される。

容量Ｃｃ３の一端は、ノードＫに接続され、他端はノードＮに接続される。ＮＭＯＳトランジスタＮＭＯＳ２の一端はノードＮに接続され、他端はノードＯに接続される。ＮＭＯＳトランジスタＮＭＯＳ２の制御端子は、ノードＰに接続される。ノードＰは、コンパレータ１１の出力端子に接続される。容量Ｃｃ４の一端は、ノードＯに接続され、他端はノードＬに接続される。ノードＬは、高周波スイッチＦＥＴ４の一端に接続される。高周波スイッチＦＥＴ４は、例えばｎ型のＭＯＳトランジスタである。高周波スイッチＦＥＴ４は、高周波スイッチＦＥＴ１～ＦＥＴ３と実質的に同じ特性及び（又は）同じサイズを有する。

高周波スイッチＦＥＴ４の他端は接地電圧ＶＳＳｑのノードに接続される。高周波スイッチＦＥＴ４の制御端子は、ノードＭに接続される。ノードＭはバイアス回路１０に接続され、ＦＥＴ電圧を受け取る。

抵抗Ｒ５の一端は、ノードＮに接続され、他端はノードＱに接続される。抵抗Ｒ６の一端は、ノードＯに接続され、他端はノードＱに接続される。ノードＱは、抵抗Ｒ３の一端に接続される。この他の構成要素の接続は、第１実施形態のスイッチ回路１００と同様である。

図７は高周波信号受信ノードＰｉｎと高周波信号送信ノードＰｏｕｔとの間に、抵抗Ｒ３及びＲ４、バイアス回路１０、及びコンパレータ１１を共通としてスイッチ回路１００が２セット接続された、スイッチ回路１００Ｂの一例を示しているが、スイッチ回路１００Ｂは、抵抗Ｒ３及びＲ４、バイアス回路１０、及びコンパレータ１１を共通としてスイッチ回路１００が３セット以上接続された構造でも良い。

［２－２］利点（効果）
以上で説明された第２実施形態に係るスイッチ回路１００Ｂによれば、高周波信号受信ノードＰｉｎと高周波信号送信ノードＰｏｕｔとの間に複数のスイッチ回路を有した構造であっても、第１実施形態と同等の効果を得ることが可能である。

［３］第３実施形態
［３－１］構成
第３実施形態に係るスイッチ回路１００は、高周波スイッチＦＥＴを３個以上用いる構造を有している。第３実施形態に係るスイッチ回路１００は、第１実施形態に係るスイッチ回路１００との区別のために、スイッチ回路１００Ｃと称される。２個の高周波スイッチＦＥＴを用いて高周波信号の振幅電圧Ｖｐを分圧していた第１実施形態に係るスイッチ回路１００に対して、第３実施形態に係るスイッチ回路１００Ｃは、３個の高周波スイッチＦＥＴを用いて高周波信号の振幅電圧Ｖｐを分圧している。振幅電圧Ｖｐを３個の高周波スイッチＦＥＴで分圧することで入力可能電圧を向上可能な構造を有する。以下では、第３実施形態に係るスイッチ回路１００Ｃについて、第１実施形態と異なる点について主に説明される。

図８は、第３実施形態に係るスイッチ回路１００Ｃにおける回路図の一例を示す。図８に示されるように、スイッチ回路１００Ｃは、一例として高周波スイッチＦＥＴを３個有しているが、高周波スイッチＦＥＴは３個に限定されず、３個以上の構造を有していれば良い。スイッチ回路１００Ｃは、高周波スイッチＦＥＴ１～ＦＥＴ３、容量Ｃｃ１～Ｃｃ４、ＮＭＯＳトランジスタＮＭＯＳ及びＮＭＯＳ２、抵抗Ｒ１～Ｒ６、バイアス回路１０、並びにコンパレータ１１を含む。また、スイッチ回路１００は、ノードＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈ、Ｉ、Ｋ、Ｌ、Ｎ、Ｏ、Ｐ、及びＱを含む。

スイッチ回路１００Ｃにおける各要素の接続が以下に記述される。スイッチ回路１００Ｃは、高周波信号受信ノードＰｉｎと、高周波信号送信ノードＰｏｕｔとの間のノードＡに接続される。ノードＡは、スイッチ回路１００のノードＢに接続される。ノードＢは、高周波スイッチＦＥＴ１の一端に接続される。高周波スイッチＦＥＴ１の他端はノードＣに接続される。高周波スイッチＦＥＴ１の制御端子は、ノードＤに接続される。

容量Ｃｃ１の一端は、ノードＢに接続され、他端はノードＥに接続される。ＮＭＯＳトランジスタＮＭＯＳの一端はノードＥに接続され、他端はノードＦに接続される。ＮＭＯＳトランジスタＮＭＯＳの制御端子は、ノードＧに接続される。容量Ｃｃ２の一端は、ノードＦに接続され、他端はノードＣに接続される。ノードＣは、ノードＫに接続される。

ノードＫは、高周波スイッチＦＥＴ２の一端に接続される。高周波スイッチＦＥＴ２は、例えばｎ型のＭＯＳトランジスタである。高周波スイッチＦＥＴ２は、高周波スイッチＦＥＴ１と実質的に同じ特性及び（又は）同じサイズを有する。高周波スイッチＦＥＴ２の他端はノードＬに接続される。高周波スイッチＦＥＴ２の制御端子は、ノードＤに接続される。

容量Ｃｃ３の一端は、ノードＫに接続され、他端はノードＮに接続される。ＮＭＯＳトランジスタＮＭＯＳ２の一端はノードＮに接続され、他端はノードＯに接続される。ＮＭＯＳトランジスタＮＭＯＳ２の制御端子は、ノードＰに接続される。ノードＰは、コンパレータ１１の出力端子に接続される。容量Ｃｃ４の一端は、ノードＯに接続され、他端はノードＬに接続される。ノードＬは、高周波スイッチＦＥＴ３の一端に接続される。高周波スイッチＦＥＴ３は、例えばｎ型のＭＯＳトランジスタである。高周波スイッチＦＥＴ３は、高周波スイッチＦＥＴ１及び２と実質的に同じ特性及び（又は）同じサイズを有する。

高周波スイッチＦＥＴ３の他端は接地電圧ＶＳＳｑのノードに接続される。高周波スイッチＦＥＴ３の制御端子は、ノードＤに接続される。バイアス回路１０は、電源電圧Ｖｃ１のノードから電圧Ｖｃ１を受け取る。バイアス回路１０はノードＤに接続され、ノードＤにＦＥＴ電圧を供給する。ＦＥＴ電圧が「Ｈ」レベルであるとき、高周波スイッチＦＥＴ１～３はＯＮ状態となる。ＦＥＴ電圧が「Ｌ」レベルであるとき、高周波スイッチＦＥＴ１～３はＯＦＦ状態となる。

抵抗Ｒ１の一端は、ノードＥに接続され、他端はノードＨに接続される。抵抗Ｒ２の一端は、ノードＦに接続され、他端はノードＨに接続される。抵抗Ｒ５の一端は、ノードＮに接続され、他端はノードＱに接続される。抵抗Ｒ６の一端は、ノードＯに接続され、他端はノードＱに接続される。

抵抗Ｒ３の一端は、ノードＨ及びノードＱに接続され、他端はノードＩに接続される。抵抗Ｒ４の一端は、ノードＩに接続され、他端は接地電圧ＶＳＳｑのノードに接続される。ノードＩはコンパレータ１１の非反転入力端子に接続される。コンパレータ１１の反転入力端子はノードＢに接続される。コンパレータ１１の出力端子は、ノードＧ及びノードＰに接続される。

［３－３］利点（効果）
以上で説明した第３実施形態に係るスイッチ回路１００Ｃによれば、第１実施形態よりも寄生容量を低減させることが出来ることに加え、高周波信号の入力可能電圧の許容範囲を向上させることが可能である。

まず高周波信号の入力可能電圧の向上に関して記述される。高周波信号受信ノードＰｉｎからスイッチ回路１００Ｃに高周波信号が入力された場合、高周波信号の振幅電圧Ｖｐが、ノードＢ―ノードＣ間と、ノードＫ―ノードＬ間と、ノードＬ―ノードＶＳＳｑ間とで分圧される。振幅電圧Ｖｐは、ノードＢ―ノードＣ間のインピーダンスと、ノードＫ―ノードＬ間のインピーダンスと、ノードＬ―ノードＶＳＳｑ間のインピーダンスとに比例して配分される。このため、スイッチ回路１００Ｃの入力可能電圧は、高周波スイッチＦＥＴ１、ＦＥＴ２、及びＦＥＴ３の耐圧に依存する。

ここで、第１実施形態に係るスイッチ回路１００の場合は、ノードＢ―ノードＣ間とノードＣ―ＶＳＳｑ間との２カ所で振幅電圧Ｖｐを分圧していた。これに対して、第３実施形態に係るスイッチ回路１００Ｃの場合は、振幅電圧Ｖｐは、ノードＢ―ノードＣ間と、ノードＫ―ノードＬ間と、ノードＬ―ＶＳＳｑ間との３カ所で分圧される。分圧する場所が増えることにより、１カ所に印加される電圧は、スイッチ回路１００Ｃの方が、スイッチ回路１００よりも小さくなる。すなわち、同じ振幅電圧Ｖｐを印加した場合において、スイッチ回路１００Ｃとスイッチ回路１００とでは、スイッチ回路１００Ｃの方が高周波スイッチＦＥＴに印加される電圧が小さくなる。このことから、スイッチ回路１００Ｃは、スイッチ回路１００に比べて、高周波信号の入力可能電圧の許容範囲が大きくなる。

次に寄生容量の低減に関して記述される。スイッチ回路１００Ｃにおいて、３個の高周波スイッチＦＥＴ１～ＦＥＴ３は、ノードＡに対して直列に接続されている。このことから、スイッチ回路１００Ｃは、２個の高周波スイッチＦＥＴ１及びＦＥＴ２がノードＡに対して直列に接続されているスイッチ回路１００より、寄生容量が小さくなる。

スイッチ回路１００とスイッチ回路１００Ｃの寄生容量を具体的に比較する。スイッチ回路１００における寄生容量は、ノードＢ―ノードＣ間の構成要素（高周波スイッチＦＥＴ１及び、高周波スイッチＦＥＴ１に対して並列に、直列接続された容量Ｃｃ１、寄生容量ＣＮＭＯＳ、並びに容量Ｃｃ２）による寄生容量と、ノードＣ―ＶＳＳｑ間の構成要素（高周波スイッチＦＥＴ２）による寄生容量との合成容量である。ノードＢ―ノードＣ間の構成要素による寄生容量をＣｔｏｔａｌ１、ノードＣ―ＶＳＳｑ間の構成要素による寄生容量をＣｔｏｔａｌ２とする。

スイッチ回路１００Ｃにおける寄生容量は、ノードＢ―ノードＣ間の構成要素（高周波スイッチＦＥＴ１及び、高周波スイッチＦＥＴ１に対して並列に、直列接続された容量Ｃｃ１、寄生容量ＣＮＭＯＳ、並びに容量Ｃｃ２）による寄生容量と、ノードＫ―ノードＬ間の構成要素（高周波スイッチＦＥＴ２及び、高周波スイッチＦＥＴ２に対して並列に、直列接続された容量Ｃｃ３、寄生容量ＣＮＭＯＳ２、並びに容量Ｃｃ４）による寄生容量と、ノードＬ―ＶＳＳｑ間の構成要素（高周波スイッチＦＥＴ３）による寄生容量との合成容量である。ノードＢ―ノードＣ間の構成要素による寄生容量をＣｔｏｔａｌ１’、ノードＫ―ノードＬ間の構成要素による寄生容量をＣｔｏｔａｌ２’、ノードＬ―ＶＳＳｑ間の構成要素による寄生容量をＣｔｏｔａｌ３’とする。

スイッチ回路１００におけるＣｔｏｔａｌ１及びＣｔｏｔａｌ２は、スイッチ回路１００ＣにおけるＣｔｏｔａｌ１’及びＣｔｏｔａｌ３’にそれぞれ相当する。すなわち、スイッチ回路１００Ｃの寄生容量を生む構成は、スイッチ回路１００の寄生容量を生む構成にＣｔｏｔａｌ２’を直列接続させた構成である。或る容量を有する構成に別の容量が直列に付加される場合、付加された容量を含んだ構成の合成容量は、付加されていない構成の合成容量より小さい。ここで、スイッチ回路１００の寄生容量はＣｔｏｔａｌ１及びＣｔｏｔａｌ２の合成容量であり、スイッチ回路１００Ｃの寄生容量はＣｔｏｔａｌ１’（＝Ｃｔｏｔａｌ１）、Ｃｔｏｔａｌ２’及びＣｔｏｔａｌ３’（＝Ｃｔｏｔａｌ２）の合成容量である。そして、Ｃｔｏｔａｌ２’の値は、Ｃｔｏｔａｌ１の値と等しい。このため、スイッチ回路１００Ｃの寄生容量は、Ｃｔｏｔａｌ２’を直列に合成した分だけ、スイッチ回路１００の寄生容量より小さい。よって、スイッチ回路１００Ｃは、スイッチ回路１００に比べて、寄生容量を低減させることが出来る。

［４］その他の変形例等
本発明の第１～３実施形態において、スイッチ回路１００の構成要素は、同一の半導体基板上で形成されていても良い。例えば高周波スイッチＦＥＴ１及びＦＥＴ２のような素子を同一の半導体基板上で形成することにより、これらの素子の製造プロセスのばらつきによる違いを低減することが出来る。

具体的には、素子を同一の半導体基板上で形成することにより、回路内部における高周波スイッチＦＥＴの特性の均一性、バイアス回路１０に使用される素子の特性の均一性、コンパレータ１１に使用される素子の特性の均一性、基準電圧生成に使用される抵抗の均一性等が向上する。この事により、振幅電圧Ｖｐに関する検出精度が向上する為、より一層、入力可能電圧の維持及び寄生容量の低減を実現できる。

また、それぞれ別々の半導体基板上で形成した素子を、同一のプリント基板上で使用することも可能である。同一のプリント基板上で使用した場合も、同一の半導体基板上で形成した場合と同様の効果が期待できる。

また、プリント基板には、例えばシリコンよりも高抵抗の材料を用いても良い。シリコンよりも高抵抗の材料を用いることにより、スイッチ回路１００は、対地容量を低減することが可能である。対地容量が低減できると、スイッチ回路１００に付加する容量を小さくすることが可能である為、スイッチ回路１００の寄生容量を低減することが可能である。

本発明の第１～３実施形態において、スイッチ回路１００の構造はその他の構造であっても良い。例えば、図示されていない構成要素を含み、図示されていない配線等によって接続された構造であっても良い。

本発明の第１～３実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。第１～３実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。第１～３実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０…バイアス回路、１１…コンパレータ、１００…スイッチ回路、４００…データ処理部、５００…送信回路、６００…信号処理装置、７００…アンテナ、８００…システム
Ｃ１，Ｃ２…寄生容量、Ｃｃ１～Ｃｃ４…容量、ＦＥＴ１～ＦＥＴ４…高周波スイッチ、ＮＭＯＳ…ＮＭＯＳトランジスタ、Ｒ１～Ｒ６…抵抗、Ｖｃ１…電源電圧、Ｐｉｎ…高周波信号受信ノード、Ｐｏｕｔ…高周波信号送信ノード

Claims (6)

1. 第１ＭＯＳトランジスタと、
   前記第１ＭＯＳトランジスタの第１端に接続された第１端を有する第１容量と、
   前記第１ＭＯＳトランジスタの第２端に接続された第１端を有する第２ＭＯＳトランジスタと、
   前記第１ＭＯＳトランジスタの前記第２端に接続された第１端を有する第２容量と、
   前記第１容量の第２端と前記第２容量の第２端の間に接続され、前記第１ＭＯＳトランジスタの前記第１端の電圧に基づいてオン又はオフする、第３ＭＯＳトランジスタと、
   前記第１ＭＯＳトランジスタの前記第１端に接続された第１入力端子と、前記第３ＭＯＳトランジスタの制御端子に接続された出力端子を有し、前記第１ＭＯＳトランジスタの前記第１端の第１電圧と、第２入力端子に印加される第２電圧を比較する、コンパレータと、
   前記第１ＭＯＳトランジスタの制御端子と、前記第２ＭＯＳトランジスタの制御端子とが接続されたバイアス回路と、
   前記第１容量の前記第２端及び前記第３ＭＯＳトランジスタの第１端に接続された第１端を有する第１抵抗と、
   前記第２容量の前記第２端及び前記第３ＭＯＳトランジスタの第２端に接続された第１端を有する第２抵抗と、
   前記第１抵抗の第２端及び前記第２抵抗の第２端に接続された第１端を有する第３抵抗と、
   前記第３抵抗の第２端及び前記コンパレータの前記第２入力端子に接続された第１端を有する第４抵抗と、を備える、
   スイッチ回路。
2. 第４ＭＯＳトランジスタと、
   前記第４ＭＯＳトランジスタの第１端に接続された第１端を有する第３容量と、
   前記第４ＭＯＳトランジスタの第２端に接続された第１端を有する第５ＭＯＳトランジスタと、
   前記第４ＭＯＳトランジスタの前記第２端に接続された第１端を有する第４容量と、
   前記第３容量の第２端と前記第４容量の第２端の間に接続され、前記第１ＭＯＳトランジスタの前記第１端の電圧に基づいてオン又はオフする、第６ＭＯＳトランジスタと、
   をさらに備える、
   請求項１に記載のスイッチ回路。
3. 前記第１容量と、前記第２容量と、前記第１ＭＯＳトランジスタと、前記第２ＭＯＳトランジスタと、前記第３ＭＯＳトランジスタとが、同一の基板上に形成された、
   請求項１に記載のスイッチ回路。
4. 前記基板が、シリコンに比べて高抵抗である、
   請求項３に記載のスイッチ回路。
5. 前記第１電圧が前記第２電圧よりも大きいとき、
   前記第３ＭＯＳトランジスタがＯＮする、
   請求項１に記載のスイッチ回路。
6. 第１ＭＯＳトランジスタと、
   前記第１ＭＯＳトランジスタの第１端に接続された第１端を有する第１容量と、
   前記第１ＭＯＳトランジスタの第２端に接続された第１端を有する第２ＭＯＳトランジスタと、
   前記第１ＭＯＳトランジスタの前記第２端に接続された第１端を有する第２容量と、
   前記第２ＭＯＳトランジスタの前記第１端に接続された第１端を有する第３容量と、
   前記第２ＭＯＳトランジスタの第２端に接続された第１端を有する第３ＭＯＳトランジスタと、
   前記第２ＭＯＳトランジスタの前記第２端に接続された第１端を有する第４容量と、
   前記第１容量の第２端と前記第２容量の第２端の間に接続され、前記第１ＭＯＳトランジスタの前記第１端の電圧に基づいてオン又はオフする、第４ＭＯＳトランジスタと、
   前記第３容量の第２端と前記第４容量の第２端の間に接続され、前記第１ＭＯＳトランジスタの前記第１端の電圧に基づいてオン又はオフする、第５ＭＯＳトランジスタと、
   前記第１ＭＯＳトランジスタの前記第１端に接続された第１入力端子と、前記第４ＭＯＳトランジスタの制御端子及び前記第５ＭＯＳトランジスタの制御端子に接続された出力端子を有し、前記第１ＭＯＳトランジスタの前記第１端の第１電圧と、第２入力端子に印加される第２電圧を比較する、コンパレータと、
   前記第１ＭＯＳトランジスタの制御端子と、前記第２ＭＯＳトランジスタの制御端子と、前記第３ＭＯＳトランジスタの制御端子とが接続されたバイアス回路と、
   前記第１容量の前記第２端及び前記第４ＭＯＳトランジスタの第１端に接続された第１端を有する第１抵抗と、
   前記第２容量の前記第２端及び前記第４ＭＯＳトランジスタの第２端に接続された第１端を有する第２抵抗と、
   前記第３容量の前記第２端及び前記第５ＭＯＳトランジスタの第１端に接続された第１端を有する第３抵抗と、
   前記第４容量の前記第２端及び前記第５ＭＯＳトランジスタの第２端に接続された第１端を有する第４抵抗と、
   前記第１抵抗の第２端、前記第２抵抗の第２端、前記第３抵抗の第２端、及び前記第４抵抗の第２端に接続された第１端を有する第５抵抗と、
   前記第５抵抗の第２端及び前記コンパレータの前記第２入力端子に接続された第１端を有する第６抵抗と、を備える、
   スイッチ回路。