CN101944901B - 包括宽带高压缓冲器的集成电路 - Google Patents
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Abstract
本发明涉及包括宽带高压缓冲器的集成电路。本发明涉及一种半导体晶片上的集成电路(IC1)，包括包含连接到接触焊盘以及第三和第四晶体管(T12，T22)的第一和第二晶体管(T11，T21)的数据缓冲器电路(BUF1)。第一偏压(V1)被施加在第三晶体管(T12)的导电端上，并且第二偏压(V2)被施加在第四晶体管(T22)的导电端上。比第二偏压(V2)小的第三偏压(V3)被施加在第一晶体管(T11)的控制端(G)上，并且比第一偏压(V1)大的第四偏压(V4)被施加在第二晶体管(T21)的控制端上的。特别用于制造所谓的“高速”USB端口的应用。
Description
技术领域
本发明涉及半导体晶片上的集成电路制造，该集成电路包括连接到接触焊盘的数据缓冲器电路。
特别地，本发明涉及与“高速”USB(通用串行总线)规范和“全速”USB规范兼容的数据缓冲器电路的制造。
背景技术
图1示出了包括传统数据缓冲器电路CBUF和接触焊盘IOP(“输入/输出焊盘”)的集成电路IC。该缓冲器电路CBUF包括两个MOS(金属氧化物半导体)工艺的晶体管T1、T2。晶体管T1是PMOS类型的且晶体管T2是NMOS类型的。晶体管T1在其源极(S)接收电压Vcc。晶体管T1的漏极(D)被连接到晶体管T2的漏极(D)，晶体管T2的源极被链接到地(GND)。晶体管T1、T2的漏极(D)被连接到焊盘IOP。晶体管T1的栅极(G)接收数据信号DT1(也就是载送数据的信号)且晶体管T2的栅极接收数据信号DT2，信号DT1、DT2是由电路CT提供的。
下表1描述了缓冲器电路CBUF的功能。缓冲器电路起反相器的作用并为焊盘IOP提供信号DOUT，该信号DOUT是信号DT1、DT2的反相信号。在数据传送期间，信号DT1、DT2是相同的，并因此可以被认为是单一且相同的数据信号。在数据传送周期以外，它们分别被设定为1和0以将缓冲器电路置于高阻抗状态(晶体管T1、T2不导通)。
表1
| DT1(T1) | DT2(T2) | DOUT |
| 0(GND) | 0(GND) | 1(Vcc) |
| 1(Vcc) | 1(Vcc) | 0(GND) |
| 1(Vcc) | 0(GND) | HZ(高阻抗) |
实际上，缓冲器电路CBUF的电特性极大地依赖于构成其的晶体管T1、T2的那些电特性。在集成电路的构思期间，规范列表定义了在耐压(缓冲器电路应该能够承受的最大持续电压)、通带(缓冲器电路应该能够传送的数据信号的最大频率)、以及抗静电放电性(缓冲器电路应该能够承受的最大放电电压)方面的所需性能。
为了制造低成本的集成电路，电路设计者试图设计这种具有任他们使用的晶体管的缓冲器电路，也就是说，晶体管可用于集成电路的其余部分。在集成电路包括非易失性存储器(例如EEPROM类型或闪速EEPROM类型的电可擦除可编程存储器)的情况下，设计者可任意使用两种类型的晶体管：
-具有厚氧化物的高压晶体管，其用来制作该非易失性存储器并能够承受大约10V的电压(例如用于编程或擦除的电压)，以及
-具有薄栅极氧化物的晶体管(称为“逻辑”晶体管，也就是允许制作逻辑电路)。
然而，逻辑晶体管具有宽的通带却低的耐压，且高压晶体管具有窄的通带：如果信号DT1、DT2的频率增加，它们不能“跟随”信号变化并传送数据(它们从导通状态切换到非导通状态太慢了，反之亦然)。
因此，传统的集成电路的晶体管可能不允许缓冲器电路提供在将要产生的耐压和通带方面所需的性能。从而设计者必须提供特殊的晶体管，这使得集成电路的成本价格增加，因为该另外的第三类型的晶体管需要在集成电路的制造过程中提供不同的另外的步骤。
USB标准规范是可能有问题的规范列表的典型例子。这对于通过使用传统高压晶体管来制造能够满足“全速”USB规范的缓冲器电路来说是已知的，因为“全速”USB规范需要大约12MHz(也就是12Mb/s)的相当低的数据传输频率。然而，“高速”USB规范需要480MHz(也就是480Mbit/s)的数据传输频率且微分数据信号D+、D-可以在400mV和800mV之间(也就是400mV的电压差)。
更为特别地，在USB总线上传输的微分信号D+、D-在“全速”(FS)模式下对于低电平(逻辑0)具有0.0V到0.3V的电压电平且对于高电平(逻辑1)具有从2.8V到3.6V的电压电平。在“高速”(HS)模式下，这些信号对于低电平从-10mV变化到+10mV且对于高电平从360mV变化到440mV。
因此，在通带方面“高速”规范比“全速”规范更有限制性，但是在耐压方面“高速”规范比“全速”规范的限制性小，因为数据是通过较低电压载送的。不过，被提供用来在“高速”模式下发射信号的USB缓冲器电路必须能够抵抗“全速”规范所需的3.6V的最大电压，因为在“高速”模式下的数据传输在其被切换到“高速”模式中前必须首先通过“全速”模式。传统的高压晶体管能够抵抗这样的电压，但是不允许制造与USB“高速”规范相一致的缓冲器电路，因为通带太小了。
发明内容
本发明涉及具有比上述的传统缓冲器电路更优性能的缓冲器电路，就所关注的耐压和通带而言，具有相同晶体管性能。
本发明的实施例涉及半导体晶片上的集成电路，包括连接到接触焊盘的第一数据缓冲器电路，该缓冲器电路包括：串联的第一晶体管和第二晶体管，每个晶体管具有连接到接触焊盘的导电端；与第一晶体管串联的第三晶体管；以及与第二晶体管串联的第四晶体管，还包括装置，用于施加：第三晶体管的导电端上的第一偏压；第四晶体管的导电端上的第二偏压；第一晶体管的控制端上的比第二偏压小的第三偏压；第二晶体管的控制端上的比第一偏压大的第四偏压；以及第三晶体管的控制端和第四晶体管的控制端上的数据信号。
根据一个实施例，第一偏压是集成电路的内部电源电压。
根据一个实施例，第二偏压是集成电路的地电势。
根据一个实施例，第一和第二晶体管是具有高耐压的MOS晶体管且第三和第四晶体管是具有宽通带的MOS晶体管。
根据一个实施例，第三和第四晶体管是具有第一栅极氧化物厚度的MOS晶体管，第一和第二晶体管是具有比第一栅极氧化物厚度更厚的第二栅极氧化物厚度的MOS晶体管。
根据一个实施例，集成电路包括：包括具有第一栅极氧化物厚度的多个MOS晶体管的至少一个控制电路；以及包括具有比第一栅极氧化物厚度更厚的第二栅极氧化物厚度的多个MOS晶体管的非易失性存储器；缓冲器电路的第一和第二晶体管是具有第二栅极氧化物厚度的MOS晶体管；以及缓冲器电路的第三和第四晶体管是具有第一栅极氧化物厚度的MOS晶体管。
根据一个实施例，集成电路包括用以提供第四偏压的升压装置。
根据一个实施例，集成电路包括用以从施加到集成电路的外部电压提供第四偏压的非升压装置。
根据一个实施例，集成电路包括用以提供第三偏压的升压装置。
根据一个实施例，集成电路包括用以将确定由升压装置所提供的偏压的幅值的设定点(setpoint)信号施加到升压装置的装置，以及用于存储设定点信号的装置。
根据一个实施例，集成电路包括USB端口、用于发送数据的接触焊盘以及具有四个晶体管的第二缓冲器电路，第一缓冲器电路链接到第一USB接触焊盘，并且第二缓冲器电路链接到第二USB接触焊盘。
根据一个实施例，集成电路包括：第三和第四缓冲器电路，每个缓冲器电路包括第一和第二晶体管并分别链接到第一USB接触焊盘和第二USB接触焊盘；以及控制电路，其被配置来使第一和第二缓冲器电路失效、激活第三和第四缓冲器电路并通过第三和第四缓冲器电路的中间(intermediary)启动通信，然后使第三和第四缓冲器电路失效、激活第一和第二缓冲器电路，并通过第一和第二缓冲器电路的中间使所述通信继续。
根据一个实施例，集成电路包括为缓冲器电路提供包括两个相同信号的数据信号的装置。
根据一个实施例，集成电路包括安全处理器。
本发明的实施例也涉及包括根据上面的实施例之一的集成电路的便携式设备，特别是芯片卡或SIM卡。
附图说明
根据本发明的集成电路的实施例将结合附图以非限制性的方式被描述，其中：
-先前描述过的图1示意性地示出了包括传统缓冲器电路的集成电路，
-图2示意性地示出了根据本发明的包括缓冲器电路的集成电路的实施例，
-图3A和3B示出了图2的缓冲器电路的作为施加到其上的偏压的幅值的函数的频率响应，
-图4示出了图2的集成电路的替换实施例，
-图5示意性地示出了根据本发明的包括USB端口和缓冲器电路的集成电路的实施例，
-图6示意性地示出了根据本发明的包括多个缓冲器电路的集成电路的实施例，
-图7示意性地示出了包括根据本发明的集成电路的便携式物体。
具体实施方式
图2以及图4到6示出了根据本发明的集成电路IC1、IC2、IC3、IC4，其是借助MOS晶体管来制造的。以下，术语“源极”和“漏极”被用来指定MOS晶体管的源极和漏极的导电端，且术语“栅极”被用来指定这种晶体管的栅极的控制端。MOS晶体管的源极端和漏极端在图2和4中由“S”和“D”示出且栅极的控制端由“G”示出。
图2中所示的集成电路IC1包括根据本发明的数据缓冲器电路BUF1。同样地，该集成电路包括接触焊盘IOP、控制电路CT1、和非易失性存储器NVM。控制电路CT1例如是微处理器、微控制器、或硬线程控装置(状态机)。控制电路CT1通过缓冲器电路BUF1的中间(intermediary)将数据信号DOUT提供到接触焊盘IOP。数据信号DOUT以两个同样的信号DT1和DT2的方式被施加到缓冲器电路BUF1，这两个信号的极性与信号DOUT相反，缓冲器电路BUF1起反相器的作用。
缓冲器电路BUF1包括第一类型的晶体管PMOS T11和NMOS T21以及第二类型的晶体管PMOS T12和NMOS T22。第一类型的晶体管具有厚的栅极氧化物并具有高的耐压但却小的通带。第二类型的晶体管具有薄的栅极氧化物并具有宽的通带却低的耐压。
晶体管T12的源极接收偏压V1。晶体管T12的漏极被连接到晶体管T11的源极。晶体管T11的漏极被连接到晶体管T21的漏极。晶体管T11和T21的漏极被连接到焊盘IOP并提供信号DOUT。晶体管T21的源极被连接到晶体管T22的漏极。晶体管T22的源极接收偏压V2，该偏压V2小于偏压V1。电压V1例如是集成电路的内部电源电压Vcc且电压V2例如是集成电路的零电压或地电势(GND)。
晶体管T12的栅极接收信号DT1且晶体管T22的栅极接收信号DT2。信号DT1、DT2可以是模拟信号，其电压值在最小电压和最大电压之间变化，或者DT1、DT2可以是逻辑信号，其具有相应于逻辑1和逻辑0的两个电压电平，例如Vcc和0，或者能够驱使晶体管T12、T22的导电状态(导通或不导通)改变的任何其他电压电平。
最后，晶体管T11的栅极接收偏压V3且晶体管T21的栅极接收偏压V4。电压V3小于将缓冲器电路偏置的低电压，即电压V2。这里电压V2等于地电势，电压V3是负电压。电压V4大于将缓冲器电路偏置的最高电压，即电压V1。这里电压V1等于Vcc，电压V4是大于Vcc的正电压。
电压V3由负电荷泵PMP1的输出端提供，负电荷泵PMP1的输入端被链接到地。偏压V4由正电荷泵PMP2的输出端提供，正电荷泵PMP2的输入端接收电压Vcc。电荷泵PMP1、PMP2由电路CT1控制，电路CT1通过信号ON/OFF激活和停用它们。
在图2所示的实施例中，通过电源焊盘PSP和接地焊盘GP的中间，集成电路IC1也接收大于Vcc的外部供电电压Vext。电压Vcc由在其输入端接收电压Vext的电压调节器REG提供。在这样的实施例中，偏压V4可以例如借助辅助调节器(未示出)从电压Vext产生而不使用电荷泵PMP2。电压V4也可以是电压Vext本身。
作为数值的例子，集成电路IC1的实施例可以具有以下参数：
Vext＝3.6V；
V1＝Vcc＝1.3V；
V2＝0V；
V3＝-2V
V4＝3V；
晶体管T12、T22：
栅极氧化物：2到3nm；
沟道宽度：90nm；
耐压：1.3V；
晶体管T11、T21：
栅极氧化物：20nm；
沟道宽度：取决于需要和规范；
耐压：＞10V。
下表2描述了在V1＝Vcc且V2＝0的情况下以及在信号DT1、DT2为逻辑信号的情况下的缓冲器电路BUF1的功能。如上面所述的，提供到焊盘IOP的数据信号DOUT与逻辑信号DT1、DT2是反相的。此外通过将分别等于Vcc和0(GND)的偏压V3和V4施加到晶体管T11和T21，使晶体管T11、T21为不导通，缓冲器电路可以被置于高阻抗(HZ)状态。
表2
| DT1(T1) | DT2(T2) | V3 | V4 | DOUT |
| 无关的 | 无关的 | Vcc | 0 | HZ |
| 0(GND) | 0(GND) | 负(-2V) | ＞Vcc(3V) | 1(Vcc) |
| 1(Vcc) | 1(Vcc) | 负(-2V) | ＞Vcc(3V) | 0(GND) |
在一个实施例中，当缓冲器电路BUF1处于不导通状态(HZ)时，缓冲器电路BUF1被配置以致于它可以抵抗焊盘IOP上的电压，该电压能够达到外部电压Vext的值。在这种情况下，如图2所示，电压Vext被施加到晶体管T11的沟道，并且，如下表3所述，当缓冲器被置于不导通状态时，电压V3达到Vext。
表3
| DT1(T1) | DT2(T2) | V3 | V4 | DOUT |
| 无关的 | 无关的 | Vext | 0 | HZ |
| 0(GND) | 0(GND) | 负(-2V) | ＞Vcc(3V) | 1(Vcc) |
| 1(Vcc) | 1(Vcc) | 负(-2V) | ＞Vcc(3V) | 0(GND) |
在又一个实施例的变型中，缓冲器BUF1可能需要抵抗出现在焊盘IOP上的静电放电。在这种情况下，焊盘IOP配备有保护电路ESD1。该电路ESD1包括例如将焊盘IOP链接到焊盘PSP以吸收正电压放电的二极管D1、以及将焊盘IOP链接到地以吸收负电压放电的二极管D2。接收电压Vext的焊盘PSP通过保护电路ESD2的中间自身链接到地。
图3A和3B示出了缓冲器电路BUF1的作为偏压V3和V4的值的函数的在通带方面的性能。
更具体地说，图3A示出了从0切换到1以及从1切换到0的信号DT1、DT2，其对应于在缓冲器电路的输入端的电压范围0-Vcc-0(例如0-1.3V-0)的施加。图3B示出了曲线C1、C2、C10、C11，它们示出了缓冲器电路的输出端的信号DOUT的形状。这里假定焊盘IOP被连接到数据总线，该数据总线具有非零寄生电容，由图2中的电容器Cb示出，例如大约14pF的电容器。还假定信号DT1、DT2以高频变化，例如由USB“高速”规范所规定的480MHz的频率，因此如果它们的占空比等于0.5，它们切换到1的持续时间小于1.04ns。
曲线C1到C11示出了缓冲器电路在四种不同情况下的响应：
曲线C1示出了当电压V3、V4等于它们的标称值，例如V3＝-2V且V4＝+3V时的信号DOUT；
曲线C2示出了当电压V3、V4不具有升压值，例如V3＝0V且V4＝Vcc＝1.3V时的信号DOUT；
曲线C10示出了缓冲器电路的理想响应(或者在较低频率获得的缓冲器电路BUF1的响应)；
曲线C11示出了借助由晶体管T11、T21制造的传统缓冲器电路CBUF(参考图1)在同样的操作条件下获得的信号DOUT。
应该注意到，曲线C1、C2、C10、C11具有相对值，并且给出这些曲线仅仅是为了加以比较。实际上，这些曲线的特定形状依赖于所使用的晶体管的尺寸、它们的栅极氧化物的准确厚度、以及各种其他技术参数，例如半导体晶片的性质、所使用的栅极氧化物的成分等。
曲线C1示出了缓冲器BUF1的响应接近于曲线C10所示的理想情况。实际上，借助升压V3、V4的晶体管T11、T21的栅极的偏置减小了它们的响应时间并且因此增加它们的通带，如曲线C11所示，由于它们的栅极氧化物的厚度，因此所述通带本质上是小的。由于晶体管T11、T21用作跟随器(follower)的事实，晶体管T11、T21同样地提供更宽的通带，而本质上具有宽通带的晶体管T12、T21由于它们的薄栅极氧化物而用作开关。此外，连接到接触焊盘IOP的晶体管T11、T21保证缓冲器BUF1的良好的耐压，它们的栅极氧化物的厚度确保良好的耐击穿性。
曲线C11示出了与传统缓冲器CBUF结构(图1)中使用的相同的晶体管T11、T21不能“跟随”信号DT1、DT2，使得当信号DT1、DT2达到1时，输出信号DOUT仅有不足以表示逻辑0的微弱衰减。
曲线C2示出了当晶体管T11、T21的栅极利用非升压电压V3、V4被偏置时，缓冲器BUF1本身不能“跟随”信号DT1、DT2。
因此，缓冲器电路BUF1在所关注的耐压(得益于厚栅极氧化物晶体管T11、T21)和通带(得益于薄氧化物晶体管T12、T22以及借助电压V3、V4将晶体管T11、T21的栅极偏置)方面都提供高性能。因此可以制造一种具有集成电路的高性能缓冲器电路，该集成电路仅含有这两种类型的晶体管，而无需提供第三种类型的晶体管。特别地，晶体管T12、T22可以是用于制造电路CT1的类型的晶体管，例如逻辑晶体管。晶体管T11、T21可以是用于制造存储器NVM的类型的晶体管。
在某些功能条件下，特别是在存在寄生电容的情况下，可能发生传统缓冲器电路的输出信号DOUT在切换后显示一个或多个过冲(overshoot)，当信号DT1、DT2从0到1或者从1到0时，这种现象通常被本领域人员称为“过冲”或“下冲”。当使用根据本发明的缓冲器电路时这些过冲也可能发生。在这种情况下，可能会要求减小缓冲器电路的通带以减少或甚至消除这些现象。
图4所示的集成电路IC2允许用户调整缓冲器电路的通带，特别地，允许用户控制可能的过冲或下冲。集成电路IC2不同于集成电路IC1就在于它包含具有可调电平的电荷泵PMP1’、PMP2’，其提供值为设定点信号L1、L2的函数的偏压V3、V4。设定点信号L1、L2由电路CT1提供并被储存在设定点寄存器CREG中。信号L1、L2的值可以由用户通过寄存器CREG的写命令来选择，这些写命令由电路CT1执行。用户因此可以“在位”测试信号L1、L2的不同值，然后选择那些最适合于所考虑的工作频率以及作为应用参数的函数的值，所述应用参数包括连接到焊盘IOP的总线的电气特征。
根据本发明的缓冲器电路可以有多种应用，特别是用于制造能够耐受高总线电压的快速总线接口(例如超过80Kb/秒)。
图5示意性地示出了根据本发明的集成电路IC3，其包括控制电路CT1以及被标记为P1的USB端口。端口P1包含电源焊盘PSP、接地接触GND、接触D+、接触D-、缓冲器电路BUF01和BUF02、缓冲器电路CBUF01和CBUF02以及用于接收数据的电路IBUF。在这里，电源焊盘PSP接收5V的电压，该电压可被用作该集成电路的外部电源电压Vext，内部电源电压Vcc的供应由此由电压调节器(未示出)保证。缓冲器电路BUF01和BUF02具有和前面所述的缓冲器电路BUF1相同的结构(也就是它们包含四个晶体管)，并且由电荷泵PMP1、PMP2(或者PMP1’、PMP2’)提供的电压V3、V4来偏置。缓冲器电路CBUF01和CBUF02是传统类型并且例如具有与图1所示的缓冲器CBUF相同的结构。缓冲器BUF01和CBUF01具有连接到接触D+的输出端。缓冲器BUF02和CBUF02具有连接到接触D-的输出端。电路BUF01接收数据信号DT1a，电路CBUF01接收数据信号DT1b，电路BUF02接收数据信号DT2a，并且电路CBUF02接收数据信号DT2b。信号DT1a、DT1b、DT2a、DT2b由控制电路CT1提供。电路IBUF包含连接到接触D+、D-的差分输入端，并被配置用于读取施加到接触D+、D-的输入数据DTIN并将它们提供给电路CT1。
电路CT1被通过下述两个步骤配置用于建立USB通信：
-“全速”通信步骤，其中电路CT1以上面所述的方式(参考表2或3)将缓冲器电路BUF01、BUF02置于非导通状态，并且激活缓冲器CBUF01、CBUF02。在这种情况下，当电路CT1发送数据时，它提供信号DT1b、DT2b给缓冲器CBUF01、CBUF02，并且使用电路IBUF接收数据DTIN。在该第一步骤期间，电路CT1与远端设备(未示出)通信并协商切换进入“高速”模式。
-与远端设备“高速”通信步骤，其中电路CT1以上面所述的方式(参考表1)将缓冲器电路CBUF01、CBUF02置于非导通状态，并且激活缓冲器BUF01、BUF02。在这种情况下，电路CT1提供信号DT1a、DT2a给缓冲器BUF01、BUF02以发送数据，并且使用电路IBUF来接收数据。
图6示出了根据本发明的集成电路IC4的另一个示例。集成电路IC4包含接触焊盘IOP1、IOP2、......IOPN，每个接触焊盘都连接到输入/输出电路IOBi(IOB1、IOB2、......IOBN)的输出。每个电路IOBi包含上面描述过的类型的缓冲器电路BUF1(未示出)以及差分数据接收电路(例如图5的IBUF)或非差分(“单端”)类型的数据接收电路。每个电路IOBi接收由电荷泵PMP1、PMP2(或PMP1’、PMP2’)提供的偏压V3、V4，并且被链接到控制电路CT1以接收数据来发送或提供通过与其连接的接触接收(或者通过与其以不同模式连接的接触接收)的数据。
包括一个或多个根据本发明的缓冲器电路的集成电路可以是配备有USB端口的SIM(“用户识别模块”)卡的集成电路。在这种情况下，电路CT1是配备有密码计算装置(硬件或软件)的安全处理器，以引导集成电路的认证程序。
图7示出了芯片卡、SIM卡、电子标签、电子身份证、移动电话等类型的便携式设备HDD(“手持设备”)。该设备HDD包括集成电路IC1-4(IC1、IC2、IC3或IC4)。集成电路IC1-4包括之前结合图5描述的类型的USB端口P1。该设备HDD包括电连接器USBC，该USBC包括链接到集成电路的端口P1的接触焊盘的接触。
Claims (13)
1.一种半导体晶片上的集成电路，包括连接到接触焊盘(IOP，D+)的第一数据缓冲器电路(BUF1，BUF01)，其特征在于，所述缓冲器电路包括：
串联的第一晶体管(T11)和第二晶体管(T21)，每个晶体管具有连接到接触焊盘的导电端；
与第一晶体管(T11)串联的第三晶体管(T12)；以及
与第二晶体管(T21)串联的第四晶体管(T22)；
并且所述缓冲器电路还包括装置(PMP1，PMP2)，用于施加：
在第三晶体管(T12)的导电端(S)上的第一偏压(V1，Vcc)；
在第四晶体管(T22)的导电端(S)上的第二偏压(V2，GND)；
在第一晶体管(T11)的控制端(G)上的比第二偏压(V2，GND)小的第三偏压(V3)；
在第二晶体管(T21)的控制端(G)上的比第一偏压(V1，Vcc)大的第四偏压(V4)；
在第三晶体管(T12)的控制端(G)和第四晶体管(T22)的控制端(G)上的数据信号(DT1，DT2)，
集成电路还包括：
用于提供第三偏压(V3)的升压装置(PMP1，PMP1’)，
用于将确定由升压装置所提供的偏压(V3，V4)的幅值的设定点信号(L1，L2)施加到升压装置(PMP1’，PMP2’)的装置(CREG)；以及
用于存储设定点信号(L1，L2)的装置(CREG)。
2.根据权利要求1所述的集成电路，其中所述第一偏压(V1，Vcc)是集成电路的内部电源电压。
3.根据权利要求1和2中的一项所述的集成电路，其中所述第二偏压(V2，GND)是集成电路的地电势。
4.根据权利要求1和2中的一项所述的集成电路，其中所述第一和第二晶体管(T11，T21)是具有高耐压的MOS晶体管，并且所述第三和第四晶体管(T12，T22)是具有宽通带的MOS晶体管。
5.根据权利要求1和2中的一项所述的集成电路，其中所述第三和第四晶体管(T12，T22)是具有第一栅极氧化物厚度的MOS晶体管，所述第一和第二晶体管(T11，T21)是具有比第一栅极氧化物厚度更厚的第二栅极氧化物厚度的MOS晶体管。
6.根据权利要求1和2中的一项所述的集成电路，包括：
包含具有第一栅极氧化物厚度的多个MOS晶体管的至少一个控制电路(CT1)，以及
包含具有比第一栅极氧化物厚度更厚的第二栅极氧化物厚度的多个MOS晶体管的非易失性存储器(NVM)；
并且其中：
缓冲器电路的第一和第二晶体管(T11，T21)是具有第二栅极氧化物厚度的MOS晶体管，并且
缓冲器电路的第三和第四晶体管(T12，T22)是具有第一栅极氧化物厚度的MOS晶体管。
7.根据权利要求1和2中的一项所述的集成电路，包括用于提供第四偏压(V4)的升压装置(PMP2，PMP2’)。
8.根据权利要求1和2中的一项所述的集成电路，包含用于从施加到集成电路的外部电压(Vext)提供第四偏压(V4)的非升压装置。
9.根据权利要求1和2中的一项所述的集成电路，包括USB端口(P1)、用于发送数据的接触焊盘(D+，D-)以及具有四个晶体管的第二缓冲器电路(BUF02)，第一缓冲器电路(BUF01)连接到第一USB接触焊盘(D+)，并且第二缓冲器电路(BUF02)连接到第二USB接触焊盘(D-)。
10.根据权利要求9所述的集成电路，包括：
第三(CBUF01)和第四(CBUF02)缓冲器电路，每个缓冲器电路包含第一和第二晶体管并且每个缓冲器电路分别连接到第一USB接触焊盘(D+)和第二USB接触焊盘(D-)，以及
控制电路(CT1)，其被配置用于：
停用第一和第二缓冲器电路(BUF01，BUF02)，激活第三和第四缓冲器电路(CBUF01，CBUF02)并且通过第三和第四缓冲器电路的中间启动通信，然后
停用第三和第四缓冲器电路(CBUF01，CBUF02)，激活第一和第二缓冲器电路(BUF01，BUF02)并且通过第一和第二缓冲器电路的中间继续所述通信。
11.根据权利要求1和2中的一项所述的集成电路，包括用于提供包含两个相同信号(DT1，DT2)的数据信号给缓冲器电路的装置(CT)。
12.根据权利要求1和2中的一项所述的集成电路，包括安全处理器(CT1)。
13.一种包括根据权利要求1和2中的一项所述的集成电路的便携式设备。
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|---|---|---|---|---|
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| US9240400B2 (en) * | 2013-10-01 | 2016-01-19 | Texas Instruments Incorporated | Scheme to reduce stress of input/ output (IO) driver |
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| CN109104158A (zh) * | 2018-10-26 | 2018-12-28 | 上海海栎创微电子有限公司 | 一种基于串联限压mos管降低底噪的ab类放大器 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6388499B1 (en) * | 2001-01-19 | 2002-05-14 | Integrated Device Technology, Inc. | Level-shifting signal buffers that support higher voltage power supplies using lower voltage MOS technology |
| US7463073B2 (en) * | 2005-11-21 | 2008-12-09 | Samsung Electronics Co., Ltd. | Output driver |
| CN101420224A (zh) * | 2007-10-24 | 2009-04-29 | 王朝钦 | 输出缓冲电路及其低功率偏压电路,以及输入缓冲电路 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6018257A (en) * | 1998-03-23 | 2000-01-25 | Lsi Logic Corporation | Output drive circuit tolerant of higher voltage signals |
| US6512401B2 (en) * | 1999-09-10 | 2003-01-28 | Intel Corporation | Output buffer for high and low voltage bus |
| US6859074B2 (en) * | 2001-01-09 | 2005-02-22 | Broadcom Corporation | I/O circuit using low voltage transistors which can tolerate high voltages even when power supplies are powered off |
| US6861739B1 (en) * | 2001-05-15 | 2005-03-01 | Lsi Logic Corporation | Minimum metal consumption power distribution network on a bonded die |
| JP4054727B2 (ja) * | 2003-07-14 | 2008-03-05 | 株式会社リコー | 出力バッファ回路及び出力バッファ回路を使用したインタフェース回路 |
| JP4114751B2 (ja) * | 2004-03-31 | 2008-07-09 | シャープ株式会社 | 半導体装置 |
| US7328849B2 (en) * | 2004-04-21 | 2008-02-12 | Stmicroelectronics, Inc. | Smart card providing data mapping for multiple applications and related methods |
| KR100670672B1 (ko) * | 2004-11-02 | 2007-01-17 | 주식회사 하이닉스반도체 | 반도체메모리소자 |
| US7193441B2 (en) * | 2004-11-18 | 2007-03-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Single gate oxide I/O buffer with improved under-drive feature |
| JP2006303753A (ja) * | 2005-04-19 | 2006-11-02 | Renesas Technology Corp | 半導体集積回路装置 |
| US7268588B2 (en) * | 2005-06-29 | 2007-09-11 | Freescale Semiconductor, Inc. | Cascadable level shifter cell |
| US20070085576A1 (en) * | 2005-10-14 | 2007-04-19 | Hector Sanchez | Output driver circuit with multiple gate devices |
| US7639059B1 (en) * | 2007-09-12 | 2009-12-29 | National Semiconductor Corporation | Fast settling reference voltage buffer with wide reference range |
| US8166222B2 (en) * | 2008-03-31 | 2012-04-24 | Silicon Laboratories Inc. | USB transceiver circuitry including 5 volt tolerance protection |
| TWI374611B (en) * | 2009-04-03 | 2012-10-11 | Univ Nat Sun Yat Sen | I/o buffer with twice supply voltage tolerance using normal supply voltage devices |
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6388499B1 (en) * | 2001-01-19 | 2002-05-14 | Integrated Device Technology, Inc. | Level-shifting signal buffers that support higher voltage power supplies using lower voltage MOS technology |
| US7463073B2 (en) * | 2005-11-21 | 2008-12-09 | Samsung Electronics Co., Ltd. | Output driver |
| CN101420224A (zh) * | 2007-10-24 | 2009-04-29 | 王朝钦 | 输出缓冲电路及其低功率偏压电路,以及输入缓冲电路 |
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