JP4944793B2 - 試験装置、及びピンエレクトロニクスカード - Google Patents

Description

本発明は、試験装置及びピンエレクトロニクスカードに関する。特に本発明は、半導体回路等の被試験デバイスを試験する試験装置、及び試験装置に用いられるピンエレクトロニクスカードに関する。本出願は、下記の日本特許出願に関連する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
出願番号 特願２００５−３６１９１９ 出願日 ２００５年１２月１５日

半導体回路等の被試験デバイスを試験する試験装置として、被試験デバイスと信号の授受を行うピンエレクトロニクスカードを備える装置が知られている。ピンエレクトロニクスカードは、試験装置の本体部と、被試験デバイスとの間に設けられ、試験装置から与えられる試験信号を被試験デバイスに入力し、被試験デバイスの出力信号を受け取る。

図４は、従来のピンエレクトロニクスカード３００の構成の一例を示す図である。ピンエレクトロニクスカード３００は、ドライバ３０２、コンパレータ３０４、ＦＥＴスイッチ３１２、伝送経路３１４、及び参照電圧入力部３１６を備える。

ドライバ３０２は、試験装置の本体部から試験信号を受け取り、被試験デバイスＤＵＴに入力する。ドライバ３０２と被試験デバイスＤＵＴとは、ＦＥＴスイッチ３１２及び伝送経路３１４を介して接続される。ドライバ３０２は、レベル切替スイッチ３０６、イネーブルスイッチ３０８、及び出力抵抗３１０を有する。

コンパレータ３０４は、被試験デバイスＤＵＴの出力信号を受け取り、当該出力信号の信号レベルと、与えられる参照電圧とを比較する。コンパレータ３０４と被試験デバイスＤＵＴとは、ＦＥＴスイッチ３１２及び伝送経路３１４を介して接続される。また、参照電圧入力部３１６は、予め定められた参照電圧を生成し、コンパレータ３０４に入力する。

ＦＥＴスイッチ３１２は、与えられるゲート電圧に応じてオン状態又はオフ状態となるスイッチであり、ドライバ３０２及びコンパレータ３０４を、被試験デバイスＤＵＴと接続するか否かを切り替える。このような構成により、試験装置の本体部と被試験デバイスＤＵＴとの間で信号の受け渡しを行う。現在、関連する特許文献等は認識していないので、その記載を省略する。

オン状態時においてＦＥＴスイッチ３１２は、ドライバ３０２と被試験デバイスＤＵＴとの間に直列に設けられた抵抗と、当該抵抗の両端及び接地電位との間に設けられた容量成分とによる等価回路で表される。当該等価回路におけるＲＣ積は一定であり、低抵抗と低容量を同時に実現することはできない。

ここで、ＦＥＴスイッチ３１２のオン抵抗を小さくした場合、ＦＥＴスイッチ３１２のオン時の容量は大きくなる。この場合、ＦＥＴスイッチ３１２は、高周波数の信号を通過することができない。このため、高周波数の信号を用いた試験を行うことが困難となる。

このため、高周波数の信号を用いた試験を行うべく、ＦＥＴスイッチ３１２のオン抵抗を大きくすることが考えられる。しかし、コンパレータ３０４は、ＦＥＴスイッチ３１２を介して被試験デバイスＤＵＴと接続される。このため、コンパレータ３０４における電圧比較は、ドライバイネーブル時にＦＥＴスイッチ３１２のオン抵抗の影響を受ける。

例えば、コンパレータ３０４に入力される出力信号の信号レベルは、出力抵抗３１０及びＦＥＴスイッチ３１２のオン抵抗により分圧される。ＦＥＴスイッチ３１２のオン抵抗を大きくした場合、当該オン抵抗のばらつきも大きくなり、コンパレータ３０４における電圧比較精度が劣化する。

また、ＦＥＴスイッチ３１２のオン抵抗は、温度、ソース・ゲート電圧、バックゲート電圧等により変化する。当該変化は、ＦＥＴスイッチ３１２のオン抵抗が大きい場合により大きく変化する。このため、コンパレータ３０４における電圧比較精度はより劣化してしまう。

このため本発明の一つの側面においては、上述した課題を解決することのできる試験装置及びピンエレクトロニクスカードを提供することを目的とする。この目的は、請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

上記課題を解決するために、本発明の第１の形態においては、被試験デバイスを試験する試験装置であって、被試験デバイスに試験信号を出力するドライバと、ドライバと被試験デバイスとを接続するか否かを切り替える第１ＦＥＴスイッチと、第１ＦＥＴスイッチを介して被試験デバイスの出力信号を受け取り、出力信号の電圧と、予め定められた参照電圧とを比較するコンパレータと、参照電圧をコンパレータに入力する参照電圧入力部と、参照電圧入力部とコンパレータとの間に設けられた第２ＦＥＴスイッチと、一端がコンパレータ及び第２ＦＥＴスイッチの接続点に接続され、他端が所定の電位に接続されるダミー抵抗とを備え、ドライバの出力抵抗及び第１ＦＥＴスイッチのオン抵抗の抵抗比が、ダミー抵抗及び第２ＦＥＴスイッチのオン抵抗の抵抗比と略等しい試験装置を提供する。

ドライバ、第１ＦＥＴスイッチ、コンパレータ、第２ＦＥＴスイッチ、及びダミー抵抗は、同一の基板に設けられる。第２ＦＥＴスイッチのオン抵抗は、第１ＦＥＴスイッチのオン抵抗より大きく、ダミー抵抗は、ドライバの出力抵抗より大きくてよい。

ドライバは、ドライバの出力端を、予め定められた終端電圧に接続するか、又はハイインピーダンスで終端するかを切り替える第１イネーブルスイッチを有し、試験装置は、ダミー抵抗を、終端電圧に接続するか、又はハイインピーダンスで終端するかを切り替える第２イネーブルスイッチを更に備えてよい。

第２イネーブルスイッチは、第１イネーブルスイッチがドライバの出力端を終端電圧に接続した場合に、ダミー抵抗を終端電圧に接続し、第１イネーブルスイッチがドライバの出力端をハイインピーダンスで終端した場合に、ダミー抵抗をハイインピーダンスで終端してよい。

本発明の第２の形態においては、被試験デバイスを試験する試験装置において、被試験デバイスと信号の授受を行うピンエレクトロニクスカードであって、被試験デバイスに試験信号を出力するドライバと、ドライバと被試験デバイスとを接続するか否かを切り替える第１ＦＥＴスイッチと、第１ＦＥＴスイッチを介して被試験デバイスの出力信号を受け取り、出力信号の電圧と、予め定められた参照電圧とを比較するコンパレータと、参照電圧をコンパレータに入力する参照電圧入力部と、参照電圧入力部とコンパレータとの間に設けられた第２ＦＥＴスイッチと、コンパレータからみて、第２ＦＥＴスイッチと並列に設けられたダミー抵抗とを備え、ドライバの出力抵抗及び第１ＦＥＴスイッチのオン抵抗の抵抗比が、ダミー抵抗及び第２ＦＥＴスイッチのオン抵抗の抵抗比と略等しいピンエレクトロニクスカードを提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本発明の実施形態に係る試験装置１００の構成の一例を示す図である。 ピンエレクトロニクスカード２０の構成の一例を示す図である。 第１ＦＥＴスイッチ３８のオン状態時における等価回路の一例を示す図である。 従来のピンエレクトロニクスカード３００の構成の一例を示す図である。

符号の説明

１０・・・パターン発生部、１２・・・判定部、２０・・・ピンエレクトロニクスカード、２２・・・基板、２４・・・ドライバ、２６・・・レベル切替スイッチ、２８・・・第１イネーブルスイッチ、３０・・・出力抵抗、３２・・・コンパレータ、３４・・・第２イネーブルスイッチ、３６・・・ダミー抵抗、３８・・・第１ＦＥＴスイッチ、４０・・・第２ＦＥＴスイッチ、４２・・・参照電圧入力部、４４・・・抵抗、４６、４８・・・容量成分、５０・・・伝送経路、１００・・・試験装置、２００・・・被試験デバイス、３００・・・従来のピンエレクトロニクスカード、３０２・・・ドライバ、３０４・・・コンパレータ、３０６・・・レベル切替スイッチ、３０８・・・イネーブルスイッチ、３１０・・・出力抵抗、３１２・・・ＦＥＴスイッチ、３１４・・・伝送経路、３１６・・・参照電圧入力部

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本発明の実施形態に係る試験装置１００の構成の一例を示す図である。試験装置１００は、半導体回路等の被試験デバイス２００を試験する装置であって、パターン発生部１０、ピンエレクトロニクスカード２０、及び判定部１２を備える。

パターン発生部１０は、被試験デバイス２００を試験する試験パターンを生成し、ピンエレクトロニクスカード２０に入力する。また、パターン発生部１０は、被試験デバイス２００が出力すべき期待値信号を生成し、判定部１２に入力する。

ピンエレクトロニクスカード２０は、パターン発生部１０と被試験デバイス２００との間に設けられる。ピンエレクトロニクスカード２０は、パターン発生部１０から与えられる試験パターンに応じた試験信号を被試験デバイス２００に入力し、被試験デバイス２００の出力信号を受け取る。

判定部１２は、ピンエレクトロニクスカード２０を介して被試験デバイス２００の出力信号を受け取り、当該出力信号と、期待値信号とを比較することにより、被試験デバイス２００の良否を判定する。

図２は、ピンエレクトロニクスカード２０の構成の一例を示す図である。ピンエレクトロニクスカード２０は、基板２２、ドライバ２４、コンパレータ３２、第１ＦＥＴスイッチ３８、第２ＦＥＴスイッチ４０、第２イネーブルスイッチ３４、ダミー抵抗３６、伝送経路５０、及び参照電圧入力部４２を有する。基板２２は、少なくともドライバ２４、コンパレータ３２、第１ＦＥＴスイッチ３８、第２ＦＥＴスイッチ４０、ダミー抵抗３６、及び第２イネーブルスイッチ３４が設けられる。即ち、ドライバ２４、コンパレータ３２、第１ＦＥＴスイッチ３８、第２ＦＥＴスイッチ４０、ダミー抵抗３６、及び第２イネーブルスイッチ３４は、同一の基板２２に設けられる。

ドライバ２４は、パターン発生部１０から試験パターンを受け取り、当該試験パターンに応じた試験信号を被試験デバイス２００に出力する。本例においてドライバ２４は、レベル切替スイッチ２６、第１イネーブルスイッチ２８、及び出力抵抗３０を有する。

レベル切替スイッチ２６は、与えられる複数の電圧のいずれかを選択する。本例において、ドライバ２４には、ハイレベルの電圧ＶＨ、ローレベルの電圧ＶＬ、及び終端電圧ＶＴが与えられる。ドライバ２４から試験信号を出力する場合、レベル切替スイッチ２６は、ハイレベルの電圧ＶＨ又はローレベルの電圧ＶＬを選択する。例えば、レベル切替スイッチ２６を、試験パターンに応じてハイレベルの電圧ＶＨ又はローレベルの電圧ＶＬに接続することにより、試験パターンに応じた試験信号波形を生成することができる。

また、コンパレータ３２により出力信号を検出する場合、レベル切替スイッチ２６は、終端電圧ＶＴに接続される。また、第１イネーブルスイッチ２８を制御することにより、出力抵抗３０を終端電圧ＶＴ又はハイインピーダンスのいずれで終端するかを切り替えることができる。

第１ＦＥＴスイッチ３８は、ドライバ２４と被試験デバイス２００との間に設けられ、ドライバ２４と被試験デバイス２００とを接続するか否かを切り替える。第１ＦＥＴスイッチ３８は、例えば電界効果トランジスタであって、ゲート端子に与えられる電圧により、オン状態又はオフ状態となる。試験装置１００は、第１ＦＥＴスイッチ３８のゲート電圧を制御する制御部を更に備えてよい。

コンパレータ３２は、２つの入力端子を有し、それぞれの入力端子に入力される信号の電圧レベルを比較する。本例において、第１の入力端子は、第１ＦＥＴスイッチ３８を介して被試験デバイス２００の出力信号を受け取る。また、第２の入力端子は、第２ＦＥＴスイッチ４０を介して参照電圧を受け取る。

つまり、コンパレータ３２は、当該出力信号の電圧と、予め定められた参照電圧とを比較する。例えばコンパレータ３２は、出力信号の電圧レベルが、参照電圧より大きい場合にＨ論理の信号を出力し、出力信号の電圧レベルが、参照電圧より小さい場合にＬ論理の信号を出力する。判定部１２は、コンパレータ３２が出力する信号のパターンと、パターン発生部１０から与えられる期待値パターンとを比較する。

参照電圧入力部４２は、予め定められた参照電圧を生成し、コンパレータ３２に入力する。参照電圧入力部４２は、例えば与えられるデジタル値に応じた電圧を出力するデジタルアナログコンバータであってよい。

第２ＦＥＴスイッチ４０は、コンパレータ３２と参照電圧入力部４２との間に設けられ、コンパレータ３２と参照電圧入力部４２とを接続するか否かを切り替える。第２ＦＥＴスイッチ４０は、例えば電界効果トランジスタであって、ゲート端子に与えられる電圧により、オン状態又はオフ状態となる。試験装置１００は、第１ＦＥＴスイッチ３８のゲート電圧を制御する制御部を更に備えてよい。また、当該制御部は、第１ＦＥＴスイッチ３８及び第２ＦＥＴスイッチ４０を、略同時にオン状態に制御し、略同時にオフ状態に制御してよい。

ダミー抵抗３６は、一端がコンパレータ３２及び第２ＦＥＴスイッチ４０の接続点に接続され、他端が所定の電位に接続される。ダミー抵抗３６の当該他端は、第２イネーブルスイッチ３４を介して終端電圧ＶＴに接続される。つまり、第２イネーブルスイッチ３４がオン状態の場合には、ダミー抵抗３６は終端電圧ＶＴで終端され、第２イネーブルスイッチ３４がオフ状態の場合には、ダミー抵抗３６はハイインピーダンスで終端される。

第２イネーブルスイッチ３４は、第１イネーブルスイッチ２８が出力抵抗３０を終端電圧ＶＴに接続した場合に、ダミー抵抗３６を終端電圧ＶＴに接続する。また、第２イネーブルスイッチ３４は、第１イネーブルスイッチ２８が出力抵抗３０をハイインピーダンスで終端した場合に、ダミー抵抗３６をハイインピーダンスで終端する。

出力抵抗３０及びダミー抵抗３６をハイインピーダンスで終端した場合、コンパレータ３２の入力インピーダンスは非常に大きいので、第１ＦＥＴスイッチ３８及び第２ＦＥＴスイッチ４０において、出力信号及び参照電圧に電圧降下は生じない。このため、温度等の変動要因により、第１ＦＥＴスイッチ３８及び第２ＦＥＴスイッチ４０のオン抵抗が変動した場合であっても、コンパレータ３２に入力される出力信号及び参照電圧の電圧レベルは変動しない。このため、コンパレータ３２における電圧比較精度は劣化しない。

これに対し、出力抵抗３０及びダミー抵抗３６を終端電圧ＶＴに接続した場合、コンパレータ３２に入力される出力信号及び参照電圧は、出力抵抗３０と第１ＦＥＴスイッチ３８との分圧比、及びダミー抵抗３６と第２ＦＥＴスイッチ４０との分圧比に応じて分圧される。本例においては、ドライバ２４の出力抵抗３０及び第１ＦＥＴスイッチ３８のオン抵抗の抵抗比が、ダミー抵抗３６及び第２ＦＥＴスイッチ４０のオン抵抗の抵抗比と略等しくなるように、出力抵抗３０、第１ＦＥＴスイッチ３８、ダミー抵抗３６、及び第２ＦＥＴスイッチ４０を基板２２に形成する。これにより、出力抵抗３０及び第１ＦＥＴスイッチ３８による分圧比は、ダミー抵抗３６及び第２ＦＥＴスイッチ４０による分圧比と略等しくなる。

また、出力抵抗３０、第１ＦＥＴスイッチ３８、ダミー抵抗３６、及び第２ＦＥＴスイッチ４０は同一の基板２２に設けられるので、温度等の変動要因による、出力抵抗３０及び第１ＦＥＴスイッチ３８による分圧比の変動と、ダミー抵抗３６及び第２ＦＥＴスイッチ４０による分圧比の変動は略等しい。従って、温度等の変動要因により、ＦＥＴスイッチ等のオン抵抗が変動した場合であっても、コンパレータ３２に入力される出力信号及び参照電圧の変動量は略等しい。このため、出力抵抗３０及びダミー抵抗３６を終端電圧ＶＴに接続した場合においても、コンパレータ３２における電圧比較精度の劣化を防ぐことができる。

以上説明したように、本例におけるピンエレクトロニクスカード２０によれば、第１ＦＥＴスイッチ３８のオン抵抗の抵抗値によらず、コンパレータ３２における電圧比較精度の劣化を防ぐことができる。このため、高周波数の信号を伝送すべく、第１ＦＥＴスイッチ３８のオン抵抗を大きくした場合であっても、精度のよい試験を行うことができる。

図３は、第１ＦＥＴスイッチ３８のオン状態時における等価回路の一例を示す図である。オン状態時における第１ＦＥＴスイッチ３８は、抵抗４４、容量成分４６、及び容量成分４８によりあらわされる。抵抗４４は、ドライバ２４と伝送経路５０との間に直列に設けられる。また、容量成分４６及び容量成分４８は、抵抗４４の両端と、接地電位との間に設けられる。

当該等価回路において、抵抗値及び容量値の積は、一定値となる。即ち、第１ＦＥＴスイッチ３８におけるオン抵抗と容量成分とは反比例の関係にある。出力抵抗３０及び第１ＦＥＴスイッチ３８には、ドライバ２４から被試験デバイス２００に入力される試験信号が伝送される。このため、伝送すべき試験信号の周波数に応じて、第１ＦＥＴスイッチ３８のオン抵抗値を定めることが好ましい。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

以上から明らかなように、本発明の実施形態によれば、高周波数の信号を用いた試験を行うべく、ＦＥＴスイッチのオン抵抗を大きくした場合であっても、当該オン抵抗の変動によるコンパレータの電圧比較精度の劣化を低減することができる。

Claims (6)

1. 被試験デバイスを試験する試験装置であって、
   前記被試験デバイスに試験信号を出力するドライバと、
   前記ドライバと前記被試験デバイスとを接続するか否かを切り替える第１ＦＥＴスイッチと、
   前記第１ＦＥＴスイッチを介して前記被試験デバイスの出力信号を受け取り、前記出力信号の電圧と、予め定められた参照電圧とを比較するコンパレータと、
   前記参照電圧を前記コンパレータに入力する参照電圧入力部と、
   前記参照電圧入力部と前記コンパレータとの間に設けられた第２ＦＥＴスイッチと、
   一端が前記コンパレータ及び前記第２ＦＥＴスイッチの接続点に接続され、他端が所定の電位に接続されるダミー抵抗と
   を備え、
   前記ドライバの出力抵抗及び前記第１ＦＥＴスイッチのオン抵抗の抵抗比が、前記ダミー抵抗及び前記第２ＦＥＴスイッチのオン抵抗の抵抗比と略等しい試験装置。
2. 前記ドライバ、前記第１ＦＥＴスイッチ、前記コンパレータ、前記第２ＦＥＴスイッチ、及び前記ダミー抵抗は、同一の基板に設けられる
   請求項１に記載の試験装置。
3. 前記第２ＦＥＴスイッチのオン抵抗は、前記第１ＦＥＴスイッチのオン抵抗より大きく、
   前記ダミー抵抗は、前記ドライバの出力抵抗より大きい
   請求項２に記載の試験装置。
4. 前記ドライバは、前記ドライバの出力端を、予め定められた終端電圧に接続するか、又はハイインピーダンスで終端するかを切り替える第１イネーブルスイッチを有し、
   前記試験装置は、前記ダミー抵抗を、前記終端電圧に接続するか、又はハイインピーダンスで終端するかを切り替える第２イネーブルスイッチを更に備える
   請求項３に記載の試験装置。
5. 前記第２イネーブルスイッチは、前記第１イネーブルスイッチが前記ドライバの出力端を前記終端電圧に接続した場合に、前記ダミー抵抗を前記終端電圧に接続し、第１イネーブルスイッチが前記ドライバの出力端をハイインピーダンスで終端した場合に、前記ダミー抵抗をハイインピーダンスで終端する
   請求項４に記載の試験装置。
6. 被試験デバイスを試験する試験装置において、前記被試験デバイスと信号の授受を行うピンエレクトロニクスカードであって、
   前記被試験デバイスに試験信号を出力するドライバと、
   前記ドライバと前記被試験デバイスとを接続するか否かを切り替える第１ＦＥＴスイッチと、
   前記第１ＦＥＴスイッチを介して前記被試験デバイスの出力信号を受け取り、前記出力信号の電圧と、予め定められた参照電圧とを比較するコンパレータと、
   前記参照電圧を前記コンパレータに入力する参照電圧入力部と、
   前記参照電圧入力部と前記コンパレータとの間に設けられた第２ＦＥＴスイッチと、
   前記コンパレータからみて、前記第２ＦＥＴスイッチと並列に設けられたダミー抵抗と
   を備え、
   前記ドライバの出力抵抗及び前記第１ＦＥＴスイッチのオン抵抗の抵抗比が、前記ダミー抵抗及び前記第２ＦＥＴスイッチのオン抵抗の抵抗比と略等しいピンエレクトロニクスカード。

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