TWI386665B - 測試裝置以及接腳電子卡 - Google Patents
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Description
本發明是關於測試裝置以及接腳電子卡(pin electronics card)。尤其，本發明是關於測試半導體電路等被測試元件(device)的測試裝置、以及用於測試裝置的接腳電子卡。本申請案與下述日本專利申請案相關連。關於藉由文獻的參照而允許併入的指定國，將參照下述申請案所記載的內容而併入本申請案中，以作為本申請案的一部分。
申請案號 特願2005－361919 申請日2005年12月15日
作為測試半導體電路等被測試元件的測試裝置，眾所周知有包括進行被測試元件與信號的授受的接腳電子卡的裝置。接腳電子卡設置於測試裝置的本體部與被測試元件之間，將自測試裝置所給予的測試信號輸入至被測試元件中，並接收被測試元件的輸出信號。
圖4是表示先前的接腳電子卡300的構成的一例的圖。接腳電子卡300包括驅動器(driver)302、比較器(comparator)304、FET開關(Field－Effect Transistor switch，場效電晶體開關)312、傳送路徑314、以及參考電壓(reference voltage)輸入部316。
驅動器302自測試裝置的本體部接收測試信號，輸入至被測試元件DUT(Device Under Testing)中。驅動器302與被測試元件DUT，經由FET開關312以及傳送路徑314而連接。驅動器302包括位準切換開關306、賦能開關(enable switch)308、以及輸出電阻310。
比較器304接收被測試元件DUT的輸出信號，並將該輸出信號的信號位準與所給予的參考電壓進行比較。比較器304與被測試元件DUT經由FET開關312以及傳送路徑314而連接。又，參考電壓輸入部316生成預先規定的參考電壓，輸入至比較器304中。
FET開關312是根據所給予的閘極電壓(gate voltage)而成為接通狀態或者斷開狀態的開關，並且切換是否使驅動器302以及比較器304與被測試元件DUT連接。藉由如此構成，而於測試裝置的本體部與被測試元件DUT之間進行信號的授受。目前，相關連的專利文獻等尚未被認識，因此省略其記載。
於接通狀態時，FET開關312以藉由電阻及電容成分組成的等價電路來表示，上述電阻串聯設置於驅動器302與被測試元件DUT之間，上述電容成分設置於該電阻的兩端以及接地電位之間。該等價電路中的RC積固定，且無法同時實現低電阻與低電容。
此處，當使FET開關312的接通電阻減小時，FET開關312的接通時的電容變大。此時，FET開關312無法通過高頻率的信號。因此，難以進行使用高頻率的信號的測試。
因此，為了進行使用高頻率的信號的測試，考慮到使FET開關312的接通電阻增大。然而，比較器304利用FET開關312而與被測試元件DUT連接。因此，比較器304中的電壓比較，於驅動器賦能時受到FET開關312的接通電阻的影響。
例如，輸入至比較器304中的輸出信號的信號位準，藉由輸出電阻310以及FET開關312的接通電阻而分壓。當使FET開關312的接通電阻增大時，該接通電阻的不均也變大，且比較器304中的電壓比較精度劣化。
又，FET開關312的接通電阻藉由溫度、源極．閘極電壓、後閘極(back gate)電壓等而變化。當FET開關312的接通電阻較大時，該變化更大。因此，比較器304中的電壓比較精度更加劣化。
因此，本發明的一個側面中，以提供一種可解決上述問題的測試裝置以及接腳電子卡為目的。該目的藉由申請專利範圍中的獨立項所記載的特徵的組合而達成。又，附屬項則規定本發明的更有利的具體例。
為了解決上述問題，本發明的第1形態提供一種測試裝置，其測試被測試元件，此測試裝置包括：驅動器，將測試信號輸出至被測試元件中；第1FET開關，切換是否連接驅動器與被測試元件；比較器，利用第1FET開關接收被測試元件的輸出信號，並將輸出信號的電壓與預先規定的參考電壓進行比較；參考電壓輸入部，將參考電壓輸入至比較器中；第2FET開關，設置於參考電壓輸入部與比較器之間；以及虛設(dummy)電阻，一端連接於比較器以及第2FET開關的連接點，另一端連接於規定的電位，且驅動器的輸出電阻以及第1FET開關的接通電阻的電阻比，與虛設電阻以及第2FET開關的接通電阻的電阻比大致相等。
驅動器、第1FET開關、比較器、第2FET開關、以及虛設電阻設置於同一基板上。第2FET開關的接通電阻可大於第1FET開關的接通電阻，且虛設電阻可大於驅動器的輸出電阻。
驅動器可包括第1賦能開關，切換使驅動器的輸出端連接於預先規定的終端電壓，或者使該驅動器的輸出端成為高阻抗終端，且測試裝置可更包括第2賦能開關，切換使虛設電阻連接於終端電壓，或者使該使虛設電阻成為高阻抗終端。
於第1賦能開關使驅動器的輸出端連接於終端電壓時，第2賦能開關可使虛設電阻連接於終端電壓，於第1賦能開關使驅動器的輸出端成為高阻抗終端時，第2賦能開關可使虛設電阻成為高阻抗終端。
本發明的第2形態提供一種接腳電子卡，於測試被測試元件的測試裝置中，進行被測試元件與信號的授受，且此接腳電子卡包括：驅動器，將測試信號輸出至被測試元件中；第1FET開關，切換是否連接驅動器與被測試元件；比較器，利用第1FET開關接收被測試元件的輸出信號，並將輸出信號的電壓與預先規定的參考電壓進行比較；參考電壓輸入部，將參考電壓輸入至比較器中；第2FET開關，設置於參考電壓輸入部與比較器之間；以及虛設電阻，自比較器觀察與第2FET開關並列地設置，且驅動器的輸出電阻以及第1FET開關的接通電阻的電阻比，與虛設電阻以及第2FET開關的接通電阻的電阻比大致相等。
另外，上述發明概要並未列出本發明的所有必要特徵，上述多個特徵群的次組合也可成為發明。
以下，通過發明的實施形態說明本發明，但以下實施形態並非限定申請專利範圍中的發明，而且實施形態中所說明的所有特徵的組合並非為發明的解決手段中所必須。
圖1是表示本發明的實施形態的測試裝置100的構成的一例的圖。測試裝置100是測試半導體電路等被測試元件200的裝置，且包括圖案產生部10、接腳電子卡20、以及判定部12。
圖案產生部10生成測試被測試元件200的測試圖案，並將該測試圖案輸入至接腳電子卡20中。又，圖案產生部10生成被測試元件200所應輸出的期望值信號，並將該期望值信號輸入至判定部12中。
接腳電子卡20設置於圖案產生部10與被測試元件200之間。接腳電子卡20將與自圖案產生部10所給予的測試圖案相對應的測試信號輸入至被測試元件200中，並接收被測試元件200的輸出信號。
判定部12利用接腳電子卡20接收被測試元件200的輸出信號，並將該輸出信號與期望值信號進行比較，藉此判定被測試元件200的良否。
圖2是表示接腳電子卡20的構成的例的圖。接腳電子卡20包括基板22、驅動器24、比較器32、第1FET開關38、第2FET開關40、第2賦能開關34、虛設電阻36、傳送路徑50、以及參考電壓輸入部42。基板22上至少設置有驅動器24、比較器32、第1FET開關38、第2FET開關40、虛設電阻36、以及第2賦能開關34。亦即，驅動器24、比較器32、第1FET開關38、第2FET開關40、虛設電阻36、以及第2賦能開關34設置於同一基板22上。
驅動器24自圖案產生部10接收測試圖案，並將與該測試圖案相對應的測試信號輸出至被測試元件200中。本例中，驅動器24包括位準切換開關26、第1賦能開關28、以及輸出電阻30。
位準切換開關26選擇所給予的複數個電壓的任一個。本例中，驅動器24中給予有高位準的電壓VH、低位準的電壓VL、以及終端電壓VT。當自驅動器24輸出測試信號時，位準切換開關26選擇高位準的電壓VH或者低位準的電壓VL。例如，根據測試圖案使位準切換開關26連接於高位準的電壓VH或者低位準的電壓VL，藉此可生成與測試圖案相對應的測試信號波形。
又，當藉由比較器32檢測輸出信號時，位準切換開關26連接於終端電壓VT。又，藉由控制第1賦能開關28，可切換使輸出電阻30以終端電壓VT終止或者成為高阻抗終端。
第1FET開關38設置於驅動器24與被測試元件200之間，切換驅動器24與被測試元件200是否連接。第1FET開關38例如為場效電晶體(Field effect transistor)，且藉由給予至閘極端子的電壓，成為接通狀態或者斷開狀態。測試裝置100可更包括控制第1FET開關38的閘極電壓的控制部。
比較器32包括2個輸入端子，並將輸入至各輸入端子的信號的電壓位準進行比較。本例中，第1輸入端子利用第1FET開關38接收被測試元件200的輸出信號。又，第2輸入端子利用第2FET開關40接收參考電壓。
即，比較器32將該輸出信號的電壓與預先規定的參考電壓進行比較。例如，當輸出信號的電壓位準大於參考電壓時，比較器32輸出H邏輯的信號，當輸出信號的電壓位準小於參考電壓時，比較器32輸出L邏輯(low logic)信號。判定部12將比較器32所輸出的信號的圖案、與自圖案產生部10所給予的期望值圖案進行比較。
參考電壓輸入部42生成預先規定的參考電壓，並將該參考電壓輸入至比較器32中。參考電壓輸入部42也可是數位類比(digital analog)變換器(converter)，例如輸出與所給予的數位值相對應的電壓。
第2FET開關40設置於比較器32與參考電壓輸入部42之間，切換比較器32與參考電壓輸入部42是否連接。第2FET開關40例如是場效電晶體，且藉由給予至閘極端子的電壓，而成為接通狀態或者斷開狀態。測試裝置100可更包括控制第1FET開關38的閘極電壓的控制部。又，該控制部可控制第1FET開關38以及第2FET開關40大致同時為接通狀態，且可控制第1FET開關38以及第2FET開關40大致同時為斷開狀態。
虛設電阻36一端連接於比較器32以及第2FET開關40的連接點，另一端連接於規定的電位。虛設電阻36的該另一端經由第2賦能開關34而連接於終端電壓VT。即，當第2賦能開關34為接通狀態時，虛設電阻36以終端電壓VT為終端，當第2賦能開關34為斷開狀態時，虛設電阻36成為高阻抗終端。
當第1賦能開關28使輸出電阻30連接於終端電壓VT時，第2賦能開關34使虛設電阻36連接於終端電壓VT。又，當第1賦能開關28使輸出電阻30成為高阻抗終端時，第2賦能開關34使虛設電阻36成為高阻抗終端。
當輸出電阻30以及虛設電阻36成為高阻抗終端時，比較器32的輸入阻抗非常大，因此第1FET開關38以及第2FET開關40中，輸出信號以及參考電壓不會產生電壓下降。因此，即使於藉由溫度等變動主要原因，而第1FET開關38以及第2FET開關40的接通電阻變動時，輸入至比較器32中的輸出信號以及參考電壓的電壓位準也不會變動。因此，比較器32中的電壓比較精度不會劣化。
對此，當使輸出電阻30以及虛設電阻36連接於終端電壓VT時，輸入至比較器32中的輸出信號以及參考電壓，根據輸出電阻30與第1FET開關38的分壓比、以及虛設電阻36與第2FET開關40的分壓比而分壓。本例中，於基板22上形成輸出電阻30、第1FET開關38、虛設電阻36、以及第2FET開關40，使得驅動器24的輸出電阻30以及第1FET開關38的接通電阻的電阻比大致等於虛設電阻36以及第2FET開關40的接通電阻的電阻比。藉此，輸出電阻30以及第1FET開關38的分壓比，大致等於虛設電阻36以及第2FET開關40的分壓比。
又，輸出電阻30、第1FET開關38、虛設電阻36、以及第2FET開關40設置於同一基板22上，因此藉由溫度等變動主要原因，輸出電阻30以及第1FET開關38的分壓比的變動，與虛設電阻36以及第2FET開關40的分壓比的變動大致相等。因此，即使於藉由溫度等變動主要原因，而FET開關等的接通電阻變動時，輸入至比較器32中的輸出信號以及參考電壓的變動量也大致相等。因此，即使於使輸出電阻30以及虛設電阻36連接於終端電壓VT時，也可防止比較器32中的電壓比較精度的劣化。
如以上所說明般，根據本例中的接腳電子卡20，與第1FET開關38的接通電阻的電阻值無關，可防止比較器32中的電壓比較精度的劣化。因此，即使於為了傳送高頻率的信號，而使第1FET開關38的接通電阻增大時，也可進行高精度的測試。
圖3是表示第1FET開關38為接通狀態時的等價電路的一例的圖。接通狀態時的第1FET開關38藉由電阻44、電容成分46、以及電容成分48而表示。電阻44串聯設置於驅動器24與傳送路徑50之間。又，電容成分46以及電容成分48設置於電阻44的兩端與接地電位之間。
該等價電路中，電阻值以及電容值的積為固定值。亦即，第1FET開關38中的接通電阻與電容成分存在反比例的關係。輸出電阻30以及第1FET開關38中，傳送有自驅動器24輸入至被測試元件200中的測試信號。因此，較好的是根據應傳送的測試信號的頻率，來規定第1FET開關38的接通電阻值。
以上，使用實施形態說明了本發明，但本發明的技術範圍並非限定於上述實施形態中所記載的範圍。本領域技術人員顯然瞭解，可於上述實施形態中附加多種變更或改良。而由申請專利範圍的記載顯然可瞭解，附加上述變更或改良的形態也可包含於本發明的技術範圍內。
根據以上顯然瞭解，根據本發明的實施形態，即使於為了進行使用高頻率的信號的測試，而使FET開關的接通電阻增大時，也可降低由該接通電阻的變動而引起的比較器的電壓比較精度的劣化。
10．．．圖案產生部
12．．．判定部
20．．．接腳電子卡
22．．．基板
24、302．．．驅動器
26．．．位準切換開關
28．．．第1賦能開關
30、310．．．輸出電阻
32、304．．．比較器
34．．．第2賦能開關
36．．．虛設電阻
38．．．第1FET開關
40．．．第2FET開關
42、316．．．參考電壓輸入部
44．．．電阻
46、48．．．電容成分
50、314．．．傳送路徑
100．．．測試裝置
200．．．被測試元件
300．．．先前的接腳電子卡
306．．．位準切換開關
308．．．賦能開關
312．．．FET開關
圖1是表示本發明的實施形態的測試裝置100的構成的一例的圖。
圖2是表示接腳電子卡20的構成的一例的圖。
圖3是表示第1FET開關38為接通狀態時的等價電路的一例的圖。
圖4是表示先前的接腳電子卡300的構成的一例的圖。
10．．．圖案產生部
12．．．判定部
20．．．接腳電子卡
22．．．基板
24．．．驅動器
26．．．位準切換開關
28．．．第1賦能開關
30．．．輸出電阻
32．．．比較器
34．．．第2賦能開關
36．．．虛設電阻
38．．．第1FET開關
40．．．第2FET開關
42．．．參考電壓輸入部
50．．．傳送路徑
200．．．被測試元件
Claims (6)
- 一種測試裝置，其測試被測試元件，該測試裝置包括：驅動器，將測試信號輸出至上述被測試元件中；第1FET開關，切換是否連接上述驅動器與上述被測試元件；比較器，利用上述第1FET開關接收上述被測試元件的輸出信號，並將上述輸出信號的電壓與預先規定的參考電壓進行比較；參考電壓輸入部，將上述參考電壓輸入至上述比較器中；第2FET開關，設置於上述參考電壓輸入部與上述比較器之間；以及虛設電阻，一端連接於上述比較器以及上述第2FET開關的連接點，另一端連接於規定的電位，且上述驅動器的輸出電阻以及上述第1FET開關的接通電阻的電阻比，與上述虛設電阻以及上述第2FET開關的接通電阻的電阻比大致相等。
- 如申請專利範圍第1項所述之測試裝置，其中，上述驅動器、上述第1FET開關、上述比較器、上述第2FET開關、以及上述虛設電阻設置於同一基板上。
- 如申請專利範圍第2項所述之測試裝置，其中，上述第2FET開關的接通電阻大於上述第1FET開關的接通電阻，且上述虛設電阻大於上述驅動器的輸出電阻。
- 如申請專利範圍第3項所述之測試裝置，其中：上述驅動器包括第1賦能開關，切換使上述驅動器的輸出端連接於預先規定的終端電壓，或者使上述驅動器的輸出端成為高阻抗終端，且上述測試裝置更包括第2賦能開關，切換使上述虛設電阻連接於上述終端電壓，或者使上述虛設電阻成為高阻抗終端。
- 如申請專利範圍第4項所述之測試裝置，其中：於上述第1賦能開關使上述驅動器的輸出端連接於上述終端電壓時，上述第2賦能開關使上述虛設電阻連接於上述終端電壓，於第1賦能開關使上述驅動器的輸出端成為高阻抗終端時，上述第2賦能開關使上述虛設電阻成為高阻抗終端。
- 一種接腳電子卡，於測試被測試元件的測試裝置中，進行上述被測試元件與信號的授受，且此接腳電子卡包括：驅動器，將測試信號輸出至上述被測試元件中；第1FET開關，切換是否連接上述驅動器與上述被測試元件；比較器，利用上述第1FET開關接收上述被測試元件的輸出信號，並將上述輸出信號的電壓與預先規定的參考電壓進行比較；參考電壓輸入部，將上述參考電壓輸入至上述比較器中；第2FET開關，設置於上述參考電壓輸入部與上述比較器之間；以及虛設電阻，自上述比較器觀察與上述第2FET開關並列地設置，且上述驅動器的輸出電阻以及上述第1FET開關的接通電阻的電阻比，與上述虛設電阻以及上述第2FET開關的接通電阻的電阻比大致相等。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005361919 | 2005-12-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW200732684A TW200732684A (en) | 2007-09-01 |
| TWI386665B true TWI386665B (zh) | 2013-02-21 |
Family
ID=38162951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW095146842A TWI386665B (zh) | 2005-12-15 | 2006-12-14 | 測試裝置以及接腳電子卡 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US7692441B2 (zh) |
| JP (1) | JP4944793B2 (zh) |
| KR (1) | KR100995813B1 (zh) |
| CN (1) | CN101331404B (zh) |
| DE (1) | DE112006003430T5 (zh) |
| TW (1) | TWI386665B (zh) |
| WO (1) | WO2007069646A1 (zh) |
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| CN101620559A (zh) * | 2008-07-01 | 2010-01-06 | 康准电子科技（昆山）有限公司 | 输入设备的检测装置及检测方法 |
| CN102760089A (zh) * | 2011-04-28 | 2012-10-31 | 鸿富锦精密工业（深圳）有限公司 | 主板诊断卡 |
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-
2006
- 2006-12-13 KR KR1020087017122A patent/KR100995813B1/ko not_active IP Right Cessation
- 2006-12-13 CN CN2006800467968A patent/CN101331404B/zh not_active Expired - Fee Related
- 2006-12-13 WO PCT/JP2006/324847 patent/WO2007069646A1/ja active Application Filing
- 2006-12-13 DE DE112006003430T patent/DE112006003430T5/de not_active Withdrawn
- 2006-12-13 JP JP2007550200A patent/JP4944793B2/ja not_active Expired - Fee Related
- 2006-12-14 TW TW095146842A patent/TWI386665B/zh not_active IP Right Cessation
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- 2008-06-10 US US12/136,049 patent/US7692441B2/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| CN101331404A (zh) | 2008-12-24 |
| US20090146677A1 (en) | 2009-06-11 |
| US7692441B2 (en) | 2010-04-06 |
| KR100995813B1 (ko) | 2010-11-23 |
| CN101331404B (zh) | 2011-05-11 |
| JP4944793B2 (ja) | 2012-06-06 |
| KR20080083320A (ko) | 2008-09-17 |
| TW200732684A (en) | 2007-09-01 |
| WO2007069646A1 (ja) | 2007-06-21 |
| JPWO2007069646A1 (ja) | 2009-05-21 |
| DE112006003430T5 (de) | 2008-10-02 |
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