JP2003156528A - 半導体試験装置 - Google Patents
半導体試験装置Info
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- JP2003156528A JP2003156528A JP2001354219A JP2001354219A JP2003156528A JP 2003156528 A JP2003156528 A JP 2003156528A JP 2001354219 A JP2001354219 A JP 2001354219A JP 2001354219 A JP2001354219 A JP 2001354219A JP 2003156528 A JP2003156528 A JP 2003156528A
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Abstract
(57)【要約】
【課題】ＤＵＴの出力ピンの電流駆動能力が小さい場合
においても良好な波形品質で終端可能で、ＤＵＴのタイ
ミング測定が精度良く測定可能な終端装置をピンエレク
トロニクスに備える半導体試験装置を提供する。 【解決手段】被試験デバイスのＩＣピンから出力される
ＤＵＴ出力信号を所定の終端抵抗で終端する終端機能を
備える半導体試験装置において、ＤＵＴの出力端の電流
駆動能力に対応して終端抵抗に流れる負荷電流を所定に
低減する負荷電流低減手段を備える、半導体試験装置。
においても良好な波形品質で終端可能で、ＤＵＴのタイ
ミング測定が精度良く測定可能な終端装置をピンエレク
トロニクスに備える半導体試験装置を提供する。 【解決手段】被試験デバイスのＩＣピンから出力される
ＤＵＴ出力信号を所定の終端抵抗で終端する終端機能を
備える半導体試験装置において、ＤＵＴの出力端の電流
駆動能力に対応して終端抵抗に流れる負荷電流を所定に
低減する負荷電流低減手段を備える、半導体試験装置。
Description
【０００１】
【発明の属する技術分野】この発明は、被試験デバイス
（ＤＵＴ）の出力ピンの電流駆動能力が小さい場合にお
いて、ＤＵＴのタイミング測定が精度良く測定可能な終
端装置をピンエレクトロニクスに備える半導体試験装置
に関する。特に、同軸線路の終端に備える所定終端抵抗
の他端側から印加する終端電圧をＤＵＴの出力レベルに
対応して動的に変更可能な終端装置を備える半導体試験
装置に関する。また、出力ピンの電流駆動能力が小さい
ＤＵＴに適合して試験実施可能な終端装置をピンエレク
トロニクスに備える半導体試験装置に関する。
（ＤＵＴ）の出力ピンの電流駆動能力が小さい場合にお
いて、ＤＵＴのタイミング測定が精度良く測定可能な終
端装置をピンエレクトロニクスに備える半導体試験装置
に関する。特に、同軸線路の終端に備える所定終端抵抗
の他端側から印加する終端電圧をＤＵＴの出力レベルに
対応して動的に変更可能な終端装置を備える半導体試験
装置に関する。また、出力ピンの電流駆動能力が小さい
ＤＵＴに適合して試験実施可能な終端装置をピンエレク
トロニクスに備える半導体試験装置に関する。
【０００２】
【従来の技術】図１は半導体試験装置の概念構成図であ
る。この要部構成要素はタイミング発生器ＴＧと、パタ
ーン発生器ＰＧと、波形整形器ＦＣと、ピンエレクトロ
ニクスＰＥと、論理比較器ＤＣとを備える。ここで、半
導体試験装置は公知であり技術的に良く知られている
為、本願に係る要部を除き、その他の信号や構成要素、
及びその詳細説明については省略する。
る。この要部構成要素はタイミング発生器ＴＧと、パタ
ーン発生器ＰＧと、波形整形器ＦＣと、ピンエレクトロ
ニクスＰＥと、論理比較器ＤＣとを備える。ここで、半
導体試験装置は公知であり技術的に良く知られている
為、本願に係る要部を除き、その他の信号や構成要素、
及びその詳細説明については省略する。
【０００３】本願に係るピンエレクトロニクスＰＥに
は、ドライバＤＲと、第１終端電源ＶＴ１と、第１伝送
線路ＣＢ１と、第２伝送線路ＣＢ２と、第２終端抵抗Ｒ
Ｔ２と、第２終端電源ＶＴ２と、コンパレータＣＰと、
その他を備える。ここで、第１伝送線路ＣＢ１と第２伝
送線路ＣＢ２は特性インピーダンスが５０Ωの同軸ケー
ブル等の伝送線路と仮定する。
は、ドライバＤＲと、第１終端電源ＶＴ１と、第１伝送
線路ＣＢ１と、第２伝送線路ＣＢ２と、第２終端抵抗Ｒ
Ｔ２と、第２終端電源ＶＴ２と、コンパレータＣＰと、
その他を備える。ここで、第１伝送線路ＣＢ１と第２伝
送線路ＣＢ２は特性インピーダンスが５０Ωの同軸ケー
ブル等の伝送線路と仮定する。
【０００４】ドライバＤＲはトライステート型の出力イ
ンピーダンスが５０Ωのドライバであって、ドライバ出
力機能、オープン機能及び終端機能を備えている。ドラ
イバ出力機能として動作するときには、ＦＣから所定タ
イミングに規定されたドライバパターン信号ＤＲＰと、
ドライバイネーブル信号ＤＲＥとの両論理信号を受け
て、出力振幅を規定するハイレベル電源ＶＩＨとローレ
ベル電源ＶＩＬとに基づく振幅に変換したドライバ波形
信号Ｖｄｒを、第１伝送線路ＣＢ１を介してＤＵＴのＩ
Ｃピンへ供給し、更にＤＵＴ端の信号は第２伝送線路Ｃ
Ｂ２を介してコンパレータＣＰ側の５０Ωの第２終端抵
抗ＲＴ２に伝送されて５０Ωで終端される。これによ
り、第１伝送線路ＣＢ１及び第２伝送線路ＣＢ２が所定
に終端される結果所定の波形品質を維持している。尚、
終端抵抗を外してハイインピーダンスモードでのデバイ
ス測定を行う場合には、線路開放端とＤＵＴ出力端とで
反射を繰り返すので波形歪みを生じたり、セットリング
時間が遅くなったりする結果、コンパレータ側で受けた
ときに、適正なるタイミングでの測定が困難となる。
ンピーダンスが５０Ωのドライバであって、ドライバ出
力機能、オープン機能及び終端機能を備えている。ドラ
イバ出力機能として動作するときには、ＦＣから所定タ
イミングに規定されたドライバパターン信号ＤＲＰと、
ドライバイネーブル信号ＤＲＥとの両論理信号を受け
て、出力振幅を規定するハイレベル電源ＶＩＨとローレ
ベル電源ＶＩＬとに基づく振幅に変換したドライバ波形
信号Ｖｄｒを、第１伝送線路ＣＢ１を介してＤＵＴのＩ
Ｃピンへ供給し、更にＤＵＴ端の信号は第２伝送線路Ｃ
Ｂ２を介してコンパレータＣＰ側の５０Ωの第２終端抵
抗ＲＴ２に伝送されて５０Ωで終端される。これによ
り、第１伝送線路ＣＢ１及び第２伝送線路ＣＢ２が所定
に終端される結果所定の波形品質を維持している。尚、
終端抵抗を外してハイインピーダンスモードでのデバイ
ス測定を行う場合には、線路開放端とＤＵＴ出力端とで
反射を繰り返すので波形歪みを生じたり、セットリング
時間が遅くなったりする結果、コンパレータ側で受けた
ときに、適正なるタイミングでの測定が困難となる。
【０００５】次に、ドライバＤＲが終端機能として動作
するドライバ側終端モードのときには、ドライバ波形信
号Ｖｄｒの発生がドライバイネーブル信号ＤＲＥに基づ
いてオープン状態に制御される。そして、ＤＵＴのＩＣ
ピンから発生するＤＵＴ出力信号Ｖｄｕｔを第１伝送線
路ＣＢ１を介して受けて約５０Ωの等価内部インピーダ
ンスの第１終端抵抗ＲＴ１を介して第１終端電源ＶＴ１
へ接続する。この結果、当該線路の終端機能を実現す
る。これにより、第１伝送線路ＣＢ１への無用な反射を
解消している。
するドライバ側終端モードのときには、ドライバ波形信
号Ｖｄｒの発生がドライバイネーブル信号ＤＲＥに基づ
いてオープン状態に制御される。そして、ＤＵＴのＩＣ
ピンから発生するＤＵＴ出力信号Ｖｄｕｔを第１伝送線
路ＣＢ１を介して受けて約５０Ωの等価内部インピーダ
ンスの第１終端抵抗ＲＴ１を介して第１終端電源ＶＴ１
へ接続する。この結果、当該線路の終端機能を実現す
る。これにより、第１伝送線路ＣＢ１への無用な反射を
解消している。
【０００６】第２終端電源ＶＴ２は、第２終端抵抗ＲＴ
２の他端に接続されていて所望の第２終端電圧ＶＴ２ｖ
を供給する可変電源である。この第２終端抵抗ＲＴ２に
流れる電流量ｉ２は、（Ｖｄｕｔ−ＶＴ２ｖ）／５０Ω
の電流量である。ＣＭＯＳ等の場合の終端電圧では、負
荷電流が少なくなるように、中間電圧が適用される。例
えば出力レベル３ｖ／０ｖの３ｖ振幅と仮定した場合、
中間電圧である１．５ｖが第２終端電圧ＶＴ２ｖとして
適用される。この場合の負荷電流量ｉ２は１．５ｖ／５
０Ω＝３０ｍＡとなる。コンパレータＣＰは、第２終端
抵抗ＲＴ２の直近に配置されて、ＤＵＴのＩＣピンから
のＤＵＴ出力信号Ｖｄｕｔを所定の波形品質で受けて、
所望のしきい値であるハイ／ロー電圧（ＶＯＨ／ＶＯ
Ｌ）に基づいて論理信号ＣＰＤに変換した結果をＤＣへ
供給する。
２の他端に接続されていて所望の第２終端電圧ＶＴ２ｖ
を供給する可変電源である。この第２終端抵抗ＲＴ２に
流れる電流量ｉ２は、（Ｖｄｕｔ−ＶＴ２ｖ）／５０Ω
の電流量である。ＣＭＯＳ等の場合の終端電圧では、負
荷電流が少なくなるように、中間電圧が適用される。例
えば出力レベル３ｖ／０ｖの３ｖ振幅と仮定した場合、
中間電圧である１．５ｖが第２終端電圧ＶＴ２ｖとして
適用される。この場合の負荷電流量ｉ２は１．５ｖ／５
０Ω＝３０ｍＡとなる。コンパレータＣＰは、第２終端
抵抗ＲＴ２の直近に配置されて、ＤＵＴのＩＣピンから
のＤＵＴ出力信号Ｖｄｕｔを所定の波形品質で受けて、
所望のしきい値であるハイ／ロー電圧（ＶＯＨ／ＶＯ
Ｌ）に基づいて論理信号ＣＰＤに変換した結果をＤＣへ
供給する。
【０００７】次に、図２は従来の、本願に係るドライバ
ＤＲの内部機能図と関連するピンエレクトロニクスを示
す図である。ドライバＤＲの内部原理要素は第１スイッ
チＳＷ１と、第２スイッチＳＷ２と、第３スイッチＳＷ
３と、第１終端抵抗ＲＴ１とを備える。第１スイッチＳ
Ｗ１は、超高速動作が可能なトランジスタスイッチであ
って、ドライバパターン信号ＤＲＰがローレベルのとき
はローレベル電源ＶＩＬに基づくローレベル側の所定電
圧を出力端から出力し、ドライバパターン信号ＤＲＰが
ハイレベルのときはハイレベル電源ＶＩＨに基づくハイ
レベル側の所定電圧を出力端から出力する。
ＤＲの内部機能図と関連するピンエレクトロニクスを示
す図である。ドライバＤＲの内部原理要素は第１スイッ
チＳＷ１と、第２スイッチＳＷ２と、第３スイッチＳＷ
３と、第１終端抵抗ＲＴ１とを備える。第１スイッチＳ
Ｗ１は、超高速動作が可能なトランジスタスイッチであ
って、ドライバパターン信号ＤＲＰがローレベルのとき
はローレベル電源ＶＩＬに基づくローレベル側の所定電
圧を出力端から出力し、ドライバパターン信号ＤＲＰが
ハイレベルのときはハイレベル電源ＶＩＨに基づくハイ
レベル側の所定電圧を出力端から出力する。
【０００８】第２スイッチＳＷ２は、超高速動作が可能
なトランジスタスイッチ機能を備えるドライバ出力段で
あって、第１に、ドライバイネーブル信号ＤＲＥがアサ
ートのときには通常のドライバとして機能する。即ち、
第１スイッチＳＷ１からの電圧レベルを受けて所定の駆
動能力、所定のスルーレート、所定の第１終端抵抗ＲＴ
１となるドライバ波形信号Ｖｄｒを出力端から発生す
る。ここで、第１終端抵抗ＲＴ１はトランジスタスイッ
チの内部インピーダンスを含んで出力インピーダンスが
約５０Ωとなるように形成されている。
なトランジスタスイッチ機能を備えるドライバ出力段で
あって、第１に、ドライバイネーブル信号ＤＲＥがアサ
ートのときには通常のドライバとして機能する。即ち、
第１スイッチＳＷ１からの電圧レベルを受けて所定の駆
動能力、所定のスルーレート、所定の第１終端抵抗ＲＴ
１となるドライバ波形信号Ｖｄｒを出力端から発生す
る。ここで、第１終端抵抗ＲＴ１はトランジスタスイッ
チの内部インピーダンスを含んで出力インピーダンスが
約５０Ωとなるように形成されている。
【０００９】第２に、ドライバイネーブル信号ＤＲＥが
ネゲートのときにはオープン機能であるハイインピーダ
ンスモード、又は終端機能であるドライバ側終端モード
として機能する。一方の、第３スイッチＳＷ３がＯＦＦ
状態のときにはハイインピーダンスモードとして機能す
る。他方の、第３スイッチＳＷ３がＯＮ状態のときには
ドライバ側終端モードとして機能する。このとき、第１
終端抵抗ＲＴ１の他端には第１終端電源ＶＴ１が接続さ
れる。このときの第１終端抵抗ＲＴ１もトランジスタス
イッチの内部インピーダンスを含んで、出力端側から見
たときの出力インピーダンスが約５０Ωとなるように形
成されている。このとき、ＤＵＴからドライバ側へ流れ
る電流量ｉ１は、（Ｖｄｕｔ−ＶＴ１ｖ）／５０Ωの電
流量である。
ネゲートのときにはオープン機能であるハイインピーダ
ンスモード、又は終端機能であるドライバ側終端モード
として機能する。一方の、第３スイッチＳＷ３がＯＦＦ
状態のときにはハイインピーダンスモードとして機能す
る。他方の、第３スイッチＳＷ３がＯＮ状態のときには
ドライバ側終端モードとして機能する。このとき、第１
終端抵抗ＲＴ１の他端には第１終端電源ＶＴ１が接続さ
れる。このときの第１終端抵抗ＲＴ１もトランジスタス
イッチの内部インピーダンスを含んで、出力端側から見
たときの出力インピーダンスが約５０Ωとなるように形
成されている。このとき、ＤＵＴからドライバ側へ流れ
る電流量ｉ１は、（Ｖｄｕｔ−ＶＴ１ｖ）／５０Ωの電
流量である。
【００１０】第３スイッチＳＷ３は、超高速動作が可能
なトランジスタスイッチであって、ハイインピーダンス
モードとして動作させるか、ドライバ側終端モードとし
て動作させるかを切り替えるスイッチであり、外部から
の設定制御により指定できる。
なトランジスタスイッチであって、ハイインピーダンス
モードとして動作させるか、ドライバ側終端モードとし
て動作させるかを切り替えるスイッチであり、外部から
の設定制御により指定できる。
【００１１】次に、図３は従来の、ＤＵＴ出力電圧と終
端電圧ＶＴとの関係を示す図である。図において、終端
電圧ＶＴは第１終端電圧ＶＴ１ｖと第２終端電圧ＶＴ２
ｖの両方とも同一の終端電圧条件とする。また、ハイ側
ＤＵＴ出力電圧ＶｏｕｔＨを３．０ｖとしロー側ＤＵＴ
出力電圧ＶｏｕｔＬを０．０ｖと仮定すると、終端電圧
ＶＴは中間の１．５ｖが適用される。この結果、図３
Ａ、Ｂに示すように、電位差ΔＶＬ、ΔＶＨは１．５ｖ
での終端となる。これによれば、ハイ側ＤＵＴ出力電圧
ＶｏｕｔＨ又はロー側ＤＵＴ出力電圧ＶｏｕｔＬにおい
て、ＤＵＴのＩＣピンから流れる全体の電流量は、ｉ１
＋ｉ２＝（１．５ｖ／５０Ω）＋（１．５ｖ／５０Ω）
＝３０ｍＡ＋３０ｍＡ＝６０ｍＡの大きな電流負荷とな
る。
端電圧ＶＴとの関係を示す図である。図において、終端
電圧ＶＴは第１終端電圧ＶＴ１ｖと第２終端電圧ＶＴ２
ｖの両方とも同一の終端電圧条件とする。また、ハイ側
ＤＵＴ出力電圧ＶｏｕｔＨを３．０ｖとしロー側ＤＵＴ
出力電圧ＶｏｕｔＬを０．０ｖと仮定すると、終端電圧
ＶＴは中間の１．５ｖが適用される。この結果、図３
Ａ、Ｂに示すように、電位差ΔＶＬ、ΔＶＨは１．５ｖ
での終端となる。これによれば、ハイ側ＤＵＴ出力電圧
ＶｏｕｔＨ又はロー側ＤＵＴ出力電圧ＶｏｕｔＬにおい
て、ＤＵＴのＩＣピンから流れる全体の電流量は、ｉ１
＋ｉ２＝（１．５ｖ／５０Ω）＋（１．５ｖ／５０Ω）
＝３０ｍＡ＋３０ｍＡ＝６０ｍＡの大きな電流負荷とな
る。
【００１２】上記６０ｍＡの電流量を駆動できるファン
アウトの大きな出力端子であれば問題はない。しかし、
駆動能力が１０〜２０ｍＡと小電流能力の出力端子を備
えるデバイスではデバイス測定上の支障が生じてくる。
第１に、図３Ｃ、Ｄに示すように、重い負荷電流に伴っ
て出力波形の振幅が低下してしまう。このことは、適正
なる負荷条件での試験が行われない結果、デバイスの諸
特性を所定負荷条件で測定することができない難点があ
る。また、重い負荷電流によって出力波形の振幅が低下
したりして、タイミング測定の誤差要因ともなってく
る。これらの観点において従来形態の終端装置を備える
ピンエレクトロニクス構成においては実用上の難点があ
る。更に、過大な負荷電流に伴ってＤＵＴを劣化させた
り、数百ピンもの多数ピンを有するＤＵＴでは内部発熱
による半導体のジャンクション温度上昇に伴って出力特
性が変動して所望の温度条件での試験が困難となってし
まう。
アウトの大きな出力端子であれば問題はない。しかし、
駆動能力が１０〜２０ｍＡと小電流能力の出力端子を備
えるデバイスではデバイス測定上の支障が生じてくる。
第１に、図３Ｃ、Ｄに示すように、重い負荷電流に伴っ
て出力波形の振幅が低下してしまう。このことは、適正
なる負荷条件での試験が行われない結果、デバイスの諸
特性を所定負荷条件で測定することができない難点があ
る。また、重い負荷電流によって出力波形の振幅が低下
したりして、タイミング測定の誤差要因ともなってく
る。これらの観点において従来形態の終端装置を備える
ピンエレクトロニクス構成においては実用上の難点があ
る。更に、過大な負荷電流に伴ってＤＵＴを劣化させた
り、数百ピンもの多数ピンを有するＤＵＴでは内部発熱
による半導体のジャンクション温度上昇に伴って出力特
性が変動して所望の温度条件での試験が困難となってし
まう。
【００１３】
【発明が解決しようとする課題】上述説明したように従
来のピンエレクトロニクスの構成では、駆動能力が小さ
い出力端子を備えるデバイスの場合において、適正なる
負荷条件での試験ではないのでデバイスの諸特性を所定
の負荷条件で測定することができない難点がある。ま
た、重い負荷電流によって出力波形の振幅が低下したり
して、タイミング測定の誤差要因となってくる難点があ
る。そこで、本発明が解決しようとする課題は、ＤＵＴ
の出力ピンの電流駆動能力が小さい場合においても良好
な波形品質で終端可能で、ＤＵＴのタイミング測定が精
度良く測定可能な終端装置をピンエレクトロニクスに備
える半導体試験装置を提供することである。また、出力
ピンの電流駆動能力が小さいＤＵＴに適合して試験実施
できる終端装置をピンエレクトロニクスに備える半導体
試験装置を提供することである。
来のピンエレクトロニクスの構成では、駆動能力が小さ
い出力端子を備えるデバイスの場合において、適正なる
負荷条件での試験ではないのでデバイスの諸特性を所定
の負荷条件で測定することができない難点がある。ま
た、重い負荷電流によって出力波形の振幅が低下したり
して、タイミング測定の誤差要因となってくる難点があ
る。そこで、本発明が解決しようとする課題は、ＤＵＴ
の出力ピンの電流駆動能力が小さい場合においても良好
な波形品質で終端可能で、ＤＵＴのタイミング測定が精
度良く測定可能な終端装置をピンエレクトロニクスに備
える半導体試験装置を提供することである。また、出力
ピンの電流駆動能力が小さいＤＵＴに適合して試験実施
できる終端装置をピンエレクトロニクスに備える半導体
試験装置を提供することである。
【００１４】
【課題を解決するための手段】第１の解決手段を示す。
上記課題を解決するために、被試験デバイスのＩＣピン
から出力されるＤＵＴ出力信号Ｖｄｕｔが当該ＩＣピン
に接続されている伝送線路を経由して遠端側へ伝送さ
れ、前記遠端側には所定の終端抵抗で終端する終端機能
をピンエレクトロニクスＰＥに備える半導体試験装置に
おいて、ＤＵＴの当該出力端の電流駆動能力に対応して
上記終端抵抗に流れる負荷電流を所定に低減する負荷電
流低減手段を備える、ことを特徴とする半導体試験装置
である。上記発明によれば、ＤＵＴの出力ピンの電流駆
動能力が小さい場合においても良好な波形品質で終端可
能で、ＤＵＴのタイミング測定が精度良く測定可能な終
端装置をピンエレクトロニクスに備える半導体試験装置
が実現できる。
上記課題を解決するために、被試験デバイスのＩＣピン
から出力されるＤＵＴ出力信号Ｖｄｕｔが当該ＩＣピン
に接続されている伝送線路を経由して遠端側へ伝送さ
れ、前記遠端側には所定の終端抵抗で終端する終端機能
をピンエレクトロニクスＰＥに備える半導体試験装置に
おいて、ＤＵＴの当該出力端の電流駆動能力に対応して
上記終端抵抗に流れる負荷電流を所定に低減する負荷電
流低減手段を備える、ことを特徴とする半導体試験装置
である。上記発明によれば、ＤＵＴの出力ピンの電流駆
動能力が小さい場合においても良好な波形品質で終端可
能で、ＤＵＴのタイミング測定が精度良く測定可能な終
端装置をピンエレクトロニクスに備える半導体試験装置
が実現できる。
【００１５】次に、第２の解決手段を示す。上記課題を
解決するために、被試験デバイスのＩＣピンから出力さ
れるＤＵＴ出力信号Ｖｄｕｔが当該ＩＣピンに接続され
ている伝送線路を経由して遠端側へ伝送され、前記遠端
側には所定の終端抵抗で終端する終端機能をピンエレク
トロニクスＰＥに備える半導体試験装置において、ＤＵ
Ｔの当該出力端の電流駆動能力に対応して上記終端抵抗
に流れる負荷電流を所定に低減してコンパレータＣＰの
入力端で受けるＤＵＴ出力信号Ｖｄｕｔの波形品質を向
上可能とする負荷電流低減手段を備える、ことを特徴と
する半導体試験装置がある。
解決するために、被試験デバイスのＩＣピンから出力さ
れるＤＵＴ出力信号Ｖｄｕｔが当該ＩＣピンに接続され
ている伝送線路を経由して遠端側へ伝送され、前記遠端
側には所定の終端抵抗で終端する終端機能をピンエレク
トロニクスＰＥに備える半導体試験装置において、ＤＵ
Ｔの当該出力端の電流駆動能力に対応して上記終端抵抗
に流れる負荷電流を所定に低減してコンパレータＣＰの
入力端で受けるＤＵＴ出力信号Ｖｄｕｔの波形品質を向
上可能とする負荷電流低減手段を備える、ことを特徴と
する半導体試験装置がある。
【００１６】次に、第３の解決手段を示す。上記課題を
解決するために、被試験デバイスのＩＣピンから出力さ
れるＤＵＴ出力信号Ｖｄｕｔが当該ＩＣピンに接続され
ている伝送線路を経由して遠端側へ伝送され、前記遠端
側には所定の終端抵抗で終端する終端機能をピンエレク
トロニクスＰＥに備える半導体試験装置において、ＤＵ
Ｔの当該出力端の電流駆動能力に対応して上記終端抵抗
の他端へ供給する終端電圧を所定に制御して、上記終端
抵抗に流れる負荷電流を所定に低減する負荷電流低減手
段を備える、ことを特徴とする半導体試験装置がある。
解決するために、被試験デバイスのＩＣピンから出力さ
れるＤＵＴ出力信号Ｖｄｕｔが当該ＩＣピンに接続され
ている伝送線路を経由して遠端側へ伝送され、前記遠端
側には所定の終端抵抗で終端する終端機能をピンエレク
トロニクスＰＥに備える半導体試験装置において、ＤＵ
Ｔの当該出力端の電流駆動能力に対応して上記終端抵抗
の他端へ供給する終端電圧を所定に制御して、上記終端
抵抗に流れる負荷電流を所定に低減する負荷電流低減手
段を備える、ことを特徴とする半導体試験装置がある。
【００１７】次に、第４の解決手段を示す。上記課題を
解決するために、被試験デバイスのＩＣピンから出力さ
れるＤＵＴ出力信号Ｖｄｕｔが当該ＩＣピンに接続され
ている伝送線路を経由して遠端側へ伝送され、前記遠端
側には所定の終端抵抗で終端する終端機能をピンエレク
トロニクスＰＥに備える半導体試験装置において、当該
チャンネルのコンパレータＣＰへ供給する期待値ＥＸＰ
に基づいて、ＤＵＴの電流駆動能力に対応してＤＵＴの
当該出力端から出力するハイレベルとローレベルに同期
して上記終端抵抗の他端へ供給する終端電圧を所定に制
御して、上記終端抵抗に流れる負荷電流を所定に低減す
る負荷電流低減手段を備えてコンパレータＣＰの入力端
で受けるＤＵＴ出力信号Ｖｄｕｔの波形品質が向上可能
となる、ことを特徴とする半導体試験装置がある。
解決するために、被試験デバイスのＩＣピンから出力さ
れるＤＵＴ出力信号Ｖｄｕｔが当該ＩＣピンに接続され
ている伝送線路を経由して遠端側へ伝送され、前記遠端
側には所定の終端抵抗で終端する終端機能をピンエレク
トロニクスＰＥに備える半導体試験装置において、当該
チャンネルのコンパレータＣＰへ供給する期待値ＥＸＰ
に基づいて、ＤＵＴの電流駆動能力に対応してＤＵＴの
当該出力端から出力するハイレベルとローレベルに同期
して上記終端抵抗の他端へ供給する終端電圧を所定に制
御して、上記終端抵抗に流れる負荷電流を所定に低減す
る負荷電流低減手段を備えてコンパレータＣＰの入力端
で受けるＤＵＴ出力信号Ｖｄｕｔの波形品質が向上可能
となる、ことを特徴とする半導体試験装置がある。
【００１８】次に、第５の解決手段を示す。ここで第５
図は、本発明に係る解決手段を示している。ＩＣピンの
出力端に接続されている伝送線路がドライバＤＲ側の第
１伝送線路ＣＢ１とコンパレータ側の第２伝送線路ＣＢ
２に２分岐する伝送線路の構成のとき、上記負荷電流低
減手段は、ドライバＤＲ側を所定の負荷電流で終端でき
るドライバ終端装置２０と、コンパレータ側を所定の負
荷電流で終端できるコンパレータ終端装置３０との両方
を備える、ことを特徴とする上述半導体試験装置があ
る。
図は、本発明に係る解決手段を示している。ＩＣピンの
出力端に接続されている伝送線路がドライバＤＲ側の第
１伝送線路ＣＢ１とコンパレータ側の第２伝送線路ＣＢ
２に２分岐する伝送線路の構成のとき、上記負荷電流低
減手段は、ドライバＤＲ側を所定の負荷電流で終端でき
るドライバ終端装置２０と、コンパレータ側を所定の負
荷電流で終端できるコンパレータ終端装置３０との両方
を備える、ことを特徴とする上述半導体試験装置があ
る。
【００１９】次に、第６の解決手段を示す。ここで第７
図は、本発明に係る解決手段を示している。ＩＣピンの
出力端に接続されている伝送線路が１本の伝送線路（第
１伝送線路ＣＢ１）でドライバＤＲ側とコンパレータＣ
Ｐ側に接続される接続構成のとき、上記負荷電流低減手
段は、コンパレータＣＰの近くに備える所定の負荷電流
で終端できるコンパレータ終端装置３０である、ことを
特徴とする上述半導体試験装置がある。
図は、本発明に係る解決手段を示している。ＩＣピンの
出力端に接続されている伝送線路が１本の伝送線路（第
１伝送線路ＣＢ１）でドライバＤＲ側とコンパレータＣ
Ｐ側に接続される接続構成のとき、上記負荷電流低減手
段は、コンパレータＣＰの近くに備える所定の負荷電流
で終端できるコンパレータ終端装置３０である、ことを
特徴とする上述半導体試験装置がある。
【００２０】次に、第７の解決手段を示す。ここで第８
図は、本発明に係る解決手段を示している。ＩＣピンの
出力端に接続されている伝送線路が１本の伝送線路（第
１伝送線路ＣＢ１）でドライバＤＲ側とコンパレータＣ
Ｐ側に接続される接続構成のとき、上記負荷電流低減手
段は、ドライバＤＲ内部に備える所定の負荷電流で終端
できるドライバ終端装置２０である、ことを特徴とする
上述半導体試験装置がある。
図は、本発明に係る解決手段を示している。ＩＣピンの
出力端に接続されている伝送線路が１本の伝送線路（第
１伝送線路ＣＢ１）でドライバＤＲ側とコンパレータＣ
Ｐ側に接続される接続構成のとき、上記負荷電流低減手
段は、ドライバＤＲ内部に備える所定の負荷電流で終端
できるドライバ終端装置２０である、ことを特徴とする
上述半導体試験装置がある。
【００２１】次に、第８の解決手段を示す。上述負荷電
流低減手段の一態様としては、ＤＵＴから出力されるＤ
ＵＴ出力信号Ｖｄｕｔのハイレベルとローレベルに対応
してパターン発生器ＰＧから発生して当該チャンネルの
コンパレータＣＰへ供給する期待値ＥＸＰを適用し、こ
れに基づいて終端抵抗の他端へ供給するハイ側とロー側
の終端電圧レベルを動的に切り替え制御する、ことを特
徴とする上述半導体試験装置がある。
流低減手段の一態様としては、ＤＵＴから出力されるＤ
ＵＴ出力信号Ｖｄｕｔのハイレベルとローレベルに対応
してパターン発生器ＰＧから発生して当該チャンネルの
コンパレータＣＰへ供給する期待値ＥＸＰを適用し、こ
れに基づいて終端抵抗の他端へ供給するハイ側とロー側
の終端電圧レベルを動的に切り替え制御する、ことを特
徴とする上述半導体試験装置がある。
【００２２】次に、第９の解決手段を示す。上述ドライ
バＤＲ側を所定の負荷電流で終端できる上記ドライバ終
端装置２０の一態様は、第１ハイレベル終端電源ＶＴ１
Ｈと第１ローレベル終端電源ＶＴ１Ｌと第１終端電源切
り替えスイッチＳＷ４と第１終端抵抗ＲＴ１とを備え、
上記第１ハイレベル終端電源ＶＴ１ＨはＤＵＴがハイレ
ベルを出力する駆動能力に対応して所定の負荷電流とな
るハイ側の所定電圧を供給するものであり、上記第１ロ
ーレベル終端電源ＶＴ１ＬはＤＵＴがローレベルを出力
する駆動能力に対応して所定の負荷電流となるロー側の
所定電圧を供給するものであり、上記第１終端抵抗ＲＴ
１はドライバＤＲの出力端から内部回路を見たときの等
価的なインピーダンスを所定の終端抵抗と見なし、上記
第１終端電源切り替えスイッチＳＷ４はパターン発生器
ＰＧから発生する当該チャンネルへの期待値ＥＸＰを受
けて、これに同期したタイミングで上記第１ハイレベル
終端電源ＶＴ１Ｈ若しくは上記第１ローレベル終端電源
ＶＴ１Ｌを上記第１終端抵抗ＲＴ１の他端に供給する切
り替えスイッチである、ことを特徴とする上述半導体試
験装置がある。これにより、所定の特定インピーダンス
の伝送線路の終端が実現され、且つＤＵＴのＩＣピンか
ら流れる負荷電流を所定に低減できる結果、ＤＵＴの電
流駆動能力が小さい場合おいても波形品質の劣化が改善
できる。
バＤＲ側を所定の負荷電流で終端できる上記ドライバ終
端装置２０の一態様は、第１ハイレベル終端電源ＶＴ１
Ｈと第１ローレベル終端電源ＶＴ１Ｌと第１終端電源切
り替えスイッチＳＷ４と第１終端抵抗ＲＴ１とを備え、
上記第１ハイレベル終端電源ＶＴ１ＨはＤＵＴがハイレ
ベルを出力する駆動能力に対応して所定の負荷電流とな
るハイ側の所定電圧を供給するものであり、上記第１ロ
ーレベル終端電源ＶＴ１ＬはＤＵＴがローレベルを出力
する駆動能力に対応して所定の負荷電流となるロー側の
所定電圧を供給するものであり、上記第１終端抵抗ＲＴ
１はドライバＤＲの出力端から内部回路を見たときの等
価的なインピーダンスを所定の終端抵抗と見なし、上記
第１終端電源切り替えスイッチＳＷ４はパターン発生器
ＰＧから発生する当該チャンネルへの期待値ＥＸＰを受
けて、これに同期したタイミングで上記第１ハイレベル
終端電源ＶＴ１Ｈ若しくは上記第１ローレベル終端電源
ＶＴ１Ｌを上記第１終端抵抗ＲＴ１の他端に供給する切
り替えスイッチである、ことを特徴とする上述半導体試
験装置がある。これにより、所定の特定インピーダンス
の伝送線路の終端が実現され、且つＤＵＴのＩＣピンか
ら流れる負荷電流を所定に低減できる結果、ＤＵＴの電
流駆動能力が小さい場合おいても波形品質の劣化が改善
できる。
【００２３】次に、第１０の解決手段を示す。上述コン
パレータＣＰの近くに備える所定の負荷電流で終端でき
る上記コンパレータ終端装置３０の一態様は、第２ハイ
レベル終端電源ＶＴ２Ｈと第２ローレベル終端電源ＶＴ
２Ｌと第２終端電源切り替えスイッチＳＷ５と第２終端
抵抗ＲＴ２とを備え、上記第２ハイレベル終端電源ＶＴ
２ＨはＤＵＴがハイレベルを出力する駆動能力に対応し
て所定の負荷電流となるハイ側の所定電圧を供給するも
のであり、上記第２ローレベル終端電源ＶＴ２ＬはＤＵ
Ｔがローレベルを出力する駆動能力に対応して所定の負
荷電流となるロー側の所定電圧を供給するものであり、
上記終端電源切り替えスイッチＳＷ４はパターン発生器
ＰＧから発生する当該チャンネルへの期待値ＥＸＰを受
けて、これに同期したタイミングで上記第２ハイレベル
終端電源ＶＴ２Ｈ若しくは上記第２ローレベル終端電源
ＶＴ２Ｌを上記第２終端抵抗ＲＴ２の他端に供給する切
り替えスイッチである、ことを特徴とする上述半導体試
験装置がある。これにより、所定の特定インピーダンス
の伝送線路の終端が実現され、且つＤＵＴのＩＣピンか
ら流れる負荷電流を所定に低減できる結果、ＤＵＴの電
流駆動能力が小さい場合おいても波形品質の劣化が改善
できる。
パレータＣＰの近くに備える所定の負荷電流で終端でき
る上記コンパレータ終端装置３０の一態様は、第２ハイ
レベル終端電源ＶＴ２Ｈと第２ローレベル終端電源ＶＴ
２Ｌと第２終端電源切り替えスイッチＳＷ５と第２終端
抵抗ＲＴ２とを備え、上記第２ハイレベル終端電源ＶＴ
２ＨはＤＵＴがハイレベルを出力する駆動能力に対応し
て所定の負荷電流となるハイ側の所定電圧を供給するも
のであり、上記第２ローレベル終端電源ＶＴ２ＬはＤＵ
Ｔがローレベルを出力する駆動能力に対応して所定の負
荷電流となるロー側の所定電圧を供給するものであり、
上記終端電源切り替えスイッチＳＷ４はパターン発生器
ＰＧから発生する当該チャンネルへの期待値ＥＸＰを受
けて、これに同期したタイミングで上記第２ハイレベル
終端電源ＶＴ２Ｈ若しくは上記第２ローレベル終端電源
ＶＴ２Ｌを上記第２終端抵抗ＲＴ２の他端に供給する切
り替えスイッチである、ことを特徴とする上述半導体試
験装置がある。これにより、所定の特定インピーダンス
の伝送線路の終端が実現され、且つＤＵＴのＩＣピンか
ら流れる負荷電流を所定に低減できる結果、ＤＵＴの電
流駆動能力が小さい場合おいても波形品質の劣化が改善
できる。
【００２４】次に、第１１の解決手段を示す。ドライバ
の出力をＯＮ／ＯＦＦ制御するドライバイネーブル信号
ＤＲＥを波形整形器ＦＣから受けるドライバ構成のと
き、ドライバＤＲ側を終端する上記ドライバ終端装置２
０は、上記ドライバイネーブル信号ＤＲＥに基づいてド
ライバの出力をＯＦＦ状態に制御するときにおいて、第
２スイッチＳＷ２で当該ドライバ側を終端装置として機
能させる、ことを特徴とする上述半導体試験装置があ
る。
の出力をＯＮ／ＯＦＦ制御するドライバイネーブル信号
ＤＲＥを波形整形器ＦＣから受けるドライバ構成のと
き、ドライバＤＲ側を終端する上記ドライバ終端装置２
０は、上記ドライバイネーブル信号ＤＲＥに基づいてド
ライバの出力をＯＦＦ状態に制御するときにおいて、第
２スイッチＳＷ２で当該ドライバ側を終端装置として機
能させる、ことを特徴とする上述半導体試験装置があ
る。
【００２５】次に、第１２の解決手段を示す。ここで第
９図は、本発明に係る解決手段を示している。上述負荷
電流低減手段の一態様は、伝送線路を終端する終端抵抗
と、前記終端抵抗に供給する終端電源との間に定電流装
置（例えば第１電流制限手段８１と第２電流制限手段８
２）を直列に挿入して備え、上記定電流装置は外部から
所定の電流量に制御可能な定電流装置である、ことを特
徴とする上述半導体試験装置がある。
９図は、本発明に係る解決手段を示している。上述負荷
電流低減手段の一態様は、伝送線路を終端する終端抵抗
と、前記終端抵抗に供給する終端電源との間に定電流装
置（例えば第１電流制限手段８１と第２電流制限手段８
２）を直列に挿入して備え、上記定電流装置は外部から
所定の電流量に制御可能な定電流装置である、ことを特
徴とする上述半導体試験装置がある。
【００２６】尚、本願発明手段は、所望により、上記解
決手段における各要素手段を適宜組み合わせて、実用可
能な他の構成手段としても良い。また、上記各要素に付
与されている符号は、発明の実施の形態等に示されてい
る符号に対応するものの、これに限定するものではな
く、実用可能な他の均等物を適用した構成手段としても
良い。
決手段における各要素手段を適宜組み合わせて、実用可
能な他の構成手段としても良い。また、上記各要素に付
与されている符号は、発明の実施の形態等に示されてい
る符号に対応するものの、これに限定するものではな
く、実用可能な他の均等物を適用した構成手段としても
良い。
【００２７】
【発明の実施の形態】以下に本発明を適用した実施の形
態の一例を図面を参照しながら説明する。また、以下の
実施の形態の説明内容によって特許請求の範囲を限定す
るものではないし、更に、実施の形態で説明されている
要素や接続関係が解決手段に必須であるとは限らない。
更に、実施の形態で説明されている要素や接続関係の形
容／形態は、一例でありその形容／形態内容のみに限定
するものではない。
態の一例を図面を参照しながら説明する。また、以下の
実施の形態の説明内容によって特許請求の範囲を限定す
るものではないし、更に、実施の形態で説明されている
要素や接続関係が解決手段に必須であるとは限らない。
更に、実施の形態で説明されている要素や接続関係の形
容／形態は、一例でありその形容／形態内容のみに限定
するものではない。
【００２８】本発明について、図４と図５と図６とを参
照して以下に説明する。尚、従来構成に対応する要素は
同一符号を付し、また重複する部位の説明は省略する。
照して以下に説明する。尚、従来構成に対応する要素は
同一符号を付し、また重複する部位の説明は省略する。
【００２９】図４は本発明の、終端装置と関連するピン
エレクトロニクスを示す図である。図５はこの要部構成
である。図５に示す要部構成要素は、従来の構成要素に
対してドライバ終端装置２０とコンパレータ終端装置３
０とを備える。
エレクトロニクスを示す図である。図５はこの要部構成
である。図５に示す要部構成要素は、従来の構成要素に
対してドライバ終端装置２０とコンパレータ終端装置３
０とを備える。
【００３０】一方のドライバ終端装置２０には、第１ハ
イレベル終端電源ＶＴ１Ｈと、第１ローレベル終端電源
ＶＴ１Ｌと、第１終端電源切り替えスイッチＳＷ４とを
備える。更にパターン発生器ＰＧから発生する期待値Ｅ
ＸＰを制御信号として適用している。第１ハイレベル終
端電源ＶＴ１Ｈは、外部から所望の電圧に設定制御可能
な電圧源であって、ＤＵＴ出力信号Ｖｄｕｔがハイレベ
ルのときに適用するハイ側の所定電圧を、第１終端電源
切り替えスイッチＳＷ４の一端へ供給する。
イレベル終端電源ＶＴ１Ｈと、第１ローレベル終端電源
ＶＴ１Ｌと、第１終端電源切り替えスイッチＳＷ４とを
備える。更にパターン発生器ＰＧから発生する期待値Ｅ
ＸＰを制御信号として適用している。第１ハイレベル終
端電源ＶＴ１Ｈは、外部から所望の電圧に設定制御可能
な電圧源であって、ＤＵＴ出力信号Ｖｄｕｔがハイレベ
ルのときに適用するハイ側の所定電圧を、第１終端電源
切り替えスイッチＳＷ４の一端へ供給する。
【００３１】上記第１ローレベル終端電源ＶＴ１Ｌは、
外部から所望の電圧に設定制御可能な電圧源であって、
ＤＵＴ出力信号Ｖｄｕｔがローレベルのときに適用する
ロー側の所定電圧を、第１終端電源切り替えスイッチＳ
Ｗ４の他端へ供給する。
外部から所望の電圧に設定制御可能な電圧源であって、
ＤＵＴ出力信号Ｖｄｕｔがローレベルのときに適用する
ロー側の所定電圧を、第１終端電源切り替えスイッチＳ
Ｗ４の他端へ供給する。
【００３２】第１終端電源切り替えスイッチＳＷ４は、
高速のトランジスタスイッチであって、パターン発生器
ＰＧから発生する当該チャンネルへの期待値ＥＸＰを受
けて、この期待値ＥＸＰがハイレベルのときには第１ハ
イレベル終端電源ＶＴ１Ｈを出力し、期待値ＥＸＰがロ
ーレベルのときには第１ローレベル終端電源ＶＴ１Ｌを
出力する。これが第１終端抵抗ＲＴ１の他端に供給され
る結果、期待値ＥＸＰに同期した動的な同期終端電圧で
終端できることとなる。
高速のトランジスタスイッチであって、パターン発生器
ＰＧから発生する当該チャンネルへの期待値ＥＸＰを受
けて、この期待値ＥＸＰがハイレベルのときには第１ハ
イレベル終端電源ＶＴ１Ｈを出力し、期待値ＥＸＰがロ
ーレベルのときには第１ローレベル終端電源ＶＴ１Ｌを
出力する。これが第１終端抵抗ＲＴ１の他端に供給され
る結果、期待値ＥＸＰに同期した動的な同期終端電圧で
終端できることとなる。
【００３３】上記ドライバ終端装置２０によれば、第１
伝送線路ＣＢ１の遠端に備えるドライバ内の第１終端抵
抗ＲＴ１によって５０Ωの特定インピーダンスで終端が
実現される。且つ、ＤＵＴ出力のＩＣピンからドライバ
側へ流れる負荷電流は、ＤＵＴ出力信号Ｖｄｕｔに同期
した関係の同期終端電圧で終端できる結果、負荷電流が
大幅に低減できる。従って、適正なる負荷条件でのデバ
イス試験ができる結果、ＤＵＴの電流駆動能力が小さい
場合において、波形品質の劣化が改善できる。
伝送線路ＣＢ１の遠端に備えるドライバ内の第１終端抵
抗ＲＴ１によって５０Ωの特定インピーダンスで終端が
実現される。且つ、ＤＵＴ出力のＩＣピンからドライバ
側へ流れる負荷電流は、ＤＵＴ出力信号Ｖｄｕｔに同期
した関係の同期終端電圧で終端できる結果、負荷電流が
大幅に低減できる。従って、適正なる負荷条件でのデバ
イス試験ができる結果、ＤＵＴの電流駆動能力が小さい
場合において、波形品質の劣化が改善できる。
【００３４】他方のコンパレータ終端装置３０には、第
２ハイレベル終端電源ＶＴ２Ｈと、第２ローレベル終端
電源ＶＴ２Ｌと、第２終端電源切り替えスイッチＳＷ５
とを追加している。更にパターン発生器ＰＧから発生す
る期待値ＥＸＰを制御信号として適用している。
２ハイレベル終端電源ＶＴ２Ｈと、第２ローレベル終端
電源ＶＴ２Ｌと、第２終端電源切り替えスイッチＳＷ５
とを追加している。更にパターン発生器ＰＧから発生す
る期待値ＥＸＰを制御信号として適用している。
【００３５】第２ハイレベル終端電源ＶＴ２Ｈは、外部
から所望の電圧に設定制御可能な電圧源であって、ＤＵ
Ｔ出力信号Ｖｄｕｔがハイレベルのときに適用するハイ
側の所定電圧を、第２終端電源切り替えスイッチＳＷ５
の一端へ供給する。
から所望の電圧に設定制御可能な電圧源であって、ＤＵ
Ｔ出力信号Ｖｄｕｔがハイレベルのときに適用するハイ
側の所定電圧を、第２終端電源切り替えスイッチＳＷ５
の一端へ供給する。
【００３６】第２ローレベル終端電源ＶＴ２Ｌは、外部
から所望の電圧に設定制御可能な電圧源であって、ＤＵ
Ｔ出力信号Ｖｄｕｔがローレベルのときに適用するロー
側の所定電圧を、第２終端電源切り替えスイッチＳＷ５
の他端へ供給する。
から所望の電圧に設定制御可能な電圧源であって、ＤＵ
Ｔ出力信号Ｖｄｕｔがローレベルのときに適用するロー
側の所定電圧を、第２終端電源切り替えスイッチＳＷ５
の他端へ供給する。
【００３７】第２終端電源切り替えスイッチＳＷ５は、
高速のトランジスタスイッチであって、パターン発生器
ＰＧから発生する当該チャンネルへの期待値ＥＸＰを受
けて、この期待値ＥＸＰがハイレベルのときには第２ハ
イレベル終端電源ＶＴ２Ｈを出力し、期待値ＥＸＰがロ
ーレベルのときには第２ローレベル終端電源ＶＴ２Ｌを
出力する。これが第２終端抵抗ＲＴ２の他端に供給され
る結果、期待値ＥＸＰに同期した動的な終端電圧で終端
できることとなる。
高速のトランジスタスイッチであって、パターン発生器
ＰＧから発生する当該チャンネルへの期待値ＥＸＰを受
けて、この期待値ＥＸＰがハイレベルのときには第２ハ
イレベル終端電源ＶＴ２Ｈを出力し、期待値ＥＸＰがロ
ーレベルのときには第２ローレベル終端電源ＶＴ２Ｌを
出力する。これが第２終端抵抗ＲＴ２の他端に供給され
る結果、期待値ＥＸＰに同期した動的な終端電圧で終端
できることとなる。
【００３８】上記コンパレータ終端装置３０によれば、
第２伝送線路ＣＢ２の遠端に備える第２終端抵抗ＲＴ２
によって５０Ωの特定インピーダンスで終端が実現され
る。且つ、ＤＵＴ出力のＩＣピンから流れる負荷電流
は、期待値ＥＸＰに同期した動的な終端電圧であり、不
良では無い正常なデバイスの場合において、ＤＵＴ出力
信号Ｖｄｕｔに同期した関係の同期終端電圧で終端でき
る結果、負荷電流が大幅に低減できる。従って、ＤＵＴ
の電流駆動能力が小さい場合において、波形品質の劣化
が大幅に改善できる利点が得られる。更に、適正なる負
荷条件でのデバイス試験ができることに伴い、コンパレ
ータＣＰは適切なるタイミングで論理信号が出力できる
結果、ストローブ信号ＳＴＢによるタイミング測定の測
定精度が一層向上できる利点が得られる。
第２伝送線路ＣＢ２の遠端に備える第２終端抵抗ＲＴ２
によって５０Ωの特定インピーダンスで終端が実現され
る。且つ、ＤＵＴ出力のＩＣピンから流れる負荷電流
は、期待値ＥＸＰに同期した動的な終端電圧であり、不
良では無い正常なデバイスの場合において、ＤＵＴ出力
信号Ｖｄｕｔに同期した関係の同期終端電圧で終端でき
る結果、負荷電流が大幅に低減できる。従って、ＤＵＴ
の電流駆動能力が小さい場合において、波形品質の劣化
が大幅に改善できる利点が得られる。更に、適正なる負
荷条件でのデバイス試験ができることに伴い、コンパレ
ータＣＰは適切なるタイミングで論理信号が出力できる
結果、ストローブ信号ＳＴＢによるタイミング測定の測
定精度が一層向上できる利点が得られる。
【００３９】次に、図６のＤＵＴ出力信号と期待値と同
期終端電圧との関係を説明するタイミングチャートであ
る。ここで３つのサイクルＣ１、Ｃ２、Ｃ３において、
ＤＵＴが出力する信号はロー側ＤＵＴ出力電圧Ｖｏｕｔ
Ｌ、ハイ側ＤＵＴ出力電圧ＶｏｕｔＨ、ロー側ＤＵＴ出
力電圧ＶｏｕｔＬが出力され、これに対応して良否判定
を行う期待値はロー側終端電圧ＶＴＬ、ハイ側終端電圧
ＶＴＨ、ロー側終端電圧ＶＴＬを発生する場合と仮定す
る。
期終端電圧との関係を説明するタイミングチャートであ
る。ここで３つのサイクルＣ１、Ｃ２、Ｃ３において、
ＤＵＴが出力する信号はロー側ＤＵＴ出力電圧Ｖｏｕｔ
Ｌ、ハイ側ＤＵＴ出力電圧ＶｏｕｔＨ、ロー側ＤＵＴ出
力電圧ＶｏｕｔＬが出力され、これに対応して良否判定
を行う期待値はロー側終端電圧ＶＴＬ、ハイ側終端電圧
ＶＴＨ、ロー側終端電圧ＶＴＬを発生する場合と仮定す
る。
【００４０】第１サイクルＣ１では、期待値”Ｌ”に基
づいてロー側終端電圧ＶＴＬで同期終端され、そのとき
の電位差ΔＶＬは（ＶＴＬ−ＶｏｕｔＬ）となる（図６
Ｂ参照）。ここで、ロー側終端電圧ＶＴＬ（図６Ａ参
照）は任意に設定できるからして、ＤＵＴの駆動能力に
対応した負荷電流となるように設定できる。例えば、負
荷電流ｉ１を１０ｍＡに規定したい場合、電位差ΔＶＬ
を５０Ω×１０ｍＡ＝５００ｍＶの電位差となるように
ロー側終端電圧ＶＴＬ（図６Ａ参照）を設定すれば良
い。第２サイクルＣ２では、期待値”Ｈ”に基づいてハ
イ側終端電圧ＶＴＨで同期終端され、そのときの電位差
ΔＶＬは（ＶＴＨ−ＶｏｕｔＨ）となる（図６Ｄ参
照）。従って、同様にして、負荷電流ｉ１を１０ｍＡに
規定したい場合、電位差ΔＶＬは５０Ω×１０ｍＡ＝５
００ｍＶの電位差となるようにハイ側終端電圧ＶＴＨ
（図６Ｃ参照）を設定すれば良い。
づいてロー側終端電圧ＶＴＬで同期終端され、そのとき
の電位差ΔＶＬは（ＶＴＬ−ＶｏｕｔＬ）となる（図６
Ｂ参照）。ここで、ロー側終端電圧ＶＴＬ（図６Ａ参
照）は任意に設定できるからして、ＤＵＴの駆動能力に
対応した負荷電流となるように設定できる。例えば、負
荷電流ｉ１を１０ｍＡに規定したい場合、電位差ΔＶＬ
を５０Ω×１０ｍＡ＝５００ｍＶの電位差となるように
ロー側終端電圧ＶＴＬ（図６Ａ参照）を設定すれば良
い。第２サイクルＣ２では、期待値”Ｈ”に基づいてハ
イ側終端電圧ＶＴＨで同期終端され、そのときの電位差
ΔＶＬは（ＶＴＨ−ＶｏｕｔＨ）となる（図６Ｄ参
照）。従って、同様にして、負荷電流ｉ１を１０ｍＡに
規定したい場合、電位差ΔＶＬは５０Ω×１０ｍＡ＝５
００ｍＶの電位差となるようにハイ側終端電圧ＶＴＨ
（図６Ｃ参照）を設定すれば良い。
【００４１】上述した発明構成例によれば、ＤＵＴ出力
信号Ｖｄｕｔに同期した関係の同期終端電圧で終端でき
る終端装置構成としたことにより、大幅に負荷電流が低
減できる結果、ＤＵＴの電流駆動能力が小さい場合にお
いて、波形品質の劣化が大幅に改善できる利点が得られ
る。従って、従来のように過大な負荷電流によって出力
波形の振幅が低下する難点も解消できる。更に、適正な
る負荷条件でのデバイス試験ができることに伴い、コン
パレータＣＰは適切なるタイミングで論理信号が出力で
きる結果、ストローブ信号ＳＴＢによるタイミング測定
の測定精度が一層向上できる利点が得られる。また、従
来のように過大な負荷電流に伴ってＤＵＴを劣化させた
り、数百ピンもの多数ピンを有するＤＵＴに対する内部
発熱による半導体のジャンクション温度上昇に伴い、時
間の経過と共に出力特性が変動する測定上の不具合も解
消できる。
信号Ｖｄｕｔに同期した関係の同期終端電圧で終端でき
る終端装置構成としたことにより、大幅に負荷電流が低
減できる結果、ＤＵＴの電流駆動能力が小さい場合にお
いて、波形品質の劣化が大幅に改善できる利点が得られ
る。従って、従来のように過大な負荷電流によって出力
波形の振幅が低下する難点も解消できる。更に、適正な
る負荷条件でのデバイス試験ができることに伴い、コン
パレータＣＰは適切なるタイミングで論理信号が出力で
きる結果、ストローブ信号ＳＴＢによるタイミング測定
の測定精度が一層向上できる利点が得られる。また、従
来のように過大な負荷電流に伴ってＤＵＴを劣化させた
り、数百ピンもの多数ピンを有するＤＵＴに対する内部
発熱による半導体のジャンクション温度上昇に伴い、時
間の経過と共に出力特性が変動する測定上の不具合も解
消できる。
【００４２】尚、本発明の技術的思想は、上述実施の形
態の具体構成例、接続形態例に限定されるものではな
い。更に、本発明の技術的思想に基づき、上述実施の形
態を適宜変形して広汎に応用してもよい。例えば、図７
の１本の伝送線路でＤＵＴと接続する形態の場合で、上
述コンパレータ終端装置３０を適用する他の構成例に対
しても、上述と同様に負荷電流の低減効果が得られる。
態の具体構成例、接続形態例に限定されるものではな
い。更に、本発明の技術的思想に基づき、上述実施の形
態を適宜変形して広汎に応用してもよい。例えば、図７
の１本の伝送線路でＤＵＴと接続する形態の場合で、上
述コンパレータ終端装置３０を適用する他の構成例に対
しても、上述と同様に負荷電流の低減効果が得られる。
【００４３】また、図８の１本の伝送線路でＤＵＴと接
続する形態の場合で、上述ドライバ終端装置２０を適用
する他の構成例に対しても、上述と同様に負荷電流の低
減効果が得られる。
続する形態の場合で、上述ドライバ終端装置２０を適用
する他の構成例に対しても、上述と同様に負荷電流の低
減効果が得られる。
【００４４】また、図９の第１電流制限手段８１と第２
電流制限手段８２を適用する他の構成例がある。第１電
流制限手段８１は直流的には定電流作用を示し、高周波
的にはバイパス作用を示すドライバ側に対する定電流終
端装置であって、可変定電流源ＣＣ１と交流成分バイパ
ス手段Ｃ５とを備える。第２電流制限手段８２は前記第
１電流制限手段８１と同様であって、コンパレータ側に
対する定電流終端装置である。可変定電流源ＣＣ１は、
外部から定電流量を制御が可能な定電流装置である。こ
れにより、所望電流以上のシンク方向及びソース方向の
負荷電流に対して電流制限が可能となる。これによれ
ば、期待値ＥＸＰを使用する必要性が無くなる。交流成
分バイパス手段Ｃ５は、波形の立ち上がり部位や立下が
り部位等の交流的な急峻な変動に対応できるように所望
の小さな容量でアースへバイパスさせるものである。例
えば、５０Ωの第１終端抵抗ＲＴ１を２ナノ秒程度のＣ
Ｒ時定数で終端したい場合の容量値は４０ピコファラッ
ドを適用する。これによれば、急峻な波形における終端
が行えるので、ドライバ端での波形歪みを実用的に改善
できる。
電流制限手段８２を適用する他の構成例がある。第１電
流制限手段８１は直流的には定電流作用を示し、高周波
的にはバイパス作用を示すドライバ側に対する定電流終
端装置であって、可変定電流源ＣＣ１と交流成分バイパ
ス手段Ｃ５とを備える。第２電流制限手段８２は前記第
１電流制限手段８１と同様であって、コンパレータ側に
対する定電流終端装置である。可変定電流源ＣＣ１は、
外部から定電流量を制御が可能な定電流装置である。こ
れにより、所望電流以上のシンク方向及びソース方向の
負荷電流に対して電流制限が可能となる。これによれ
ば、期待値ＥＸＰを使用する必要性が無くなる。交流成
分バイパス手段Ｃ５は、波形の立ち上がり部位や立下が
り部位等の交流的な急峻な変動に対応できるように所望
の小さな容量でアースへバイパスさせるものである。例
えば、５０Ωの第１終端抵抗ＲＴ１を２ナノ秒程度のＣ
Ｒ時定数で終端したい場合の容量値は４０ピコファラッ
ドを適用する。これによれば、急峻な波形における終端
が行えるので、ドライバ端での波形歪みを実用的に改善
できる。
【００４５】
【発明の効果】本発明は、上述の説明内容からして、下
記に記載される効果を奏する。上述説明したように本発
明によれば、ＤＵＴ出力信号Ｖｄｕｔに同期した関係の
同期終端電圧で終端できる終端装置としたことにより、
大幅に負荷電流が低減できる結果、ＤＵＴ出力信号の電
流駆動能力が小さいＤＵＴの場合において、波形品質の
劣化が大幅に改善できる利点が得られる。従って、従来
のように過大な負荷電流によって出力波形の振幅が低下
する難点も解消できる。また、過大な負荷電流によって
出力波形の振幅が低下する難点も解消できる。更に、適
正なる負荷条件でのデバイス試験ができることに伴い、
コンパレータＣＰによって適切なるタイミングで論理信
号が出力できる結果、一層精度の良いタイミング測定が
可能となる利点が得られる。従って、ＤＵＴの出力ピン
の電流駆動能力が小さい場合においても良好な波形品質
で終端可能で、ＤＵＴのタイミング測定が精度良く測定
可能となる利点が得られる。また、出力ピンの電流駆動
能力が小さいＤＵＴに適合して試験実施できる利点が得
られる。また、従来のように過大な負荷電流に伴ってＤ
ＵＴを劣化させたり、数百ピンもの多数ピンを有するＤ
ＵＴに対する内部発熱による半導体のジャンクション温
度上昇に伴い、時間の経過と共に出力特性が変動する不
具合を防止できる。従って、本発明の技術的効果は大で
あり、産業上の経済効果も大である。
記に記載される効果を奏する。上述説明したように本発
明によれば、ＤＵＴ出力信号Ｖｄｕｔに同期した関係の
同期終端電圧で終端できる終端装置としたことにより、
大幅に負荷電流が低減できる結果、ＤＵＴ出力信号の電
流駆動能力が小さいＤＵＴの場合において、波形品質の
劣化が大幅に改善できる利点が得られる。従って、従来
のように過大な負荷電流によって出力波形の振幅が低下
する難点も解消できる。また、過大な負荷電流によって
出力波形の振幅が低下する難点も解消できる。更に、適
正なる負荷条件でのデバイス試験ができることに伴い、
コンパレータＣＰによって適切なるタイミングで論理信
号が出力できる結果、一層精度の良いタイミング測定が
可能となる利点が得られる。従って、ＤＵＴの出力ピン
の電流駆動能力が小さい場合においても良好な波形品質
で終端可能で、ＤＵＴのタイミング測定が精度良く測定
可能となる利点が得られる。また、出力ピンの電流駆動
能力が小さいＤＵＴに適合して試験実施できる利点が得
られる。また、従来のように過大な負荷電流に伴ってＤ
ＵＴを劣化させたり、数百ピンもの多数ピンを有するＤ
ＵＴに対する内部発熱による半導体のジャンクション温
度上昇に伴い、時間の経過と共に出力特性が変動する不
具合を防止できる。従って、本発明の技術的効果は大で
あり、産業上の経済効果も大である。
【図１】半導体試験装置の概念構成図である。
【図２】従来の、本願に係るドライバＤＲの内部機能図
と関連するピンエレクトロニクスを示す図である。
と関連するピンエレクトロニクスを示す図である。
【図３】従来の、ＤＵＴ出力電圧と終端電圧との関係を
示す図である。
示す図である。
【図４】本発明の、終端装置と関連するピンエレクトロ
ニクスを示す図である。
ニクスを示す図である。
【図５】本発明の、ドライバＤＲの内部機能図と関連す
るピンエレクトロニクスを示す図である。
るピンエレクトロニクスを示す図である。
【図６】ＤＵＴ出力信号と期待値と同期終端電圧との関
係を説明するタイミングチャートである。
係を説明するタイミングチャートである。
【図７】本発明の、１本の伝送線路でＤＵＴと接続する
形態の場合で、コンパレータ終端装置を適用する他の構
成例である。
形態の場合で、コンパレータ終端装置を適用する他の構
成例である。
【図８】本発明の、１本の伝送線路でＤＵＴと接続する
形態の場合で、ドライバ終端装置を適用する他の構成例
である。
形態の場合で、ドライバ終端装置を適用する他の構成例
である。
【図９】本発明の、電流制限方式の第１電流制限手段と
第２電流制限手段を適用する他の構成例である。
第２電流制限手段を適用する他の構成例である。
ＣＢ１ 第１伝送線路
ＣＣ１ 可変定電流源
ＲＴ１ 第１終端抵抗
ＳＷ１ 第１スイッチ
ＶＴ１ 第１終端電源
ＶＴ１Ｈ 第１ハイレベル終端電源
ＶＴ１Ｌ 第１ローレベル終端電源
ＣＢ２ 第２伝送線路
ＲＴ２ 第２終端抵抗
ＳＷ２ 第２スイッチ
ＶＴ２ 第２終端電源
ＶＴ２Ｈ 第２ハイレベル終端電源
ＶＴ２Ｌ 第２ローレベル終端電源
ＳＷ３ 第３スイッチ
ＳＷ４ 第１終端電源切り替えスイッチ
ＳＷ５ 第２終端電源切り替えスイッチ
Ｃ５ 交流成分バイパス手段
２０ ドライバ終端装置
３０ コンパレータ終端装置
８１ 第１電流制限手段
８２ 第２電流制限手段
ＣＰ コンパレータ
ＤＣ 論理比較器
ＤＲ ドライバ
ＤＵＴ 被試験デバイス
ＦＣ 波形整形器
ＰＥ ピンエレクトロニクス
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 2G132 AA00 AC03 AD06 AE06 AE08
AE11 AE14 AF18 AL00 AL11
AL20
Claims (12)
- 【請求項１】 被試験デバイス（ＤＵＴ）のＩＣピンか
ら出力されるＤＵＴ出力信号を所定の終端抵抗で終端す
る終端機能を備える半導体試験装置において、 ＤＵＴの当該出力端の電流駆動能力に対応して該終端抵
抗に流れる負荷電流を所定に低減する負荷電流低減手段
を備える、ことを特徴とする半導体試験装置。 - 【請求項２】 被試験デバイス（ＤＵＴ）のＩＣピンか
ら出力されるＤＵＴ出力信号を所定の終端抵抗で終端す
る終端機能を備える半導体試験装置において、 ＤＵＴの当該出力端の電流駆動能力に対応して該終端抵
抗に流れる負荷電流を所定に低減してコンパレータＣＰ
の入力端で受けるＤＵＴ出力信号の波形品質を向上可能
とする負荷電流低減手段を備える、ことを特徴とする半
導体試験装置。 - 【請求項３】 被試験デバイス（ＤＵＴ）のＩＣピンか
ら出力されるＤＵＴ出力信号が当該ＩＣピンに接続され
ている伝送線路を経由して遠端側へ伝送され、前記遠端
側には所定の終端抵抗で終端する終端機能をピンエレク
トロニクスＰＥに備える半導体試験装置において、 ＤＵＴの当該出力端の電流駆動能力に対応して該終端抵
抗の他端へ供給する終端電圧を所定に制御して、該終端
抵抗に流れる負荷電流を所定に低減する負荷電流低減手
段を備える、ことを特徴とする半導体試験装置。 - 【請求項４】 被試験デバイス（ＤＵＴ）のＩＣピンか
ら出力されるＤＵＴ出力信号が当該ＩＣピンに接続され
ている伝送線路を経由して遠端側へ伝送され、前記遠端
側には所定の終端抵抗で終端する終端機能をピンエレク
トロニクスＰＥに備える半導体試験装置において、 ＤＵＴの電流駆動能力に対応してＤＵＴの当該出力端か
ら出力するハイレベルとローレベルに同期して該終端抵
抗の他端へ供給する終端電圧を所定に制御して、該終端
抵抗に流れる負荷電流を所定に低減する負荷電流低減手
段を備える、ことを特徴とする半導体試験装置。 - 【請求項５】 ＩＣピンの出力端に接続されている伝送
線路がドライバＤＲ側とコンパレータ側に２分岐する伝
送線路の構成のとき、該負荷電流低減手段は、ドライバ
ＤＲ側を所定の負荷電流で終端できるドライバ終端装置
と、コンパレータ側を所定の負荷電流で終端できるコン
パレータ終端装置との両方を備える、ことを特徴とする
請求項１乃至４記載の半導体試験装置。 - 【請求項６】 ＩＣピンの出力端に接続されている伝送
線路が１本の伝送線路でドライバＤＲ側とコンパレータ
ＣＰ側に接続される接続構成のとき、該負荷電流低減手
段は、コンパレータＣＰの近くに備える所定の負荷電流
で終端できるコンパレータ終端装置である、ことを特徴
とする請求項１乃至４記載の半導体試験装置。 - 【請求項７】 ＩＣピンの出力端に接続されている伝送
線路が１本の伝送線路でドライバＤＲ側とコンパレータ
ＣＰ側に接続される接続構成のとき、該負荷電流低減手
段は、ドライバＤＲ内部に備える所定の負荷電流で終端
できるドライバ終端装置である、ことを特徴とする請求
項１乃至４記載の半導体試験装置。 - 【請求項８】 該負荷電流低減手段は、ＤＵＴから出力
されるＤＵＴ出力信号のハイレベルとローレベルに対応
してパターン発生器ＰＧから発生して当該チャンネルの
コンパレータＣＰへ供給する期待値ＥＸＰを適用し、こ
れに基づいて終端抵抗の他端へ供給するハイ側とロー側
の終端電圧レベルを動的に切り替え制御する、ことを特
徴とする請求項１乃至４記載の半導体試験装置。 - 【請求項９】 ドライバＤＲ側を所定の負荷電流で終端
できる該ドライバ終端装置は、第１ハイレベル終端電源
と第１ローレベル終端電源と第１終端電源切り替えスイ
ッチと第１終端抵抗とを備え、 該第１ハイレベル終端電源はＤＵＴがハイレベルを出力
する駆動能力に対応して所定の負荷電流となるハイ側の
所定電圧を供給するものであり、 該第１ローレベル終端電源はＤＵＴがローレベルを出力
する駆動能力に対応して所定の負荷電流となるロー側の
所定電圧を供給するものであり、 該第１終端抵抗はドライバＤＲの出力端から内部回路を
見たときの等価的なインピーダンスを所定の終端抵抗と
見なし、 該第１終端電源切り替えスイッチはパターン発生器ＰＧ
から発生する当該チャンネルへの期待値ＥＸＰを受け
て、これに同期したタイミングで該第１ハイレベル終端
電源若しくは該第１ローレベル終端電源を該第１終端抵
抗の他端に供給する切り替えスイッチである、ことを特
徴とする請求項５又は７記載の半導体試験装置。 - 【請求項１０】 コンパレータＣＰの近くに備える所定
の負荷電流で終端できる該コンパレータ終端装置は、第
２ハイレベル終端電源と第２ローレベル終端電源と第２
終端電源切り替えスイッチと第２終端抵抗とを備え、 該第２ハイレベル終端電源はＤＵＴがハイレベルを出力
する駆動能力に対応して所定の負荷電流となるハイ側の
所定電圧を供給するものであり、 該第２ローレベル終端電源はＤＵＴがローレベルを出力
する駆動能力に対応して所定の負荷電流となるロー側の
所定電圧を供給するものであり、 該終端電源切り替えスイッチはパターン発生器ＰＧから
発生する当該チャンネルへの期待値ＥＸＰを受けて、こ
れに同期したタイミングで該第２ハイレベル終端電源若
しくは該第２ローレベル終端電源を該第２終端抵抗の他
端に供給する切り替えスイッチである、ことを特徴とす
る請求項５又は６記載の半導体試験装置。 - 【請求項１１】 ドライバの出力をＯＮ／ＯＦＦ制御す
るドライバイネーブル信号ＤＲＥを受けるドライバ構成
のとき、ドライバＤＲ側を終端する該ドライバ終端装置
は、該ドライバイネーブル信号ＤＲＥに基づいてドライ
バの出力をＯＦＦ状態に制御するときにおいて、当該ド
ライバ側を終端装置として機能させる、ことを特徴とす
る請求項５又は７記載の半導体試験装置。 - 【請求項１２】 該負荷電流低減手段は、伝送線路を終
端する終端抵抗と、前記終端抵抗に供給する終端電源と
の間に定電流装置を直列に挿入して備え、 該定電流装置は外部から所定の電流量に制御可能な定電
流装置である、ことを特徴とする請求項１乃至４記載の
半導体試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001354219A JP3971165B2 (ja) | 2001-11-20 | 2001-11-20 | 半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001354219A JP3971165B2 (ja) | 2001-11-20 | 2001-11-20 | 半導体試験装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006259647A Division JP4395156B2 (ja) | 2006-09-25 | 2006-09-25 | 半導体試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003156528A true JP2003156528A (ja) | 2003-05-30 |
| JP3971165B2 JP3971165B2 (ja) | 2007-09-05 |
Family
ID=19166110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001354219A Expired - Fee Related JP3971165B2 (ja) | 2001-11-20 | 2001-11-20 | 半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3971165B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005292116A (ja) * | 2004-03-31 | 2005-10-20 | Nanya Technology Corp | 半導体装置を試験するための装置及び方法 |
| JP2008039779A (ja) * | 2006-08-01 | 2008-02-21 | Unitest Inc | 半導体素子のテスト装置 |
-
2001
- 2001-11-20 JP JP2001354219A patent/JP3971165B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005292116A (ja) * | 2004-03-31 | 2005-10-20 | Nanya Technology Corp | 半導体装置を試験するための装置及び方法 |
| JP2008039779A (ja) * | 2006-08-01 | 2008-02-21 | Unitest Inc | 半導体素子のテスト装置 |
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| Publication number | Publication date |
|---|---|
| JP3971165B2 (ja) | 2007-09-05 |
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