JP2001264393A - 半導体試験装置 - Google Patents

Abstract

(57)【要約】 【課題】本発明の目的は、ドライバが終端モード、高抵
抗モードのどちらであっても、良好な試験を実現する半
導体試験装置を提供することにある。 【解決手段】本発明は、上記目的を達成するため、異な
った特性を持つ複数のコンパレータを備え、ドライバの
モード状態に応じてコンパレータを切り替えて使用する
ものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体試験装置に
関するものである。特に、出力側から見たドライバ回路
の入力インピーダンスが切り替わっても、コンパレータ
回路の入力周波数特性を補うことが可能な半導体試験装
置に関する。

【０００２】

【従来の技術】図６に、従来のＩＣテスタのピンエレク
トロニクス構成を示す。

【０００３】ピンエレクトロニクス２には、被試験ＬＳ
Ｉ２５（以下ＤＵＴ）の所定の端子に、あらかじめ設定
された電圧を印加するためのドライバ２０と、ＤＵＴ２
５から出力された応答波形の状態を判定するコンパレー
タ２１と、ドライバ２０のスイッチＳＷ１を開放とする
高抵抗モード時にコンパレータに流れるリーク電流を低
減する電圧利得１倍の低入力電流バッファ２２ａと、２
２ａの電圧利得エラーを補正するための疑似バッファ２
２ｂとを備える。また、ＤＵＴ２５は伝送線路２４を介
して、ドライバ２０とコンパレータ２１とに接続されて
いる。

【０００４】従来のＩＣテスタでは、ＤＵＴ２５の所定
の端子を、あらかじめ設定された電圧で駆動して、所定
の時間後にＤＵＴの出力端子（あるいは入出力端子）か
ら出力された応答波形について、ＨＩＧＨレベルかＬＯ
Ｗレベルかを、コンパレータ２１で判定し、判定結果を
期待値と比較することでＤＵＴの動作試験あるいは性能
試験等を行う。

【０００５】なお、この種の装置としては、例えば、特
開平１０−１９９７２号等を挙げることができる。

【０００６】これら応答波形の測定時の試験条件は、ユ
ーザが記述したテストプログラムによって、終端モード
か高抵抗モードかに決まる。ドライバ２０は、テストプ
ログラムをテスタ本体で電気信号に変換したＩ／Ｏ制御
信号２６ｂによって、終端モードまたは高抵抗モードに
切り替わる。終端モードでは、信号伝送の際のインピー
ダンス不整合による多重反射を防止するため、ドライバ
２０を伝送線路と同じインピーダンス、一般的には５０
Ωで終端する。一方、高抵抗モードでは、ドライバ２０
を高抵抗モードにするため、ＤＵＴ２５とドライバ２０
の間で多重反射が発生するが、従来のＣＭＯＳ、ＴＴＬ
等は立上り時間の遅いデバイスであったために大きな問
題とはならなかった。

【０００７】

【発明が解決しようとする課題】図７は、終端モードと
高抵抗モードの状態を等価回路に置き換えたもので、
（１）が高抵抗モードの等価回路、（２）が終端モード
の等価回路である。図８は、図７（１）と図７（２）の
等価回路の周波数特性を計算により求めたもので、終端
モードと高抵抗モードの周波数特性は大きく異なること
が理解できる。すなわち、高抵抗モードの方が高い周波
数領域において利得が小さくなることが理解できる。こ
れは、終端モードではドライバの寄生容量Ｃｐ１が、ド
ライバの内部抵抗で終端電圧に接続されるため、寄生容
量Ｃｐ１の影響が低減されるのに対し、高抵抗モードで
は、ドライバ内部のスイッチがオフになるため、そのま
ま、コンパレータの入力容量に見えることに起因する。

【０００８】従って、近年、ＣＭＯＳなど、高抵抗モー
ドでの測定を要求するデバイスにおいて、その動作速度
が向上することで、前述のドライバの寄生容量の影響が
無視できなくなり、 ＤＵＴ本来の応答特性を検出でき
なくなってきた。

【０００９】本発明の目的は、ドライバが終端モード、
高抵抗モードのどちらであっても、良好な試験を実現す
る半導体試験装置を提供することにある。特に高抵抗モ
ードでの試験を正確に実現する半導体試験装置を提供す
ることにある。

【００１０】

【課題を解決するための手段】本発明は、上記目的を達
成するため、異なった特性を持つ複数のコンパレータを
備え、ドライバのモード状態に応じてコンパレータを切
り替えて使用するものである。

【００１１】より具体的には、被試験ＬＳＩに所定の試
験波形を印加するドライバ回路と、前記被試験ＬＳＩか
らの応答信号を受けて応答波形の状態を検出する第一、
第二のコンパレータ回路とを有し、試験条件に応じて第
一、第二のコンパレータを切り替えるものである。

【００１２】また、前記第一のコンパレータが終端モー
ド用のコンパレータであり、第二のコンパレータが高抵
抗モード用のコンパレータであるものである。

【００１３】また、前記第二のコンパレータの利得が所
定の周波数帯域において前記第一のコンパレータの利得
よりも大きいものである。

【００１４】ここで、高抵抗モード用コンパレータと
は、試験波形を印加するドライバ回路をＯＦＦした状態
で使用するコンパレータであり、終端モード用コンパレ
ータとは、前記ドライバ回路をＯＮした状態で使用する
コンパレータである。

【００１５】以上のように、ドライバ回路の終端モード
が高抵抗モードに切り替わっても、それに合わせてコン
パレータを切り替えることで、ドライバ回路の寄生容量
によるコンパレータの周波数特性の低下を補償すること
ができる。すなわち、ドライバ回路が高抵抗モードにな
ったとしても、ドライバ回路の寄生容量による周波数特
性の低下を補償できるコンパレータ特性を有するコンパ
レータに切り替えて使用できるように構成することで、
高抵抗モードでの測定においてＤＵＴ本来の応答特性を
検出するものである。従って、ドライバの寄生容量の影
響を大きく受ける高抵抗モードでの測定においても、良
好な周波数特性を有するコンパレータにより、ＤＵＴ本
来の応答特性を検出することができる。

【００１６】

【発明の実施の形態】以下、図面を用いて本発明を詳細
に説明する。

【００１７】図１は、この発明を適用したＩＣテスタの
ピンエレクトロニクスの構成を示す。

【００１８】図において、ピンエレクトロニクス２に
は、ＤＵＴ２５の所定の端子に、あらかじめ設定された
電圧を印加するためのドライバ２０と、ＤＵＴ２５から
出力された応答波形の状態について判定する終端モード
用コンパレータ２１ａと、前記コンパレータ２１ａとは
特性が異なる高抵抗モード用コンパレータ２１ｂと、ド
ライバ２０のスイッチＳＷ１を開放とする高抵抗モード
時にコンパレータに流れるリーク電流を低減する電圧利
得１倍の低入力電流バッファ２２ａと、２２ａの電圧利
得エラーを補正するための疑似バッファ２２ｂと、切替
回路２８を備える。また、ＤＵＴ２５は伝送線路２４を
介して、ドライバ２０と終端モード用コンパレータ２１
ａと高抵抗モード用コンパレータ２１ｂとが接続されて
いる。

【００１９】これら応答波形の測定ときにドライバ２０
は、ＤＵＴ２５の試験条件に応じ、Ｉ／Ｏ制御信号２６
ｂによって、終端モードまたは高抵抗モードに切り替わ
る。また、切替回路２８はＩ／Ｏ制御信号２６ｃによっ
て、試験条件に応じたコンパレータを選択する。例え
ば、 Ｉ／Ｏ制御信号２６ｂに基づいてドライバ２０の
スイッチＳＷ１が開放となり、高抵抗モードになると、
切替回路２８はＩ／Ｏ制御信号２６ｃに基づいて高抵抗
モード用コンパレータ２１ｂの出力を選択する。一方、
Ｉ／Ｏ制御信号２６ｂに基づいてドライバ２０のスイ
ッチＳＷ１が閉じ、終端モードになると、切替回路２８
はＩ／Ｏ制御信号２６ｃに基づいて終端モード用コンパ
レータ２１ａを選択する。なお、Ｉ／Ｏ制御信号２６ｂ
と２６ｃが共通となる制御信号を備え、ドライバ２０と
切替回路２８を、同時に切り替えても良い。この場合、
制御信号を作り出す回路が共通となり、回路規模の増加
を抑えることができる。

【００２０】図２は、この発明を適用した終端モード用
コンパレータと高抵抗モード用コンパレータの周波数特
性の具体例である。コンパレータの周波数特性は、ドラ
イバの出力側から見た周波数特性（ピンエレ入力特性）
とコンパレータ特性に分けられ、その合成特性で表され
る。図２（１）に示す終端モードでは、ピンエレ入力特
性８１と、終端モード用コンパレータ特性８２の合成特
性８０が、終端モード用コンパレータの周波数特性とな
る。また、図２（２）に示す高抵抗モードでは、ピンエ
レ入力特性８６と、高抵抗モード用コンパレータ特性８
７の合成特性８５が、高抵抗モード用コンパレータの周
波数特性となる。

【００２１】ここで、高抵抗モードでは、ドライバの寄
生容量が、そのままコンパレータの入力容量に見えるた
め、終端モードと比べ、ピンエレ入力特性は低下する。
従って、高抵抗モードのピンエレ入力特性８６の低下を
考慮し、高抵抗モード用コンパレータに、図２（２）に
示す高抵抗モード用コンパレータ特性８７の様な特性を
持たせれば、両者の合成特性８５で表される高抵抗モー
ド用コンパレータの周波数特性は、終端モード用コンパ
レータの周波数特性とほぼ揃った特性を得ることが出来
る。つまり、高抵抗モードにおいて、ドライバの寄生容
量の影響を受けたピンエレ入力特性８６を、高抵抗モー
ド用コンパレータ特性８７によって、合成特性８５の周
波数特性低下を補償することができる。

【００２２】これによって、試験条件に応じて切り替わ
るドライバ２０のモードに影響されることなく、良好な
コンパレータの入力周波数特性を得ることができ、ドラ
イバ２０の寄生容量によるコンパレータの周波数特性の
低下を補償することができる。その結果、ドライバの寄
生容量の影響を大きく受ける高抵抗モードでの測定にお
いても、ＤＵＴ本来の応答特性を検出することができ
る。すなわち、Ｉ／Ｏ制御信号２６ｂに基づいてドライ
バ２０のＳＷ１をＯＦＦして高抵抗モードとなったとし
ても、高抵抗モード用コンパレータＢからの出力をコン
パレータ出力２７とすることで、ドライバ２０の寄生容
量によるコンパレータの周波数特性の低下を補償するこ
とができる。

【００２３】図３は、この発明を適用した終端モード用
コンパレータ回路と高抵抗モード用コンパレータ回路の
具体例である。図３において、高抵抗モード用コンパレ
ータＢのＣ３とＣ４（ただしＣ３＝Ｃ４）を、終端モー
ド用コンパレータＡのＣ１とＣ２（ただしＣ１＝Ｃ２）
の値よりも大きくとればよい。コンパレータ切替のため
のトランジスタＱ５，Ｑ６は、制御信号ＳＥＬＰがＨＩ
ＧＨレベル（制御信号ＳＥＬＮがＬＯＷレベル）の時、
トランジスタＱ５がＯＮとなり、終端モード用コンパレ
ータＡの出力が、コンパレータ回路の出力として選択さ
れる。また、制御信号ＳＥＬＰがＬＯＷレベル（制御信
号ＳＥＬＮがＨＩＧＨレベル）の時、トランジスタＱ６
がＯＮとなり、高抵抗モード用コンパレータＢの出力
が、コンパレータ回路の出力として選択される。

【００２４】図４は、図３の回路において、Ｃ１、Ｃ
２、Ｃ３、Ｃ４の値を変えて、回路解析ソフトのＳｐｉ
ｃｅにより周波数特性の解析を行った結果である。図４
（１）は、高抵抗モード用コンパレータＢ（Ｈｉｚ）の
Ｃ３とＣ４の値を、Ｃ３＝Ｃ４＝０．２ｐＦと、Ｃ３＝
Ｃ４＝０．４ｐＦに設定して、高抵抗モード用コンパレ
ータＢの周波数特性を解析したときの結果である。この
結果より、Ｃ３＝Ｃ４＝０．４ｐＦとして、高抵抗モー
ド用コンパレータＢに、図２（２）高抵抗モード用コン
パレータ特性８７に示す様な特性を持たせることで、高
抵抗モード用コンパレータＢの周波数特性は、容量値を
変えるだけで、容易に向上できることが分かる。また、
図４（２）は、終端モード用コンパレータＡ（Ｔｅｒ
ｍ）のＣ１とＣ２を、Ｃ１＝Ｃ２＝０．２ｐＦに設定
し、高抵抗モード用コンパレータＢ（Ｈｉｚ）のＣ３と
Ｃ４を、Ｃ３＝Ｃ４＝０．４ｐＦに設定して、終端モー
ド用コンパレータＡと高抵抗モード用コンパレータＢの
周波数特性を解析したときの結果である。この結果よ
り、終端モード用コンパレータＡと高抵抗モード用コン
パレータＢで、周波数特性の揃ったコンパレータを実現
できることが分かる。

【００２５】図５は、この発明によるコンパレータ回路
を備えた半導体試験装置の一部構成を示すブロック図で
ある。図５において、半導体試験装置は制御コンピュー
タ１１、モニタ１２、プリンタ１３、基準信号発生器１
４、タイミング発生器１５、パターン発生器１６、フェ
イルメモリ１７、デジタルコンパレータ１８、波形フォ
ーマッタ１９、ドライバ２０、アナログコンパレータ２
１、リファレンス電圧発生器２２、により構成される。
基準信号発生器１４は、試験波形の時間基準となる基準
クロック１４ａを発生する。タイミング発生器１５は基
準クロック１４ａを、テスタバス２６を介して設定され
るタイミング設定信号２６ｂにしたがい基準クロック１
４ａを計数し、所望の周期、時間遅れをもつフェーズ信
号１５ａ，１５ｂ，１５ｃを生成する。パターン発生器
１６はタイミング発生器１５からの、フェーズ信号１５
ｂのタイミングでパターンデータ信号１６ａを発生す
る。波形フォーマッタ１９はタイミング信号１５ａのタ
イミングでパターンデータ信号１６ａを論理合成により
被試験素子を試験するためのテスト波形１９ａを生成す
る。ドライバ２０はテスト波形１９ａをリファレンス電
圧発生器２２から入力する波形設定レベル信号２２ａに
したがったハイレベル、ローレベルのテスト波形２０ａ
に波形整形し、伝送線路２４を介して、被試験素子２５
に印加する。アナログコンパレータ２１は被試験素子２
５の応答波形２５ａを、伝送線路２４を介して入力し、
フェーズ信号１５ｃのタイミングで、リファレンス電圧
発生器２２で発生した比較電圧２２ａと比較し、比較結
果２１ａを出力する。このとき、アナログコンパレータ
２１は、試験条件に応じで終端モード用か高抵抗モード
用に切り替わる。例えば、ＣＭＯＳなど、高抵抗モード
での試験を要求するデバイスの場合には、アナログコン
パレータ２１は高抵抗モード用コンパレータに切り替わ
る。また、終端モードでの試験を要求するデバイスの場
合には、終端モード用コンパレータに切り替わる。デジ
タルコンパレータ１８はアナログコンパレータ２１で比
較した被試験素子の応答波形２１ａと良品の応答である
期待値信号１６ｂをフェーズ信号１５ｃのタイミングで
比較し、良否判定を行う。フェイルメモリ１７は被試験
素子２５の良否判定した判定結果１８ａを格納し、試験
終了後にテスタバス２６を介して判定結果２６ｄを制御
コンピュータ１に出力する。上記の動作を被試験素子の
各ピン毎同時に行い、被試験素子２５の良否判定が完了
する。

【００２６】以上のように構成すれば、試験条件に応じ
て切り替わるドライバのモードに影響されることなく、
良好なコンパレータの入力周波数特性を得ることがで
き、ドライバの寄生容量によるコンパレータの周波数特
性の低下を補償することができる。その結果、ドライバ
の寄生容量の影響を大きく受ける高抵抗モードでの測定
においても、ＤＵＴ本来の応答特性を検出することがで
きる。

【００２７】

【発明の効果】本発明によれば、ドライバが終端モー
ド、高抵抗モードのどちらであっても、良好な試験を実
現することができる。特に高抵抗モードでの試験を正確
に実現することができる。

【図面の簡単な説明】

【図１】本発明を適用したＩＣテスタのピンエレクトロ
ニクス構成を示す図。

【図２】本発明を適用した終端モード用コンパレータと
高抵抗モード用コンパレータの周波数特性を示す図。

【図３】この発明を適用した終端モード用コンパレータ
と高抵抗モード用コンパレータの回路図。

【図４】図３に示した回路図のＳｐｉｃｅ解析結果を示
す図。

【図５】本発明によるコンパレータ回路を備えた半導体
試験装置の一部構成を示す図。

【図６】従来のＩＣテスタのピンエレクトロニクス構成
を示す図。

【図７】終端モードと高抵抗モードの状態を示す等価回
路図。

【図８】図７に示す等価回路から周波数特性を計算した
結果を示す図。

【符号の説明】

１１…コンピュータ、１２…モニタ、１３…プリンタ、
１４…基準信号発生器、１５…タイミング発生器、１６
…パターン発生器、１７…フェイルメモリ、１８…デジ
タルコンパレータ、１９…波形フォーマッタ、２０…ド
ライバ２０、２１…アナログコンパレータ、２２…リフ
ァレンス電圧発生器、２４…伝送線路、２５…被試験素
子

───────────────────────────────────────────────────── フロントページの続き (72)発明者 大崎 昭雄 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所生産技術研究所内 (72)発明者 林 良彦 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所生産技術研究所内 (72)発明者 村田 和彦 東京都渋谷区東３丁目16番３号 日立電子 エンジニアリング株式会社内 Ｆターム(参考） 2G032 AB20 AC03 AD04 AD07 AE07 AE08 AE09 AE10 AE12 AF10 AG01 AG07 AH02 AK01 AK11 9A001 BB05 LL05

Claims (3)

【特許請求の範囲】
1. 【請求項１】被試験ＬＳＩに所定の試験波形を印加する
   ドライバ回路と、前記被試験ＬＳＩからの応答信号を受
   けて応答波形の状態を検出する第一、第二のコンパレー
   タ回路とを有し、 試験条件に応じて第一、第二のコンパレータを切り替え
   ることを特徴とする半導体試験装置。
2. 【請求項２】前記第一のコンパレータが終端モード用の
   コンパレータであり、第二のコンパレータが高抵抗モー
   ド用のコンパレータであることを特徴とする請求項１記
   載の半導体試験装置。
3. 【請求項３】前記第二のコンパレータの利得が所定の周
   波数帯域において前記第一のコンパレータの利得よりも
   大きいことを特徴とする請求項１または２記載の半導体
   試験装置。