JP2002135117A - Ｆｆｔおよびデシメーションを用いてサンプルおよびホールド回路におけるタイミングのミスマッチを低減するシステムおよび方法 - Google Patents

Ｆｆｔおよびデシメーションを用いてサンプルおよびホールド回路におけるタイミングのミスマッチを低減するシステムおよび方法

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Mark C Spaeth
シー、スパエス マーク
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Abstract

(57)【要約】 【課題】 タイミングのミスマッチを低減すること。 【解決手段】 入力と出力の間に並列に結合される複数
のサンプルおよびホールド下位回路を具備する高速サン
プルおよびホールド回路。複数のサンプルおよびホール
ド下位回路に結合する較正回路を具備し、この較正回路
は、前記複数のサンプルおよびホールド下位回路でホー
ルド信号を変調し、それによって、前記複数のサンプル
およびホールド下位回路と、それらと関連する歪との間
のタイミングのミスマッチを低減する。複数のサンプル
およびホールド下位回路と関連するタイミングのミスマ
ッチを検出し、それら下位回路でホールド信号を変調す
る。このタイミングのミスマッチは、前記サンプルおよ
びホールド回路の出力データをデジタル・データに変換
し、その高速フーリエ変換を行い、その結果として得ら
れるエネルギー・スペクトラムを分析することによって
検出される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般には電気回路
に関し、更に詳しくは、サンプルおよびホールド回路に
おけるタイミングのミスマッチを低減するシステムおよ
び方法に関する。
【０００２】
【従来技術】アナログ・デジタル変換器（ＡＤＣ）は、
アナログ入力信号を取り入れて、そのアナログ入力を表
示する１つ以上のデジタル信号を生成する重要なアナロ
グ回路である。構成要素が音声入力（アナログ入力）を
受信して、その音声データを内部処理のためのデジタル
・フォーマットに変換する通信アプリケーションのよう
な多くのアプリケーションにおいて、ＡＤＣは用いられ
ている。そのようなＡＤＣを用いる代表的なアプリケー
ションが、従来技術の図１および図２においてそれぞれ
例示されている。例えば、従来技術の図１においては、
代表的なベース・トランシーバ・ステーション（ＢＴ
Ｓ）１０が例示されており、そこでは、ＲＦアナログ入
力信号１２が受信され、増幅されそしてデジタル信号１
４に変換されて、ベースバンド・セクション１６および
ネットワーク・インタフェース・セクション１８におい
て処理される。同様に、従来技術の図２には、ラジオ信
号２２およびセンサ信号２４のような様々なアナログ信
号が、デジタル信号に変換されそれに続いて処理され
る、自動車マルチメディア・システム２０の概略図が例
示されている。更には、これに限定される訳ではない
が、ハード・ディスク・ドライブ（ＨＤＤ）読み取りチ
ャンネル・アプリケーションの含まれるその他の多くの
システム・アプリケーションが存在する。
【０００３】ＡＤＣの最もやっかいな部分の１つは、そ
の前端のサンプルおよびホールド（Ｓ／Ｈ）回路であ
る。ＡＤＣのスピードが大きくなり続けるにつれて、Ｓ
／Ｈ回路の設計はよりやっかいなものとなり、そのよう
なＳ／Ｈ回路のスピードを向上させるために様々な解決
法が提案されている。Ｓ／Ｈ回路のスピードを向上する
１つの従来技術の回路による解決法が、従来技術の図３
において例示されており、参照番号３０で指定されてい
る。Ｓ／Ｈ回路３０は、並列して一緒に結合される４つ
のＳ／Ｈ下位回路３２ａ乃至３２ｄからなる。Ｓ／Ｈ下
位回路３２ａ乃至３２ｄの各々は、個別にＳ／Ｈ回路と
して作動し、ここで入力ＶINは、「サンプリング・モー
ド」の間および入力の状態が出力で「ホールド・モー
ド」に維持されている間に、それぞれ出力ＶOUTに送ら
れる。
【０００４】図３のＳ／Ｈ回路３０の速度は、時間的に
インターリーブされるいくつかの個別のＳ／Ｈ下位回路
を用いることによって増大される。Ｓ／Ｈ回路３０の代
表的なサンプル・タイミング図が、従来技術の図４に例
示されている。時間的にインターリーブされる多重のＳ
／Ｈ下位回路では、各下位回路が４つのクロック（ＣＬ
Ｋ）サイクルで１つのサンプルおよびホールド・サイク
ルを推移しているのに対し、唯一のＳ／Ｈ下位回路で同
様の速度が望まれるならば、サンプルおよびホールド機
能は、各々半（１／２）クロック・サイクル内で完了す
るものでなくてはならないということに注意すること。
したがって、上記並列構成では、個別のＳ／Ｈ下位回路
素子からより高いパフォーマンスを必要とすることな
く、全体の速度が向上される。
【０００５】再度従来技術の図３を参照すると、Ｓ／Ｈ
回路３０全体の出力でのパス・ゲートは、可能な速度制
限であるかのように思えるかもしれないが、通常そのよ
うなＳ／Ｈ回路には１つ以上の出力バッファが続けられ
ている。そのような場合、パス・ゲートのＲＣフィルタ
および出力バッファの入力容量は、通常、並列処理を通
して得られる速度と比較してかなり小さい。
【０００６】
【発明が解決しようとする課題】従来技術の図３の回路
３０に備えられる技術の１つの問題は、Ｓ／Ｈ下位回路
３２ａ乃至３２ｄが完全にマッチしていなければエラー
が生じ得るというものである。Ｓ／Ｈ回路３０と関連す
るミスマッチの３つの主要なタイプは、オフセットのミ
スマッチ、利得のミスマッチおよびタイミングのミスマ
ッチである。従来の個別のＳ／Ｈ下位回路の動作が以下
で簡単に記述されており、タイミングのミスマッチがＳ
／Ｈ回路３０のパフォーマンスに与える影響を評価して
いる。
【０００７】従来技術の代表的なサンプルおよびホール
ド下位回路が、従来技術の図５に例示されており、参照
番号４０で指定されている。回路４０は、図３における
詳細な構造の回路３２ａである。トランジスタＭ１は、
サンプリング・スイッチとして作動し、ＣHOLDは、サン
プリング・キャパシタとして動作する。サンプリング・
モードにおいて、サンプリング信号「Ｓ」が仮定され、
それによってスイッチ４２を閉じ、Ｍ１を活性化する
（Ｍ１をオンとする）。Ｍ１をオンとしてＶINが出力Ｖ
OUTに送られる。
【０００８】Ｓ／Ｈ回路におけるタイミングのミスマッ
チに関する重大な時間のポイントは、サンプリング・ス
イッチＭ１が非活性化され、またはオフとされるときの
瞬間を取り扱う。完全なＣＬＫ／Ｎ期間からのＭ１の非
活性化の偏差が、様々な下位回路の間でタイミングのミ
スマッチを引き起こし、結果として出力ＶOUTで歪を生
じる。Ｍ１を非活性化するために、サンプル信号「Ｓ」
は、ローとなり、ホールド信号「Ｈ」が仮定され、それ
はスイッチ４３を閉じさせる。この瞬間に、Ｍ１のゲー
トが接地に引き下げられ、そしてＭ１をオフとする。各
Ｓ／Ｈ下位回路は、それ自体のホールド信号「Ｈ」を有
しており、結果として、タイミングのミスマッチの主要
な源は、「Ｈ」によって駆動されるスイッチＭ１と各下
位回路スイッチへのホールド信号「Ｈ」の到着とにおけ
るそれぞれのミスマッチに関係している。更には、たと
え様々な下位回路３２ａ乃至３２ｄの「Ｈ」信号の間に
タイミングのミスマッチが生じないとしても、様々な下
位回路の間でのスイッチ４３またはＭ１のサイズのミス
マッチが存在していてそれが不利益にもタイミングのミ
スマッチに貢献する。
【０００９】タイミングのミスマッチが大きく低減され
るサンプルおよびホールド回路において、速度を向上す
る回路および方法が、技術的に必要とされている。
【００１０】
【課題を解決するための手段】本発明によると、高速Ｓ
／Ｈ回路においてタイミングのミスマッチを低減するシ
ステムおよび方法が開示される。
【００１１】本発明によると、様々なＳ／Ｈ下位回路に
おけるサンプリング・スイッチに関するタイミングのミ
スマッチが、その下位回路のホールド信号がＳ／Ｈ下位
回路間のタイミングのミスマッチを最小化するように変
調されるよう、その下位回路を較正する（ｃａｌｉｂｒ
ａｔｉｎｇ）ことによって低減される。上記のように、
ホールド信号の各下位回路のスイッチへの到着に関連す
る様々なＳ／Ｈ下位回路間のタイミングのミスマッチ
が、大きく低減されまたは完全に除去される。
【００１２】本発明の１つの観点によると、並列Ｓ／Ｈ
回路内の下位回路が、正弦波形のテスト信号をＳ／Ｈ回
路入力のアナログ入力に送出し、そしてその回路出力を
分析することによって、タイミングのミスマッチを低減
するように較正される。例えば、アナログ、一般的には
正弦波形の出力が、デジタル・データに変換されて、例
えば、高速フーリエ変換（ＦＦＴ）を用いて処理され
る。その処理されたデータは、例えば、エネルギー・ス
ペクトラムであり、続いて分析されて、Ｓ／Ｈ下位回路
間のタイミングのミスマッチが大いに低減されるか完全
に除去されるように、ホールド信号を変調することによ
って、１つ以上のＳ／Ｈ下位回路を較正するよう使用さ
れる。
【００１３】本発明の別の観点によると、高速Ｓ／Ｈ回
路が、並列して一緒に結合された複数のＳ／Ｈ下位回
路、較正回路（ｃａｌｉｂｒａｔｉｏｎ ｃｉｒｃｕｉ
ｔ）およびそれと結合されるメモリを具備している。そ
の較正回路は、Ｓ／Ｈ下位回路の各々について、ホール
ド信号を変調するよう動作可能である。本発明の代表的
な例示において、較正回路は、１つ以上の所定周波数で
エネルギー振幅を最小化するように動作して、１つ以上
のＳ／Ｈ下位回路のホールド信号を変調し、それによっ
てタイミングのミスマッチと関連する歪を低減する。Ｓ
／Ｈ回路出力の処理および分析に基づいて、１つ以上の
Ｓ／Ｈ下位回路についてホールド（「Ｈ」）信号を変調
する必要のある制御データが識別され、メモリにセーブ
される。続いて、較正回路は、メモリにアクセスし、制
御データを用いて１つ以上のＳ／Ｈ下位回路についてホ
ールド信号を変調し、それによって、タイミングのミス
マッチを低減する。
【００１４】本発明の更に別の観点によると、Ｓ／Ｈ回
路において、タイミングのミスマッチを低減する方法が
提供される。その方法は、複数のＳ／Ｈ回路の１つ以上
についてホールド信号を変調することを具備する。その
変調されたホールド信号は、続いて、それぞれのＳ／Ｈ
下位回路内で使用され、それによって、それらの間でタ
イミングのミスマッチを低減し、そうして出力歪を低減
する。本発明の代表的な例示において、適当なホールド
信号の変調の識別は、正弦波形信号をＳ／Ｈ回路の入力
に入力することによって達成される。そして、Ｓ／Ｈ出
力がデジタル化され、分析されて、タイミングのミスマ
ッチ状態を測定するのに用いられる。例えば、デジタル
出力データについてＦＦＴが行われ、それと関連するエ
ネルギー・スペクトラムが分析されて、タイミングのミ
スマッチが存在し、それによってその状態を確立してい
るのかどうかが確認される。そしてその状態は、お互い
に独立する下位回路についてのホールド信号を変調する
のに用いられる。例えば、各Ｓ／Ｈ下位回路について所
望の変調ホールド信号を確立するのに必要な制御データ
が識別され、メモリにセーブされ、そしてそれに続い
て、較正回路によって使用されて、Ｓ／Ｈ下位回路の各
々についてホールド信号のタイミングをもたらす。
【００１５】以下のおよび関係する目的を達成するため
に、本発明は以下に十分に記述され、とりわけ請求項に
おいて指摘される特徴を具備する。以下の記述および添
付した図面は、本発明の、ある例示された実施例を詳細
に説明する。しかしながら、これらの実施例は、発明の
原理が使用される様々な方法の内の２，３のみを指示す
るものであって、本発明は、そのような実施例の全てお
よびそれらと均等なものを含むことが意図されている。
発明のその他の目的、利点および新規な特徴は、図面と
関係して考慮されるとき、以下の発明の詳細な記述から
明らかとなる。
【００１６】
【発明の実施の形態】ここで、本発明は、添付した図面
に関して記述されるが、同様の番号が付けられた素子
は、同様の部分を表す。本発明は、高速Ｓ／Ｈ回路にお
いてタイミングのミスマッチを低減するシステムおよび
方法に向けられている。時間のインターリーブされた複
数のＳ／Ｈ下位回路を使用するＳ／Ｈ回路において、タ
イミングのミスマッチは、ホールド信号の変調による較
正を介して低減され、それによってＳ／Ｈ下位回路の各
々の間で所定のタイミング関係を確立する。本発明の１
つの代表的な観点によると、較正は、正弦波形のテスト
信号をＳ／Ｈ回路入力に入力し、その回路出力を分析す
ることによって達成される。例えば、Ｓ／Ｈ回路の出力
は、デジタル・データに変換され、例えば、ＦＦＴを行
う信号分析回路を用いて処理される。そして、結果とし
て得られるエネルギーのスペクトラムが分析されて、様
々なＳ／Ｈ下位回路間のタイミングのミスマッチを識別
する。そして、そのような分析が、１つ以上のＳ／Ｈ下
位回路それぞれについてのホールド信号を変調するのに
用いられる。
【００１７】ここで図に目を向けると、図６ａは、高速
並列結合のＳ／Ｈ回路におけるタイミングのミスマッチ
を識別して低減するための、参照番号１００で示された
システムすなわち回路を例示する概略図である。Ｓ／Ｈ
回路１００には、複数のＳ／Ｈ下位回路１０２ａ乃至１
０２ｄ（例えば、４つの下位回路）が含まれており、そ
れらは、入力部分（それにはアナログ入力端子ＶINが含
まれる）と出力端子Ｖ OUTとの間で並列に一緒に結合さ
れている。Ｓ／Ｈ回路１００にはまた、ＡＤＣ１０３、
較正回路１０４および、例えば、その回路の出力ＶOUT
と入力部１０６との間にそれぞれ結合されるＳ／Ｈ下位
回路１０２ａ乃至１０２ｄと関連する信号分析回路１０
５が含まれる。較正回路１０４は、１つ以上の様々なＳ
／Ｈ下位回路についてホールド信号を変調することによ
って、様々なＳ／Ｈ下位回路１０２ａ乃至１０２ｄを較
正するよう動作可能である。下位回路１０２ａ乃至１０
２ｄ間の所望のタイミング関係を結果として生じる較正
は、ホールド信号によって駆動される様々なＳ／Ｈ下位
回路１０２ａ乃至１０２ｄのスイッチにおけるミスマッ
チを低減し、そしてそれによって、Ｓ／Ｈ下位回路１０
２ａ乃至１０２ｄ間のタイミングのミスマッチを低減し
て出力ＶOUTでの歪を低減する。そのような機能性が達
成される方法が、以下により詳細に記述されている。
【００１８】本発明の１つの観点によると、アナログ入
力信号１０７、例えば、所定のテスト周波数を有する正
弦波形信号ＦTESTが、Ｓ／Ｈ回路１００の入力部１０６
に選択的に結合される。例えば、図６ａに例示されるよ
うに、ＦTESTは、スイッチング装置１０８を通して入力
部１０６に結合される。第１スイッチ１０８ａを開いて
アナログ入力信号ＶIN１０９をＳ／Ｈ回路１０２ａの入
力部１０６から切り離し、またＳ／Ｈ回路１０２ａを入
力テスト信号１０７に結合する第２スイッチ１０８ｂを
閉じるよう動作する制御回路（図示されていない）によ
って、スイッチング装置１０８は制御される。したがっ
て、Ｓ／Ｈ回路１０２ａ乃至１０２ｄは、それぞれ、テ
スト較正モードにおいて結合され、標準または通常のア
ナログ・サンプリング・モードにおいて切り離されるよ
うに、スイッチング装置１０８を用いて選択的に使用さ
れる。
【００１９】本発明の１つの観点により、テスト信号１
０７が、Ｓ／Ｈ回路１０２ａ乃至１０２ｄの入力部１０
６に送り込まれ、そうしてアナログ入力ＶINをＦTESTと
置き換える。そして、Ｓ／Ｈ回路１００は、通常通り動
作して、様々な下位回路１０２ａ乃至１０２ｄのホール
ド信号のタイミングに基づいた状態を表す出力
（ＶOU T）を有する。すなわち、タイミングのミスマッ
チがなければ、アナログ入力信号１０７は、一般にＶ
OUTで忠実に再生されるのに対し、Ｓ／Ｈ下位回路間の
タイミングのミスマッチの存在は、ＶOUTで信号１０７
に幾分かの歪を引き起こす。
【００２０】そして、アナログ出力信号は、ＡＤＣ１０
３を用いてデジタル・データＤOUTに変換される（例え
ば、図６ｂに例示される代表的なデジタル・データＤ
OUTを参照）。そして、そのデジタル・データＤOUTは、
信号分析回路１０５に入力され、分析されて、様々なＳ
／Ｈ下位回路１０２ａ乃至１０２ｄ間にタイミングのミ
スマッチが存在するかどうか識別する。そして、信号分
析回路１０５によって行われる分析に基づいて、較正回
路１０４は、１つ以上の下位回路１０２ａ乃至１０２ｄ
のホールド信号を変調（例えば、「Ｈ」をＨ(MOD)に変
調）する。そして、変調されたホールド信号は、出力で
再度入力（ＦTEST）をサンプルするのに用いられ、ま
た、出力ＶOUTは、再度信号分析回路１０５を用いて評
価され直す。このプロセスは、信号分析回路１０５およ
び較正回路１０４を用いて、ホールド信号のタイミング
が、Ｓ／Ｈ下位回路１０２ａ乃至１０２ｄの各々につい
て個別に確立されるまで続けられる。そしてそれに続い
て、変調されたホールド信号（例えば、Ｓ／Ｈ下位回路
１０２ａ乃至１０２ｄの各々について異なるＨ(MOD)）
が、その後較正回路１０４と関係して較正を達成する制
御データとして、メモリ１０９にセーブされる。そし
て、較正回路１０４およびメモリ１０９が、標準または
通常モードの動作で用いられて、様々なＳ／Ｈ下位回路
１０２ａ乃至１０２ｄ間のタイミングのミスマッチを低
減し、それによって、それと関連する出力ＶOUTでの歪
を、図６ｃに例示されるとおり低減する。信号分析回路
１０５は、一旦有効な較正のために必要な制御データが
識別されると、もはや必要ではなくなるということに注
意すること。
【００２１】前述の通り、図６ａの較正回路１０４は、
様々なＳ／Ｈ下位回路１０２ａ乃至１０２ｄを個別に関
連するホールド信号を変調するよう動作する。結果とし
て、各Ｓ／Ｈ下位回路１０２ａ乃至１０２ｄと関連する
ホールド信号が変調される方法および／または程度は、
相互に異なる。本発明の１つの代表的な観点によると、
様々なＳ／Ｈ下位回路１０２ａ乃至１０２ｄについての
ホールド信号は、ホールド信号を与えられた量だけ遅延
させることによって変調される。しかしながら、その代
わりに、ホールド信号を変調させる他の方法も使用さ
れ、かつそのようなホールド信号の変調は、本発明の範
囲内に入るものと考えられる。
【００２２】信号分析の様々な形態が、図６ａの信号分
析回路１０５において使用され、タイミングのミスマッ
チを識別し、かつそのような信号の分析は、本発明の範
囲内に入るものと考えられる。本発明の１つの代表的な
観点によると、信号分析回路１０５は、図６ｂに例示さ
れるように、デジタル信号プロセッサ（ＤＳＰ）回路１
１０を具備する。ＤＳＰ回路１１０は、デジタル・デー
タＤOUTについて高速フーリエ変換（ＦＦＴ）のような
フーリエ変換を行うよう適合されているか、またはそう
でなければそのように構成されている。一般に周知の通
り、フーリエ変換は、時間が変化する入力信号（時間変
域信号）を取り入れて、その信号を周波数変域に変換
し、ここで、信号の振幅は、ある周波数の範囲に渡って
変化する。ＦＦＴは、例えば、図６ｂに例示されるよう
に、デジタル・データＤOUTが周波数変域に変換され
て、それによってエネルギー・スペクトラム１１０ａを
提供するデジタル・フーリエ変換アルゴリズムである。
【００２３】タイミングのミスマッチを示さないＳ／Ｈ
回路１００から結果として得られる代表的なエネルギー
・スペクトラム（例えば、理想的な応答）が、図７ａに
例示されており、参照番号１２０で指定されている。図
７ａのスペクトラム１２０について、１００ＭＨｚの入
力信号（ＦTEST）が１０００ＭＨｚまたは１ＧＨｚ（ｆ
CLK）でサンプルされている。これに対して、２つ以上
のＳ／Ｈ下位回路１０２ａ乃至１０２ｄ間でタイミング
のミスマッチを示すＳ／Ｈ回路から結果として得られる
代表的なエネルギー・スペクトラムが、図７ｂに例示さ
れており、参照番号１３０で指定されている。タイミン
グのミスマッチによる歪を示すエネルギー・スペクトラ
ム１３０は、図７ａの理想的な応答スペクトラム１２０
とは異なっており、とりわけ、様々な周波数でエネルギ
ー・スパイク１３２が存在する（ここで周波数は、入力
テスト信号周波数ｆTESTおよびクロック信号周波数ｆ
CLKの関数である）。結果として、有効な較正（ホール
ド信号変調）は、これらの周波数でエネルギー・スパイ
ク１３２を最小化することであり、それによってデジタ
ル化された出力ＤOUTのエネルギー・スペクトラム１３
０を、図７ａの理想的なスペクトラム１２０に近づかせ
る。タイミングのミスマッチは、与えられたｆ TESTおよ
びｆCLKについて特定の周波数で歪を生じさせるので、
これらの特定の周波数でＦＦＴ出力を検査することによ
って、他のＳ／Ｈ非理想から独立して、タイミングのミ
スマッチを低減することが可能である。
【００２４】デジタル・データＤOUTを分析するとき、
Ｓ／Ｈ回路１００が２つより多くのＳ／Ｈ下位回路１０
２を有するならば、可能なミスマッチが種々あって、続
いてのエネルギー・スペクトラム（例えば、図７ｂのス
ペクトラム１３０）の分析は、どのＳ／Ｈ下位回路１０
２が結果として得られる歪（タイミングのミスマッチに
よって引き起こされる）の原因であるのかを測定するの
が困難であるので、厄介なものとなり得る。本発明の１
つの代表的な観点によると、２つのＳ／Ｈ下位回路の出
力のみが一度に分析されるようにデジタル出力データＤ
OUTをデシメートすることによって、上で識別された問
題は克服される。例えば、Ｓ／Ｈ下位回路１０２ａおよ
び１０２ｂがお互いに関してタイミングのミスマッチを
示すかどうか評価するために、Ｓ／Ｈ下位回路１０２ａ
および１０２ｄと関連するデジタル・データのみが分析
されるようＤOUTがデシメートされる。
【００２５】タイミングのミスマッチが存在しないとき
（例えば、理想的な応答）のデシメートされたデータの
代表的なエネルギー・スペクトラムが図７ｅに例示さ
れ、参照番号１６０で指定されている。これに対して、
タイミングのミスマッチによる歪を示すＤＳＰ回路１１
０によって生成される代表的なエネルギー・スペクトラ
ムが図７ｆに例示され、参照番号１７０で指定されてい
る。図７ｆにおいて、Ｓ／Ｈ下位回路がそれぞれ動作す
る入力テスト信号周波数ｆTESTおよびクロック周波数ｆ
CLKの関数である特定の周波数で、歪がエネルギー・ス
パイク１７２として現れていることに注意すること。Ｓ
／Ｈ下位回路１０２ａおよび１０２ｃの１つまたはそれ
以上の有効な較正は、結果として図７ｆのピーク１７２
を最小化する。
【００２６】デジタル・データＤOUTをデシメートして
２つのＳ／Ｈ下位回路１０２ａおよび１０２ｃ間のタイ
ミングの関係を分析した後、マスタと考えられる同じ下
位回路の１つ（例えば、Ｓ／Ｈ下位回路１０２ａ）と、
Ｓ／Ｈ下位回路の別のもの（例えば、下位回路１０２
ｂ）との間で、ＤOUTの別のデシメーションが行われ
る。そのようなデシメーションを達成する１つの代表的
な方法は、合計Ｍ個のＳ／Ｈ下位回路があって、Ｍ＝２
Nであり、ここでＮが整数（例えば、Ｍ＝４そしてＮ＝
２）であるならば、第１の下位回路１０２ａをマスタと
し、マスタおよび第［（Ｍ／２）＋１］下位回路と関連
するデータのみが残るまで、２でデジタル・データをデ
シメートする。これらの下位回路で分析を行った後、異
なるＳ／Ｈ下位回路が、例えば、ＣＬＫ信号線を再経路
付けすることによって、第［（Ｍ／２）＋１］下位回路
となるように、物理的にＳ／Ｈ下位回路１０２ｂ乃至１
０２ｄを再マッピングすることができる。したがって、
Ｍ＝４ならば、ＤOUTはＳ／Ｈ下位回路からのデータを
以下のように表す： １２３４１２３４１２３４１２３４１２３４．．．； これは、前述の方法でデシメートされ、 １３１３１３１３１３１３１３１３１３１３．．． となる。前述のようにＳ／Ｈ下位回路を再マッピングす
ると、ＤOUTは、 １３２４１３２４１３２４１３２４１３２４．．．； であり、これは、前述の方法でデシメートされ、 １２１２１２１２１２１２１２１２１２１２．．． となり、以下同様である。
【００２７】図７ｅおよび図７ｆは、本発明の１つの代
表的な観点による前述のデシメーションおよび分析を例
示する。図７ｅは、デシメートされたデータについての
エネルギー・スペクトラム１６０を例示し、ここで、対
応するＳ／Ｈ下位回路１０２ａおよび１０２ｂは、タイ
ミングのミスマッチによる歪を示さない（例えば、理想
的な応答）。前記例において、入力テスト信号周波数ｆ
TEST＝１００ＭＨｚであり、クロック信号ｆCLK＝１Ｇ
Ｈｚである。更には、信号分析の簡略性および安定性の
ために、確実にｆTEST＜ｆCLK／２(N+1)かつｆTEST≠ｆ
CLK／Ｎとすることが望ましい。
【００２８】図７ｆは、同じＳ／Ｈ下位回路１０２ａお
よび１０２ｃと関連するエネルギー・スペクトラム１７
０を例示し、ここで、それらの間にタイミングのミスマ
ッチ（およびそれ故の歪）が存在する。典型的には、２
つの下位回路についてのいかなるタイミングのミスマッ
チもｆCLK／２±ｆTESTで現れるが、しかしながら、前
述のデシメーションのためミスマッチ（もしあるなら
ば）は、ｆCLK／２±ｆC LK／４±ｆTESTで生じる。した
がって、例えば、エネルギー・スペクトラム１７０の分
析は、これらの周波数（例えば、１５０ＭＨｚ、３５０
ＭＨｚ、６５０ＭＨｚおよび８５０ＭＨｚ）でのエネル
ギーに焦点を当てる。図７ｆにおいて、それぞれのＳ／
Ｈ下位回路１０２ａおよび１０２ｂ間のタイミングのミ
スマッチを低減するために、較正（下位回路１０２ａお
よび／または１０２ｂの一方または双方についてのホー
ルド信号の変調）が必要とされることを指示する、問題
の周波数にエネルギー・スパイク１７２が存在すること
に注意すること。較正回路１０４による較正に際して、
前述の分析は、関連する較正をもって再度行われ、その
プロセスは、問題の周波数でのエネルギーが、例えば、
図７ｅの理想応答スペクトラム１６０に示されるよう
に、最小化されるまで繰り返す。そして、望ましい条件
を達成するのに必要な制御データが、その後のＳ／Ｈ回
路１００の動作のためにメモリ１０９にセーブされる。
【００２９】ここで、較正プロセスの詳細に目を向ける
と、関連する較正回路１０４（または各下位回路がそれ
自体の較正回路を使用するならば、代わりに較正下位回
路）を有する代表的なＳ／Ｈ下位回路１０２ａが、図８
により詳細に例示される。Ｓ／Ｈ下位回路１０２ａに
は、サンプリング・スイッチＭ１およびホールディング
・キャパシタＣHOLDが含まれている。更には、下位回路
１０２ａには、図示される通り、スイッチ１１１および
１１４がそれぞれ含まれている。Ｓ／Ｈ下位回路１０２
ａは、以下の代表的な方法で較正回路１０４と関係して
動作する。サンプリング信号「Ｓ」が仮定される（ハイ
となる）とき、スイッチ１１１が閉じられ、それによっ
てＶddをＭ１のゲートに結合してＭ１をオンとする。同
時に「Ｓ」が仮定され、ホールド信号「Ｈ」がローとな
り、スイッチ１１４を開かせる。Ｍ１がオンのとき、入
力（正弦波形の入力信号ＦTEST）は、Ｍ１を通り、それ
は導通し、およびバッファ１１６を通って出力ＶOUTに
送られる。そのようなＳ／Ｈ下位回路の動作は、サンプ
リング・モードを構成する。
【００３０】サンプリング・モードを中断するときにな
ると、ホールド信号「Ｈ」はハイとなり、一方サンプリ
ング信号「Ｓ」はローとなり、それらはそれぞれスイッ
チ１１４を閉じさせ、他のスイッチ１１１を開けさせ
る。出力ＶOUTの電圧状態は維持され、一方Ｍ１は、ホ
ールディング・キャパシタＣHOLDによってオフとなる。
したがって、前記状態の間、Ｓ／Ｈ下位回路１０２ａ
は、「ホールディング」モードの動作をしており、ここ
で、出力での状態は、ホールド信号がスイッチ１１４に
到達してそれを閉じ、そうして回路の接地電位がノード
４４に現れるタイミングに影響を与える時間の関数であ
る。
【００３１】従来技術の図３と関係して先に記述された
通り、ＣＬＫ端と、ホールド信号（「Ｈ」）の上昇端が
スイッチ１１４を閉じてトランジスタＭ１をオフとする
サンプリング瞬間との間に遅延がある。この遅延が、全
ての下位回路について正確に同じものでないとき、Ｓ／
Ｈ下位回路１０２ａ乃至１０２ｄ間にタイミングのミス
マッチが生じる。本発明は、各Ｓ／Ｈ下位回路１０２ａ
乃至１０２ｄについてスイッチ１１４（Ｈ(MOD)）を活
性化するのに用いられるホールド信号のタイミングを変
調することによって、そのようなタイミングのミスマッ
チを低減するか完全に除去する。
【００３２】図８のＳ／Ｈ下位回路１０２ａにおいて、
ＦTEST信号が、下位回路入力に送り込まれ、その状態は
ホールド信号「Ｈ」のタイミングに基づいて「保持さ
れ」る。したがって、上記強調された信号処理および分
析の記述において、１つ以上の他の下位回路出力と関係
する、サンプルおよびホールド・サイクルにおける出力
ＶOUTを分析することによって、較正回路１０４は、ホ
ールド信号に応答してそれを変調し、様々な下位回路間
の望ましい所定のタイミング関係を確立（およびそうし
てエネルギー・スペクトラムにおける所定の周波数での
エネルギー・スパイクを最小化）する。
【００３３】本発明の１つの代表的な観点によると、較
正回路１０４は、ホールド信号に遅延を加えることによ
ってそれを変調する。様々な回路が、ホールド信号を遅
延させ、またはそうでなければ、それを変調するのに使
用され、そしてそのようないずれの回路も本発明の範囲
内に入るものと考えられる。１つの代表的な遅延回路１
２４が、図９に例示されている。遅延回路１２４には、
入ってくるホールド信号を取り入れて、その信号をＨ
(bar)に反転する第１インバータ２３０が含まれてい
る。第１インバータ２３０の出力は、結合されている素
子の数によって、様々な量だけ反転されたホールド信号
（Ｈ(bar)）を遅延するよう動作する、複数の選択的に
使用可能な容量負荷素子２３２を有する。
【００３４】容量負荷素子２３２には、それぞれスイッ
チＳＷO乃至ＳＷnと直列の複数のキャパシタＣO乃至Ｃn
が含まれており、それらは、制御回路またはメモリ１０
９（図示されていない）からの、制御信号または制御デ
ータＤO乃至Ｄnによって制御される。制御信号が、スイ
ッチ（例えば、スイッチＳＷO）を活性化するとき、関
連するキャパシタＣOは、第１インバータ２３０の出力
に結合され、それによって遅延をＨ(bar)に加える。図
９から分かる通り、全てのスイッチが開いているなら
ば、Ｈと関連する遅延は無視できるものであり、一方、
制御信号ＤO乃至Ｄnが、全てのスイッチが閉じられるよ
うに指令するなら、最大のホールド信号の遅延が達成さ
れる。そして、遅延されたＨ(bar)信号が、第２インバ
ータ２３４を介して変調されたホールド信号
（Ｈ(MOD)）として再反転され直す。前述の通り、同じ
サイズのＮ個のキャパシタは、Ｎ個の異なる遅延を提供
する。代わりに、ホールド信号を変調するのにより大き
な解像度が望まれるならば、キャパシタ相互に異なるサ
イズとされ、異なる量の遅延を提供する。例えば、キャ
パシタのサイズが、バイナリなやり方で重み付けられる
ならば、望まれる通り２N個の異なる遅延が達成され
る。
【００３５】したがって、先に記述されたように、メモ
リ１０９にセーブされている制御データが、Ｓ／Ｈ下位
回路の各々についてホールド信号のタイミングを変調す
るのに用いられる。更には、タイミングのミスマッチは
温度の関数として変化するので、前述された較正プロセ
スが、望み通り、回路温度に基づいた、制御データの異
なる組を生成するのに用いられる。
【００３６】本発明の更に別の観点によると、図１０に
例示される通り、Ｓ／Ｈ回路におけるタイミングのミス
マッチを低減する方法が開示され、参照番号３００で指
定される。方法３００は主として、Ｓ／Ｈ下位回路と関
連する１つ以上のホールド信号を変調することによっ
て、様々な、時間のインターリーブされたＳ／Ｈ下位回
路間のタイミングのミスマッチを低減することに関す
る。方法３００は、ステップ３０２で始まり、そこでは
アナログ入力信号、例えば、所定周波数ｆTESTを有する
正弦波形の入力信号が、Ｓ／Ｈ回路１００に入力され
る。Ｓ／Ｈ回路１００は、その通常の方法で動作し、入
力信号の関数であるＶOUTで出力を生成する。そして、
出力信号は、ステップ３０４で分析されて、様々なＳ／
Ｈ下位回路１０２ａ乃至１０２ｄ間にタイミングのミス
マッチが存在するかどうか測定する。Ｓ／Ｈ下位回路の
各々が、相互に関して正確にマッチされることは比較的
稀であるので、方法３００は、存在するミスマッチが、
ステップ３０６で「十分にマッチされて」いると考えら
れるだけ十分小さいかどうか問い合わせる。もしそうで
なければ（ステップ３０６でＮＯ）、方法３００は、例
えば、ステップ３０８で上に記述された方法で、図６ａ
の較正回路１０４を用いて、１つ以上のＳ／Ｈ下位回路
を変調する。そうでないならば（ステップ３０６でＹＥ
Ｓ）、Ｓ／Ｈ回路１００の出力での歪は受け入れ可能な
レベル以下であり、方法３００は、ステップ３１０で終
了する。
【００３７】ステップ３０４でのＳ／Ｈ回路出力の分析
は、様々な異なる分析方法論で遂行され、そしてそのよ
うな方法論は全て本発明の範囲内に入るものと考えられ
る。本発明の１つの代表的な観点によると、ステップ３
０４は、図１１のフローチャートに例示されるように実
行される。そのような分析には、例えば、ＡＤＣ１０３
を用いることによって、ステップ３２０でＳ／Ｈ回路出
力データをデジタル・データに変換することが含まれ
る。そして、結果として得られるデジタル・データ、例
えば、図６ａのＤOUTは、ステップ３２２で処理され
る。本発明の１つの代表的な観点によると、デジタル・
データについてＦＦＴが行われ、それによって、結果と
して関連するエネルギー・スペクトラムが生じる。
【００３８】そして、ステップ３２２の処理されたデー
タは、所定のデータ・ポイントで分析されて、ステップ
３２４で、様々なＳ／Ｈ下位回路１０２ａ乃至１０２ｄ
間にタイミングのミスマッチが存在するかどうか識別す
る。例えば、デジタル・データについてステップ３２２
で、例えば、ＤＳＰ回路１１０を用いて、ＦＦＴが行わ
れ、それによって時間変域からのデータを周波数変域へ
と変換し、結果としてエネルギー・スペクトラムを生じ
る。そして、そのエネルギー・スペクトラムは、入力テ
スト信号周波数および回路クロック周波数の関数である
１つ以上の所定の周波数で、ステップ３２４にて分析さ
れる。所定周波数でのエネルギーが、最小値であるかど
うかを分析することによって、タイミングのミスマッチ
が生じるかどうかが、また、もしそうであるならば、ど
の下位回路間にそのようなミスマッチが存在するのかが
測定される。
【００３９】本発明の１つの代表的な観点によると、Ｄ
ＳＰ回路１１０を用いてデジタル・データについてＦＦ
Ｔを行うステップ３２２の信号処理が、図１２のフロー
チャートに例示されている。最初に、Ｓ／Ｈ下位回路１
０２ａ乃至１０２ｄの１つと関連するデータの一部が、
ステップ３３０でのマスタとして選択され、そして、そ
の他の下位回路と関連する全てのデータが、マスタに関
してここに分析される。上の方法で、続いて、タイミン
グのミスマッチを、マスタに関してその他の下位回路の
タイミング関係に影響を及ぼさない方法で、調整するこ
とができる。
【００４０】前記分析方法論は、ステップ３３２で、残
りのデータがマスタおよび第［（Ｍ／２）＋１］下位回
路と関連するデータのみとなるまで、２でデジタル出力
をデシメートすることによって達成される。このよう
に、Ｍ＝４の下位回路であるならば、残りのデジタル・
データは、第１および第３下位回路１０２ａおよび１０
２ｃとそれぞれ関連する。そして、デシメートされたデ
ータは、ＤＳＰを用いて処理され、デシメートされたデ
ータについてＦＦＴを行い、そして、結果として得られ
るスペクトラムが、ステップ３２４で２つのそれぞれの
Ｓ／Ｈ下位回路間でのタイミングのミスマッチを識別
し、かつ最小化するように分析される。上で記述された
通り、タイミングのミスマッチは、関連するホールド信
号の一方または双方を変調することで下位回路の一方ま
たは双方を較正することによって、最小化することがで
きる。
【００４１】そして、分析（ステップ３２２）は、ステ
ップ３３６に続き、そこで全てのＳ／Ｈ下位回路が分析
されたかどうか質問がなされる。なされていないならば
（ステップ３３６でＮＯ）、例えば、回路１００からの
デジタル・データ出力のオーダが変えられる（すなわ
ち、下位回路の再指定）ように、それぞれのクロック信
号線を再経路付けすることによって、様々なＳ／Ｈ下位
回路（マスタを除く）１０２ｂ乃至１０２ｄが、ステッ
プ３３８で物理的に再指定される。そして、整理し直さ
れたデジタル・データが、再度ステップ３３２でデシメ
ートされる。データは、整理し直されたので、残りのデ
ータは、例えば、Ｓ／Ｈ下位回路１０２ａおよび１０２
ｄと関連するデータである。そして、ステップ３３４
は、ＦＦＴを行い、デシメートされたデータと関連する
エネルギー・スペクトラムを分析して、選択された下位
回路と関連するタイミングのミスマッチを識別し、最小
化する。ステップ３３２乃至３３８は、マスタに関して
全ての下位回路が分析されるまで（ステップ３３６でＹ
ＥＳ）続き、その時点で、ステップ３２２での分析がス
テップ３４０で完了する。
【００４２】本発明のなおも別の観点によると、図１１
の処理および分析ステップ３２２は、図１３のフローチ
ャートに例示されるように、別の方法で行われ、そし
て、参照番号４００で指定される。処理および分析には
なおも、デジタル・データについてＦＦＴを行うことが
含まれており、しかしながら、そのような処理が行われ
る詳細は異なっている。最初に、Ｓ／Ｈ下位回路の１
つ、例えば、第１下位回路１０２ａが、ステップ４０２
でマスタとして選択される。そして、計数のために用い
られる整数の変数、例えば、Ｊが初期化されて、ステッ
プ４０４で２なる初期値を与えられる。その変数は、以
下で更に詳細に記述されるとおり、続いてのデシメーシ
ョン・プロセスで使用される。
【００４３】Ｓ／Ｈ回路１００からのデジタル出力デー
タＤOUTは、マスタおよび第Ｊ下位回路と関連するデー
タを選択することによって、ステップ４０６でデシメー
トされ、Ｊ＝２（例えば、１２１２１２１２．．．）で
あるので、その第Ｊ下位回路は、現在は第２下位回路１
０２ｂである。そして、そのデシメートされたデータが
処理される。しかしながら、デシメーションによって、
タイミングのミスマッチ（分析の目的である）と関連す
るハーモニックス（ｈａｒｍｏｎｉｃｓ）をマスクす
る、結果として得られるエネルギー・スペクトラムに、
ハーモニックスが導入される。したがって、そのデシメ
ーション・プロセスと関連するハーモニックスは、ステ
ップ４０８で、無視されるか、または、結果として得ら
れるエネルギー・スペクトラムから濾過して取り除かれ
る。そして、結果として得られる濾過されたエネルギー
・スペクトラムは、ステップ４１０で、分析され、（デ
シメーション・プロセスによって選択された通りの）２
つの選択された下位回路間のタイミングのミスマッチを
識別して最小化するのに用いられる。
【００４４】この例が、図７ｃおよび７ｄに示されてい
る。図７ｃは、オフセットの無い１２１２１２１
２．．．デシメーションについての出力スペクトラムを
示す。１４３ａ乃至１４３ｄと名づけられたスパイク
は、デシメーションによる歪を表す。これらのスパイク
は濾過されて取り除かれる。図７ｄにおいて、オフセッ
トのある１２１２１２１２．．．デシメーションについ
ての出力スペクトラムが示されている。スパイク１５３
ａ乃至１５３ｄは、デシメーションによるもので無視さ
れる。スパイク１５２は、タイミングのミスマッチによ
るもので、較正アルゴリズムによって最小化される。
【００４５】そして、方法４００が続けられ、ステップ
４１２で整数ＪがＭ以上であるかどうか質問され、ここ
でＭは、下位回路の合計数（例えば、Ｍ＝４）を表す。
Ｍ以上でなければ（ステップ４１２でＮＯ）、まだ全て
の下位回路が分析されておらず、そして、下位回路変数
ＪがＪ＝３となるようにステップ４１４で増加される。
そして、デシメーション・ステップ４０６が、第１およ
び第３Ｓ／Ｈ下位回路と関連するデータが維持される
（例えば、１３１３１３１３１３．．．）ように、繰り
返される。ステップ４０６乃至４１４は、ステップ４１
２で となるまで（全ての下位回路１０２ａ乃至１０２ｄが分
析されている）繰り返し続けられ、その時点で方法４０
０は、ステップ４１６で終了する。
【００４６】前記においてアナログ信号経路が示されて
おり、単一端のものとして記述されているけれども、特
異なアナログ信号経路を用いる実施例もまた使用され、
本発明の範囲内に入るものと考えられる。
【００４７】前述の技術は、回路が最初にオンとされて
行われるように記述されているけれども、それは、用い
られるシステムの要件によって、ＡＤＣの動作間に、規
則的または不規則な間隔ででもまた適用することができ
る。そのような使用も本発明の範囲内に入るものと考え
られる。更には、前述の技術は、ＡＤＣが出力を生成し
ていないＡＤＣ較正期間中に行われるものと記述されて
いるけれども、それはまた、更なるＳ／Ｈ下位回路が利
用できるならば、バックグランドにおいても行うことが
できる。そのような動作も本発明の範囲内に入るものと
考えられる。
【００４８】発明は、ある好ましい実施例に関して示さ
れ、また記述されているけれども、この明細書および添
付した図面を読んで理解することで、他の当業者が等価
の変更および修正を行うことが明らかである。とりわ
け、前述の構成要素（組立体、装置、回路など）によっ
て行われる様々な機能に関して、そのような構成要素を
記述するのに用いられる用語（「手段」と言及すること
を含む）は、そうでないように指示されていなければ、
たとえ構造上、ここに例示される代表的な発明の実施例
における機能を実行する、開示された構造に等価ではな
くとも、記述された構成要素の特定の機能を行う（すな
わち、機能的に等価である）いかなる構成要素にも対応
することが意図されている。更には、発明の特定の要件
が、いくつかの実施例の１つのみに関して開示されてい
る一方で、そのような要件は、所定のまたは特定のアプ
リケーションにとって望ましいかまたは利点があるよう
に、他の実施例の、１つ以上の他の要件と結合されても
よい。更には、用語「を含む（ｉｎｃｌｕｄｅｓ）」
が、詳細な説明か請求の範囲かに用いられる程度に、そ
のような用語は、用語「を具備する（ｃｏｍｐｒｉｓｉ
ｎｇ）」と同様に包括的であることを意図している。
【００４９】以上の説明に関してさらに以下の項を開示
する。 （１） 高速並列結合のサンプルおよびホールド回路に
おいてタイミングのミスマッチを低減する方法であっ
て、複数のサンプルおよびホールド下位回路と関連する
タイミングのミスマッチを検出し、ここで、そのタイミ
ングのミスマッチの検出は、前記サンプルおよびホール
ド回路と関連する出力データをデジタル・データに変換
し、デジタル信号処理回路を用いて実時間で前記デジタ
ル・データの信号処理を行い、その処理されたデジタル
・データを分析し、そのような分析を用いてタイミング
のミスマッチが存在するかどうか判断することを具備し
ており、前記サンプルおよびホールド回路内の複数のサ
ンプルおよびホールド下位回路の１つ以上についてホー
ルド信号を変調し、その変調されたホールド信号を用い
て前記サンプルおよびホールド下位回路をそれぞれ動作
させるステップを具備する方法。 （２） 前記デジタル・データの信号処理を行うステッ
プは、前記デジタル・データのフーリエ変換を行うこと
を具備する第１項に記載の方法。 （３） 前記フーリエ変換は、高速フーリエ変換を具備
する第２項に記載の方法。 （４） 前記処理されたデジタル・データを分析するス
テップは、前記処理された信号データと関連する周波数
スペクトラムを評価し、その周波数スペクトラムに基づ
いてタイミングのミスマッチが存在するかどうか判断す
ることを具備する第１項に記載の方法。 （５） 前記処理されたデジタル・データを分析するス
テップは、更に、１つ以上の所定の周波数で前記周波数
スペクトラムを評価し、その周波数スペクトラムの振幅
が所定の閾値を超えるならば、前記サンプルおよびホー
ルド下位回路間にタイミングのミスマッチが存在すると
判断することを具備する第４項に記載の方法。 （６） 前記１つ以上の所定の周波数は、前記サンプル
およびホールド下位回路と関連する入力テスト信号周波
数およびクロック信号周波数の関数である第５項に記載
の方法。 （７） 前記デジタル・データの信号処理を行うステッ
プは、前記サンプルおよびホールド下位回路の１つと関
連し、前記サンプルおよびホールド下位回路の１つをマ
スタとして確立する前記デジタル・データの一部を選択
し、前記サンプルおよびホールド下位回路の別のものと
関連するデジタル・データの別の部分を選択し、その選
択されたデジタル・データの部分の高速フーリエ変換を
行い、それによってそれと関連するエネルギー・スペク
トラムを生成することを具備する第２項に記載の方法。 （８） 前記デジタル・データの信号処理を行うステッ
プが、更に、（ａ）先に選択されなかったサンプルおよ
びホールド下位回路の１つと関連するデジタル・データ
の更に別の部分を選択し、（ｂ）そのデジタル・データ
の更に別の部分および前記マスタのサンプルおよびホー
ルド下位回路と関連するデータの高速フーリエ変換を行
い、それによってそれと関連するエネルギー・スペクト
ラムを生成し、（ｃ）前記サンプルおよびホールド下位
回路と関連するデータの全てが選択され、処理されるま
で、ステップ（ａ）および（ｂ）を繰り返すステップを
具備する第７項に記載の方法。 （９） サンプルおよびホールド下位回路の数がＭであ
り、ここでＭは１より大きな整数であり、変数Ｊが前記
サンプルおよびホールド下位回路の特定の１つを表して
おり、Ｊは整数であり、また前記デジタル・データの信
号処理を行うことは、（ａ）Ｊを１に等しく設定し、
（ｂ）第Ｊサンプルおよびホールド下位回路と関連する
デジタル・データの一部を選択し、ここでその選択され
たサンプルおよびホールド下位回路は、マスタを具備し
ており、（ｃ）Ｊを増加させ、（ｄ）前記マスタおよび
第Ｊサンプルおよびホールド下位回路と関連するデジタ
ル・データを選択することによって、デジタル・データ
をデシメートし、（ｅ）その選択されたデジタル・デー
タの高速フーリエ変換を行い、それによってマスタおよ
び第Ｊサンプルおよびホールド下位回路と関連するエネ
ルギー・スペクトラムを生成することを具備する第２項
に記載の方法。 （１０） 前記デジタル・データの信号処理を行うこと
は、更に、（ｆ）Ｊを増加させ、（ｇ）前記サンプルお
よびホールド下位回路と関連する全てのデジタル・デー
タが処理されるまでステップ（ａ）乃至（ｅ）を繰り返
すことを具備する第９項に記載の方法。 （１１） 前記サンプルおよびホールド回路間の前記タ
イミングのミスマッチに関係しない、前記エネルギー・
スペクトラムにおけるハーモニックスを濾過して取り除
くステップを更に具備する第１０項に記載の方法。 （１２） 並列結合の、時間のインタリーブされた、関
連する複数のサンプルおよびホールド下位回路を有する
高速サンプルおよびホールド回路を特性化する方法であ
って、正弦波形のテスト信号を前記サンプルおよびホー
ルド回路の入力に結合し、ここで、そのサンプルおよび
ホールド回路の出力は、前記正弦波形のテスト信号入力
の関数であり、前記サンプルおよびホールド回路の前記
出力の信号処理を行い、前記サンプルおよびホールド下
位回路の２つ以上の間にタイミングのミスマッチが存在
するかどうか判断するステップを具備する方法。 （１３） 前記サンプルおよびホールド回路の前記出力
をデジタル・データに変換するステップを更に具備する
第１２項に記載の方法。 （１４） 前記信号処理は、デジタル信号処理を具備す
る第１３項に記載の方法。 （１５） 前記デジタル信号処理は、高速フーリエ変換
を行い、それによってそれと関連するエネルギー・スペ
クトラムを生成することを具備する第１４項に記載の方
法。 （１６） タイミングのミスマッチが存在するかどうか
を判断することは、１つ以上の所定の周波数で前記エネ
ルギー・スペクトラムの振幅を評価することを具備する
第１５項に記載の方法。 （１７） 前記１つ以上の所定の周波数は、前記正弦波
形のテスト信号の周波数および前記サンプルおよびホー
ルド下位回路と関連するクロック信号の周波数の関数で
ある第１６項に記載の方法。 （１８） 信号処理を行うことが、前記サンプルおよび
ホールド回路の前記出力をデジタル・データに変換し、
第１変数Ｍを確立し、ここでＭは、整数であって、サン
プルおよびホールド下位回路の合計数を表しており、第
２変数Ｎを確立し、ここでＮは、整数であってＭ＝２N
であり、前記サンプルおよびホールド下位回路の２つを
表すデジタル・データの部分を隔離するようにデジタル
・データをデシメートし、ここで、それら２つのサンプ
ルおよびホールド下位回路の１つは、マスタであると考
えられ、また各デジタル・データ部分は、そのマスタの
サンプルおよびホールド下位回路および前記サンプルお
よびホールド下位回路の異なる１つと関連するデータを
表しており、そのデシメートされたデジタル・データの
高速フーリエ変換を行い、それによって２つのサンプル
およびホールド下位回路と関連するエネルギー・スペク
トラムを生成することを具備する第１２項に記載の方
法。 （１９） 前記デジタル・データをデシメートすること
が、更に、（ａ）第３変数Ｊを確立し、ここでＪは２に
等しく、（ｂ）マスタとしての第１サンプルおよびホー
ルド下位回路と関連するデジタル・データの部分を識別
し、（ｃ）第Ｊサンプルおよびホールド下位回路と関連
するデジタル・データの部分を識別し、（ｄ）前記マス
タおよび前記第Ｊサンプルおよびホールド下位回路と関
連するデータ部分を表すデータの組を処理のために確立
し、（ｅ）Ｊを増加させ、（ｆ）Ｊ＞Ｍとなるまでステ
ップ（ａ）乃至（ｅ）を繰り返すステップを具備する第
１８項に記載の方法。 （２０） 前記サンプルおよびホールド回路間の前記タ
イミングのミスマッチに関係しない、前記エネルギー・
スペクトラムにおけるハーモニックスを濾過して取り除
くステップを更に具備する第１９項に記載の方法。 （２１） 本発明は、入力と出力の間に並列に結合され
る複数のサンプルおよびホールド下位回路を具備する高
速サンプルおよびホールド回路に関する。この回路はま
た、その複数のサンプルおよびホールド下位回路に結合
する較正回路を具備する。この較正回路は、前記複数の
サンプルおよびホールド下位回路の１つ以上についてホ
ールド信号を変調し、それによって、前記複数のサンプ
ルおよびホールド下位回路と、それらと関連する歪との
間のタイミングのミスマッチを低減するよう動作可能で
ある。本発明はまた、高速並列結合のサンプルおよびホ
ールド回路におけるタイミングのミスマッチを低減する
方法を具備する。この方法は、複数のサンプルおよびホ
ールド下位回路と関連するタイミングのミスマッチを検
出し、そしてそれら下位回路の１つ以上についてホール
ド信号を変調することを具備する。１つの代表的な方法
において、このタイミングのミスマッチは、前記サンプ
ルおよびホールド回路の出力データをデジタル・データ
に変換し、その高速フーリエ変換を行い、そして、その
結果として得られるエネルギー・スペクトラムを分析す
ることによって検出される。
【図面の簡単な説明】
【図１】複数のＡＤＣを用いる従来技術のベース・トラ
ンシーバ・ステーションを例示するブロック・システム
・レベルの図である。
【図２】複数のＡＤＣを使用する従来技術の自動車用の
マルチメディア制御器を例示するブロック・システム・
レベルの図である。
【図３】並列して一緒に結合された４つのＳ／Ｈ下位回
路を有する従来技術の高速サンプルおよびホールド（Ｓ
／Ｈ）回路を例示する簡略化された概略図である。
【図４】従来技術の図３の４つのＳ／Ｈ下位回路につい
ての代表的なタイミング動作を例示するタイミング図で
ある。
【図５】従来技術の高速Ｓ／Ｈ回路におけるタイミング
のミスマッチと関連する問題を例示するのに役立つ、従
来技術の図３において用いられる代表的な従来技術のＳ
／Ｈ下位回路を例示する概略図である。
【図６ａ】タイミングのミスマッチを識別し、かつ高速
Ｓ／Ｈ回路においてそのようなタイミングのミスマッチ
を除去するか大きく低減する本発明によるシステムを例
示する概略図である。
【図６ｂ】本発明による代表的な信号分析回路の一部を
例示する波形とブロック図との組み合わせである。
【図６ｃ】高速Ｓ／Ｈ回路においてタイミングのミスマ
ッチを除去するか大きく低減する本発明による回路を例
示する概略図である。
【図７ａ】図６ｂの回路の出力データと関連する代表的
なエネルギー・スペクトラムおよび、そのようなエネル
ギー・スペクトラムを用いて、本発明により、Ｓ／Ｈ回
路におけるタイミングのミスマッチがどのように識別さ
れるかを例示する波形図である。
【図７ｂ】図６ｂの回路の出力データと関連する代表的
なエネルギー・スペクトラムおよび、そのようなエネル
ギー・スペクトラムを用いて、本発明により、Ｓ／Ｈ回
路におけるタイミングのミスマッチがどのように識別さ
れるかを例示する波形図である。
【図７ｃ】図６ｂの回路の出力データと関連する代表的
なエネルギー・スペクトラムおよび、そのようなエネル
ギー・スペクトラムを用いて、本発明により、Ｓ／Ｈ回
路におけるタイミングのミスマッチがどのように識別さ
れるかを例示する波形図である。
【図７ｄ】図６ｂの回路の出力データと関連する代表的
なエネルギー・スペクトラムおよび、そのようなエネル
ギー・スペクトラムを用いて、本発明により、Ｓ／Ｈ回
路におけるタイミングのミスマッチがどのように識別さ
れるかを例示する波形図である。
【図７ｅ】図６ｂの回路の出力データと関連する代表的
なエネルギー・スペクトラムおよび、そのようなエネル
ギー・スペクトラムを用いて、本発明により、Ｓ／Ｈ回
路におけるタイミングのミスマッチがどのように識別さ
れるかを例示する波形図である。
【図７ｆ】図６ｂの回路の出力データと関連する代表的
なエネルギー・スペクトラムおよび、そのようなエネル
ギー・スペクトラムを用いて、本発明により、Ｓ／Ｈ回
路におけるタイミングのミスマッチがどのように識別さ
れるかを例示する波形図である。
【図８】本発明による、較正回路と、図６ａまたは図６
ｃの高速Ｓ／Ｈ回路内の代表的な下位回路とを例示する
ブロック図と概略図の組み合わせである。
【図９】本発明による、図８のＳ／Ｈ下位回路について
のホールド信号を変調する代表的な較正回路を例示する
ブロック図である。
【図１０】本発明による、Ｓ／Ｈ回路におけるタイミン
グのミスマッチを低減する方法を例示するフローチャー
ト図である。
【図１１】本発明による、Ｓ／Ｈ回路の出力を分析して
タイミングのミスマッチを識別する方法を例示するフロ
ーチャート図である。
【図１２】本発明の１つの代表的な観点による、Ｓ／Ｈ
回路の出力データを分析する方法を例示するフローチャ
ート図である。
【図１３】本発明の別の代表的な観点による、Ｓ／Ｈ回
路の出力データを分析する方法を例示するフローチャー
ト図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マーク シー、スパエス アメリカ合衆国 マサチューセッツ、ケン ブリッジ、ハーレイ 346 Ｆターム(参考） 5J022 AA01 AC04 BA01 CA07 CA10 CD02 CE00 CF07

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 高速並列結合のサンプルおよびホールド
    回路においてタイミングのミスマッチを低減する方法で
    あって、 複数のサンプルおよびホールド下位回路と関連するタイ
    ミングのミスマッチを検出し、ここで、そのタイミング
    のミスマッチの検出は、 前記サンプルおよびホールド回路と関連する出力データ
    をデジタル・データに変換し、 デジタル信号処理回路を用いて実時間で前記デジタル・
    データの信号処理を行い、 その処理されたデジタル・データを分析し、そのような
    分析を用いてタイミングのミスマッチが存在するかどう
    か判断することを具備しており、 前記サンプルおよびホールド回路内の複数のサンプルお
    よびホールド下位回路の１つ以上についてホールド信号
    を変調し、 その変調されたホールド信号を用いて前記サンプルおよ
    びホールド下位回路をそれぞれ動作させるステップを具
    備する方法。
JP2001195266A 2000-06-28 2001-06-27 Ｆｆｔおよびデシメーションを用いてサンプルおよびホールド回路におけるタイミングのミスマッチを低減するシステムおよび方法 Abandoned JP2002135117A (ja)

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