JP2014176096A - サンプリング回路のタイミング不整合を減少させるための装置および方法 - Google Patents

Abstract

【課題】インターリーブサンプリング回路の多重チャネルのサンプリングクロック間の不整合およびタイミングスキューを最小化するインターリーブサンプリング回路にサンプリングクロックを生成するための回路を提供する。
【解決手段】入力クロックは、第１のクロック状態から第２のクロック状態へ遷移する入力クロック上の共通路を通して、それぞれのサンプリングクロックを第２の電圧レベルに引く共通スイッチを切り替える。それぞれのサンプリングクロックの第１の電圧レベルから第２の電圧レベルへの遷移は、チャネルのうちの１つから得られたサンプルをトリガする。第１の電圧レベルは、サンプリング回路内のスイッチを駆動するように上昇させ得る。共通スイッチおよび共通路を通して出力の遷移を同期することで、チャネルを制御するサンプリングクロック間のタイミング不整合を減少させる。
【選択図】図１Ａ

Description

優先権に関する事項
本出願は、２０１３年３月７日に出願された仮特許出願第６１／７７４，４３２号への優先権を主張するものであり、そのすべての内容は参照により本明細書に組み込まれる。

本開示は、概して、サンプリング回路に関し、より具体的には、減少されたタイミング不整合を有するサンプリングクロック信号を生成するための装置、システム、回路、および関連する方法に関する。

アナログ・デジタル変換器（ＡＤＣ）は、複数の時点でアナログ入力信号をサンプリングし、次いで、そのサンプルを、デジタル信号を作成するためにデジタル値に変換するサンプリング回路を利用する。ＡＤＣの使用は、アナログ信号で表される入力信号または入力データを受信し、次いで、デジタル形式でのさらなる処理のためにアナログ信号をデジタル信号に変換する用途において一般的である。アナログ入力信号を正確に変換するために、サンプリング回路によって実施される入力信号のサンプリングは、適切である限りの最高の正確さを有するアナログ入力信号を表すサンプルを変換器に提供するように達成されなければならない。変換されるアナログ入力信号の周波数（Ｆｉｎ）が上昇するにつれて、サンプリングの必要周波数もまた上昇する。ＡＤＣが使用される用途の種類の数が増加しているため、次第に高速になる動作において動作可能なＡＤＣの必要性もまた増大している。

時間インターリーブ方式でアナログ入力信号を処理するために多重チャネルを利用する時間インターリーブＡＤＣは、高速用途、高速実装等のために開発されたＡＤＣの一種である。インターリーブはまた、所与の分解能に対する電力消費を低下することができる。これは、単一チャネルＡＤＣのサンプリングレートが使用される技術の限界に近づくにつれて、単一チャネルＡＤＣの速度／入力電圧のトレードオフが非直線性になるためであり、インターリーブを魅力的な代替手段にする。十分な数のＡＤＣチャネルがインターリーブされる場合、それぞれが線形速度／入力電圧のトレードオフを有することになり、結果として、最適な構成を実現する。インターリーブに関連付けられるオーバーヘッドはまた、任意のシステムの全性能の評価において、考慮されなければならない。さらに、およそ８ビット以上の分解能に関して、チャネルの内の不整合、例えば、インターリーブチャネルのそれぞれにおけるサンプル間のタイミング不整合が除去されなければならない。これは、例えば、フォアグラウンドまたはバックグラウンド較正を介して完了され得る。

時間インターリーブＡＤＣは、変換速度がチャネルの数に比例して上昇するため、単一チャネルＡＤＣを上回るデジタルからアナログへの変換のサンプリングレートにおける速さの利点を効果的に提供する。時間インターリーブＡＤＣにおいて、それぞれのチャネルは、アナログ入力信号を順々にサンプリングできる。Ｎチャネルは並列で動作するため、サンプリングレートは、単一チャネルＡＤＣのＮ倍に上昇する。サンプルが一つのチャネルから得られる時間中に、他の複数のチャネルからのサンプルが処理され得る。したがって、時間インターリーブＡＤＣは、単一チャネルシステムよりも速い速度でデジタル符号語を生成する。しかしながら、時間インターリーブＡＤＣの欠点は、異なるチャネル間の不整合によって、エラーが生じる可能性があることである。インターリーブ技術は、チャネル間のタイミング不整合の影響を受けやすい。

したがって、インターリーブはまた、変換速度の上昇に加えて、メタスタビリティ割合を減少させ、ＡＤＣをより安定させる。それぞれのチャネルに変換のためのより長い時間が与えられると、メタスタビリティの確率は急激に低下する。一般的に、インターリーブＡＤＣの性能は、典型的にチャネルの内の不整合により制限される。ゲイン、オフセット、およびタイミング不整合は、８ビット以上の分解能における全体の信号対（ノイズ＋歪み）比率（ＳＮＤＲ）に大きな影響を与える。多くの場合、タイミング不整合は、検出または訂正に容易に適さないため、較正するのが最も困難である。

典型的な時間インターリーブサンプリングＡＤＣでは、サンプリング信号を使用して、ＡＤＣのインターリーブチャネルのそれぞれにおいてサンプリングのタイミングを制御する。追跡およびホールド回路を使用して、サンプリング信号がある状態から別の状態へ変化するとき、つまりアナログ入力信号のサンプルを保持するようにスイッチをトリガし、チャネルからのアナログ入力信号のサンプルを追跡する（次いで得る）。スイッチ間のいかなる不整合およびサンプリング信号のエッジの間のいかなるタイミング不整合も、インターリーブチャネルからの連続したインターリーブサンプルの不均一な時間的離間を引き起こす。サンプルの不均一な離間は、サンプリングシステムの出力系列中に望ましくないスペクトル成分の出現をもたらす。これらのスペクトル成分は、典型的に所望のサンプル信号の画像を生成し、頻繁に、出力スペクトル内の所望されない場所に生じる。例えば、単純双方向インターリーブシステムにおいて、サンプルクロック中のタイミング不整合は、Ｆｓ／２＋／−Ｆｉｎにおいて出現する所望の信号の画像中に生じ得、式中、Ｆｓはシステムのサンプリング周波数であり、Ｆｉｎはシステムへの入力信号の周波数である。画像の大きさは、サンプリングチャネル間の時間差に比例し、また入力信号の周波数にも比例する。これらのエラーは、特により高い入力周波数において、サンプリングシステムの最大達成可能スプリアスフリー・ダイナミックレンジ（ｓｐｕｒｉｏｕｓ−ｆｒｅｅ ｄｙｎａｍｉｃ ｒａｎｇｅ）（ＳＦＤＲ）を低下させる。

タイミング不整合によって生じるスペクトルアーチファクト（ｓｐｅｃｔｒａｌ ａｒｔｅｆａｃｔ）の効果の除去には費用がかかる。かなりの電力を消費する大きなデジタルフィルターが使用され得る。別の方法として低電力アナログ回路を使用して、タイミングエラーを小さい値に「削減」することができる。しかしながら、いずれの場合においても、エラーが許容レベル［供給される環境、温度、故障応力（ｄｉｅ ｓｔｒｅｓｓ）等の変化によらない］を下回るまで低減され、その許容 レベルで維持されるまでの度合いは、初めのエラーがどの程度少ないのかに左右され得る。少ない初期エラーは少ないままである傾向がある一方、多い初期エラーは削減によって減少され得るが環境変化が生じるほどに著しくドリフトする傾向がある。

タイミングエラーを除去することが非常に困難であるため、システムはしばしば、追加のネットワークを使用することにより、サンプリングネットワークの何らかの形式のランダム化を利用する。これは、タイミングエラーの影響を除去しない。ランダム化は、単に、エラーを固定パターンではなく時間内により不規則に分布させる。これは、エラーをシステムのノイズフロア全体に広げる傾向がある。この作用は、システムのノイズフロアを上昇させ、さらに、サンプリングシステムが達成することができる最大の信号対ノイズ比（ＳＮＲ）を低下させる。タイミングエラーの最小化は、したがって、システムが達成し得る潜在的な信号対ノイズ比（ＳＮＲ）を最大化する。これは、たとえランダム化が使用される場合であっても同じである。少ない初期タイミングエラーを有するシステムは、いかなる時間インターリーブＡＤＣシステムにおいても利益を提供する。したがって、時間インターリーブＡＤＣにおけるタイミング不整合を最小化し、実装するために低減された複雑性しか必要とせず、実装することが比較的単純であり、ならびにそれ自体によってまたは他の技術と組み合わせて使用され得る解決策を有することが望ましい。
概要

本開示は、概して、サンプリングシステムを制御するためのサンプリング信号を生成するための装置、システム、回路、および方法に関する。一実施形態例において、方法、システム、および装置は、多重インターリーブサンプリングチャネルを有する時間インターリーブサンプリング回路にサンプリングクロックとしての出力を生成する回路を含み得る。回路は、共通回路が多重インターリーブチャネルのそれぞれのサンプリングクロック回路で共有されるように実装され得る。共通回路の利用は、互いに対するサンプリングクロック間のタイミング関係の制御を均一化することを可能にする。そのような手法は、サンプリングクロック間のタイミングスキューを減少させることができる。本実施形態の実装例において、多重インターリーブサンプリングチャネルは、アナログ・デジタル変換器（ＡＤＣ）回路のインターリーブサンプリングチャネルを含み得る。

一実施形態において、入力クロック信号を含む複数の入力信号を受信し、複数のサンプリングクロックを生成するための回路が提供される。回路は、複数のサンプリングクロックのそれぞれのサンプリングクロックを第１の出力状態に選択的に設定するように構成される第１の回路を含み、複数のサンプリングクロックの選択されるサンプリングクロックは、複数の入力信号の選択される入力が第１の入力状態に設定されるとき、第１の出力状態に設定される。回路はまた、複数のサンプリングクロックのそれぞれを、共通路を通して第２の出力状態に遷移させるように構成される第２の回路を含み、選択されるサンプリングクロックは、第１のクロック状態から第２のクロック状態への入力クロック信号の遷移に応答して、第１の出力状態から第２の出力状態に共通路を通して遷移される。

別の実施形態において、回路は、時間インターリーブサンプリング回路にサンプリングクロックとして昇圧出力を生成する昇圧回路を含み得る。昇圧サンプリングクロックは、サンプリングクロック出力によって駆動されるスイッチを作動させるためのより高い信号レベルを提供する。回路は、共通回路が多重インターリーブチャネルのそれぞれのサンプリングクロック回路間で共有されるように実装され得る。共通回路の利用は、昇圧サンプリングクロック間のタイミング関係の制御の均一化を可能にする。

さらに別の実施形態において、回路は、複数のサンプリングクロックののうちの１つに対応する第１の回路の出力にそれぞれ連結される複数のサンプリングチャネルを含むサンプリング回路を含み得る。サンプリング回路は、選択されるサンプリングクロックが第１の出力状態から第２の出力状態に遷移されるとき、複数のチャネルの選択されるチャネルからサンプルを生成するように構成され得る。

別の実施形態例において、方法、システム、および装置は、多重インターリーブチャネルのそれぞれのサンプリングクロック回路間で共有され得るプルアップ／ホールドダウン回路を制御する共通クロック信号を利用することによってサンプリングクロック間のタイミングスキューを最小化する構造を含む時間インターリーブサンプリング回路に、サンプリングクロックとしての出力を生成する回路を含む。共通プルアップ／ホールドダウン回路の利用は、クロックスキューを最小化するための、互いに対する多重インターリーブチャネルのサンプリングクロックのエッジ間のタイミング関係の制御を可能にする。このプルアップ／ホールドダウン回路の実装において、サンプリングクロックが上昇させられ得る。

他の実施形態例において、方法、システム、および装置は、共通クロック信号を利用することによってサンプリングクロック間のタイミングスキューを最小化する構造を含み得る時間インターリーブサンプリング回路にサンプリングクロックとしての出力を生成する回路を含む。共通クロック信号は、多重インターリーブチャネルのそれぞれのサンプリングクロック回路間で共有され得るプルアップ／ホールドダウン回路およびプルダウン回路を制御する。共通プルアップ／ホールドダウン回路およびプルダウン回路の利用は、クロックスキューを最小化するための、多重インターリーブチャネル（互いに対する）のサンプリングクロックのエッジ間のタイミング関係の制御を可能にする。プルアップ／ホールドダウン回路およびプルダウン回路の実施形態の一実装例において、サンプリングクロックが上昇させられ得る。

本開示のより完全な理解ならびに特徴およびそれらの利益を提供するために、添付の図面とともに得られる以下の説明が参照され、図中、同様の符号は同様の部分を表す。

図１Ａは、本開示の一実施形態のスイッチレベル図の例を図示する。

図１Ｂは、図１Ａの実施形態に関するタイミング波形の例を図示する。

図２は、図１の実施形態のプルダウン回路の一実装例を図示する。

図３Ａは、本開示の別の実施形態に従うサンプリング回路を図示する。

図３Ｂは、図３Ａの実施形態のプルアップ／ホールドダウン回路の一実装例を図示する。

図４Ａは、本開示のさらなる実施形態に従うサンプリング回路を図示する。

図４Ｂは、図４Ａの実施形態に関するプルアップ昇圧／ホールドダウン回路の一実装例を図示する。

図５は、本開示の別の実施形態に従うプルアップ昇圧／ホールドダウン、およびプルダウンサンプリング回路の一実装例を図示する。

図６Ａは、本開示のさらなる実施形態に従うプルアップおよびプルダウンサンプリング回路の一実装例を図示する。

図６Ｂは、図６Ａの実施形態に関するタイミング波形の例を図示する。

本開示は、概して、サンプリングシステムを制御するためのサンプリング信号を生成するための装置、システム、および方法に関する。より具体的には、本装置、システム、および方法は、インターリーブサンプリング回路の多重チャネルのサンプリングクロック間の不整合およびタイミングスキューを最小化するインターリーブサンプリング回路にサンプリングクロックを生成するための実施形態を提供する。

ここで図１Ａを参照すると、インターリーブアナログ・デジタル変換器（ＡＤＣ）においてサンプリングクロックを生成するように構成される本開示の一実施形態例のスイッチレベル図がある。図１Ａは、インターリーブＡＤＣチャネル回路２０８、サンプリングクロックを生成するための、プルダウン回路２０４、電圧回路２０２、および電圧回路２０６を含む回路を含むＡＤＣサンプリング回路２００を図示する。ＡＤＣ回路２０８は、入力Ｖｉにおいてアナログ入力信号を受信し、出力Ｖｏにおいてアナログ入力信号のサンプルを生成する。Ｖｏにおけるサンプル出力は、次いで、さらなる処理のためにデジタル値に変換され得る。

図１Ａのスイッチレベル実装は、サンプリング回路２００の様々な部分内で示されるスイッチＳ２０〜Ｓ３４を図示する。個々のスイッチＳ２０〜Ｓ３４のそれぞれは、図１Ａの実施形態例において、２つのノードをともに連結するように構成される論理レベルスイッチを表す。それぞれのスイッチは、スイッチ入力信号がロー状態またはロー論理状態にあるときはオフにされており、それぞれのスイッチは、スイッチ上の各信号名ラベルで示されるスイッチ入力信号がハイ信号レベルまたはハイ論理状態に動くときは接続を閉じる。例えば、信号Ｑ０がハイに動くとき、ＶｉをＣ０に連結するように構成されるスイッチＳ２０が起動し、ＶｉとＣ０との間の接続を閉じる。図１Ａは、特定の論理スイッチレベル実装として本実施形態例を図示するが、図１Ａのスイッチ機能は、多くの異なる構成のスイッチング回路で実装されてもよいことに留意されたい。例えば、他の実装において、スイッチのうちの１つ以上が、スイッチ入力上でハイ論理状態ではなくロー論理状態によって起動されてもよい。さらに、本開示の様々な実施形態の回路は、異なる部品を使用する異なる種類の技術で実装され得る。回路は、例えば、ＮＭＯＳまたはＰＭＯＳ論理を使用するＭＯＳＦＥＴ実装切り替え論理を含み得る。また、図１Ａの実施形態は、特定の入力信号および出力信号ならびにこれらの信号間のタイミング相関を図示するが、本実施形態の利益は、異なる論理状態およびこれらの信号間の異なるタイミング相関を有する入力および出力信号の異なる配置を利用して実現されてもよいことに留意されたい。さらに、図１Ａは２つのインターリーブチャネルを図示するが、図１Ａの実装は、３つ以上の任意の数のインターリーブチャネルにサンプリングクロックを生成するように拡張されてもよいことに留意されたい。

図１Ａの実施形態において、サンプリング回路２００の動作は、入力ＳＥＬ０、ＳＥＬ１、Ｑ０、Ｑ１、およびＣＬＫで受信される入力信号により制御され得る。互いに対するこれらの入力信号の論理状態およびタイミングは、各々チャネル０およびチャネル１上でサンプリングをトリガするサンプリングクロック出力Ｑｐ［０］およびＱｐ［１］でのサンプリング信号の生成を制御する。プルアップ昇圧電圧回路２０２、２０６に加えてプルダウン回路２０４で生成されるサンプリングクロック出力Ｑｐ［０］およびＱｐ［１］は、いつ入力Ｖｉにおけるアナログ信号入力のサンプルが各々チャネル０およびチャネル１上で得られるのかを制御する。本実施形態は、（電圧回路２０２および２０６とともに機能する）プルダウン回路２０４が、共通ノードＮおよびＣＬＫ入力信号を使用する共通スイッチＳ２８を通る出力Ｑｐ［０］およびＱｐ［１］における信号のタイミングの制御を可能にするという点において利益を提供する。共通ノードＮ、共通スイッチＳ２８、ならびにスイッチＳ２６およびＳ２７を通る出力Ｑｐ［０］およびＱｐ［１］における信号のタイミングの制御は、ＡＤＣ上でのクロックスキュー効果およびタイミング不整合効果を最小化する。この利益は、追加の出力をノードＮに連結するために、そこでサンプリングクロックが生成されるそれぞれの追加の出力のためのスイッチＳ２６およびＳ２７を含む複数のスイッチに追加することによって、３つ以上の任意の数のインターリーブチャネルにサンプリングクロックを生成するように拡張されてもよい。

ここで図１Ｂを参照すると、図１Ａの実施形態のタイミング回路の入力信号に対するタイミング波形の例が示される。図１Ｂは、ＣＬＫ、ＳＥＬ０、Ｑｐ［０］、Ｑ０、ＳＥＬ１、Ｑ１、およびＱｐ［１］信号のタイミング波形の例を図示する。入力ＳＥＬ０およびＳＥＬ１がプルダウン回路２０４に入力され、サンプリングの全体のシステムタイミングを制御する。図１Ａの実施形態において、ＳＥＬ０、Ｑ０、ＳＥＬ１、およびＱ１は、インターリーブサンプリングチャネル回路２０８に直接入力されないが、プルダウン回路２０４ならびにブースター回路２０２および２０６に入力される。プルダウン回路２０４ならびに電圧回路２０２および２０６は、次いで、インターリーブサンプリング回路２０８でサンプリングをトリガするための出力Ｑｐ［０］およびＱｐ［１］を生成する。入力Ｑ０は、ＳＥＬ０に基づいて生成され得、Ｑｐ［０］の立ち下がりエッジに続く立ち下がりエッジを有するように時間決めされ得る。入力Ｑ１は、ＳＥＬ１に基づいて生成され得、Ｑ［１］の立ち下がりエッジに続く立ち下がりエッジを有するように時間決めされ得る。ＣＬＫ信号は、次いで、プルダウン回路２０４に入力され得、Ｑｐ［０］およびＱｐ［１］によって駆動されるサンプリングの相対的なタイミングの制御に使用され得る。本実施形態において、図１Ｂは、反対極性の周期波形としてＳＥＬ０およびＳＥＬ１を示し、ＣＬＫ信号は、ＣＬＫハイ論理状態がＳＥＬ０およびＳＥＬ１の立ち下がりエッジを包含するように時間決めされ得る周期パルスとして入力され得る。

図１Ａおよび１Ｂを参照して、説明として、時間Ｔ１においてＳＥＬ０がハイであり、ＳＥＬ１がローであるとき、ロー論理状態にあるＱ１およびＳＥＬ１によって、スイッチＳ２５およびＳ２６が開き、Ｑｐ［１］がロー論理状態にあるその前の状態で留まる。また時間Ｔ１において、入力Ｑ１はローであり、Ｖｉは開いているＳ２１によってインターリーブチャネル１からオフに切り替えられ、ハイの入力ＳＥＬ０およびＱ０によってＳ３０およびＳ２７は閉じられ、Ｓ２９は開けられる。これより前、入力Ｑ０がその前にローであったときは、Ｓ２９は閉じられており、ＶＴＯＰはコンデンサＣ１１の上板に接続されていた。Ｑ０がハイになるとき、Ｓ２９は開き、コンデンサＣ１１の上板の上のＶＴＯＰをサンプリングする。このため、Ｃ１１の上でサンプリングされた電圧ＶＢＳＴは、ＶＴＯＰとローレベル論理信号Ｑ０の実際の電圧レベルとの間の差異と等しい。Ｑ０がハイになるとき、Ｓ３０は閉じ、Ｑｐ［０］は、ＶＢＳＴに加えてハイ論理状態入力Ｑ０の電圧レベルと等しい実際の電圧レベルでハイ論理状態にある。ハイ論理状態になるＱＰ［０］は、Ｓ３２をオンに切り替え、チャネル０を電圧Ｖｃｍｉｎに接続する。ローであるＱｐ［１］は、Ｓ２２を開いたまま保ち、ハイであるＱ０はＳ２０を閉じ、コンデンサＣ０が入力信号Ｖｉを追跡することを可能にする。ＣＬＫ入力は、ＳＥＬ０が、時間Ｔ２で図１Ｂにおいて示されるように依然ハイであるとき、ハイ状態になるように時間決めされる。ＣＬＫが、ＳＥＬ０がハイであるＴ２でハイに動くとき、スイッチＳ２８は閉じ、Ｑｐ［０］を、例えば、Ｓ２７を通してグランドで保持され得るノード２０１の電圧レベルに引く。ローになるＱｐ［０］は、スイッチＳ３２をオフにし、Ｑｐ［０］がローに動きＳ３２をオフにするように切り替える時点で、チャネル０上で得られるべきＶｉｎの値のサンプルをトリガする。時間Ｔ３において、ＳＥＬ０が続いてローに動き、ＳＥＬ１がハイに動くとき、スイッチＳ２０が開き、スイッチＳ２２およびＳ３３が閉じ、インターリーブＡＤＣチャネル回路２０８の出力Ｖｏで出力されるべき入力Ｖｉでのアナログ入力信号のサンプルを可能にする。Ｑ１がロー状態にあるＴ３の前の時間の間、Ｓ２４は閉じられ、ＶＴＯＰはコンデンサＣ１０の上板に接続される。これは、Ｃ１０を入力Ｑ１ロー状態とＶＴＯＰとの間の電圧差異と等しい電圧に充電し、それはＶＢＳＴと等しい。時間Ｔ３の後、Ｑ１がハイになるとき、Ｓ２４は開いてＳ２５は閉じ、ＶＴＯＰはコンデンサＣ１０の上板の上でサンプル化され得る。

ＳＥＬ０がＴ３においてローに動くとき、ＳＥＬ１はハイに動き、インターリーブサンプリングチャネル０のＱｐ［０］でサンプリングクロックを生成するための前述のプロセスは、記載のプロセス中において、各々ＳＥＬ０、Ｑ０、およびＱｐ［０］で置き換えられるＳＥＬ１、Ｑ１、およびＱｐ［１］信号、コンデンサＣ１１で置き換えられるコンデンサＣ１０、ならびに各々スイッチＳ２０、Ｓ２２、Ｓ２９、Ｓ３０、Ｓ２７、およびＳ３３で置き換えられるスイッチＳ２１、Ｓ２３、Ｓ２４、Ｓ２５、Ｓ２６、およびＳ３４を有するインターリーブサンプリングチャネル１のＱｐ［１］でサンプリングクロックを生成するために同様に起こる。Ｔ２でハイになるＣＬＫによってＱｐ［０］がローに引かれたときのチャネル０上と同様に、チャネル１上のサンプルは、Ｑｐ［１］が、ＳＥＬ１がハイであるＴ４でＣＬＫ信号がハイになることにより、Ｓ２６およびＳ２８を通るＶＢＳＴに加えてハイ論理状態入力Ｑ１の電圧レベルからローに引かれるときに得られる。図１Ａの２つのチャネル実施形態において、サンプリングクロックＱｐ［０］およびＱｐ［１］は、ロー状態からハイ状態へのＣＬＫ入力の続く遷移上においてチャネル０およびチャネル１でサンプリングを交互にトリガすることによって継続される。例えば、図１Ｂにおいて、サンプルは、チャネル０で時間Ｔ５においてロー状態からハイ状態に遷移させるＣＬＫ入力によってトリガされ、ならびにサンプルは、チャネル１で時間Ｔ６においてロー状態からハイ状態に遷移させるＣＬＫ入力によって生成される。３つ以上の数のインターリーブチャネル、例えば、複数のＮ個のインターリーブサンプリングチャネルを有する図１Ａの回路の一実施形態において、アナログ信号のサンプリングは、Ｎ個のサンプリングチャネルのそれぞれで独立して交互に行われ得る。これは、ＣＬＫ入力がローからハイ状態へ遷移するとき、チャネル上のサンプリングをトリガする入力が１つずつハイ状態に交互に設定されるように、入力ＳＥＬ［０］・・・ ・・・ＳＥＬ［Ｎ］およびＱ０・・・ ・・・ＱＮ上で適切に時間決めされる入力信号を生成することによって完了され得る。

図１Ａの実施形態におけるインターリーブチャネルのためのサンプリングクロックＱｐ［０］およびＱｐ［１］は、したがって、１つの共通スイッチＳ２８によって作成される共通路を通るノード２０１の状態に引かれる共通ノードＮによって、ＣＬＫ信号の立ち上がりエッジに同期される。これは、ＳＥＬ０とＳＥＬ１との間のタイミング不整合、または、さもなければチャネルをサンプリングするためのサンプリングクロックとして使用されることになる他のサンプリングクロック信号の効果を減少させる。３つ以上の複数のインターリーブサンプリングチャネルを有する一実施形態において、共通路の使用は、サンプリングクロックＱｐ［０］．．．Ｑｐ［Ｎ］のそれぞれを同じ手法で同期することになる。本実施形態は、スイッチＳ２８が単一のトランジスタを使用して実装されることができ、それにより、両方の信号がスイッチＳ２８を通る同じ進路を通してローに引き下げられるために、ＣＬＫ入力の立ち上がりエッジからＱｐ［０］の立ち下がりエッジまで、およびＣＬＫの立ち上がりエッジからＱｐ［１］の立ち下がりエッジまでの伝播遅延路における差異を最小化するという点において利益を提供する。Ｑｐ［０］およびＱｐ［１］をローに設定するために、それぞれ別々のトランジスタから成る別々の論理ゲートが使用される場合、論理ゲートがどのように作成されるかにかかわらず、製造上の誤差のため、ＣＬＫの立ち上がりエッジからＱｐ［０］の立ち下がりエッジまでの、およびＣＬＫの立ち上がりエッジからＱｐ［１］の立ち下がりエッジまでのゲートのそれぞれを通る伝播遅延における差異が存在する。サンプリングクロックＱ１ｐ［０］およびＱ１［１］の立ち下がりエッジの均一化した離間、つまり、サンプルスイッチのターンオフ時を制御するエッジは、均一に離間された入力サンプルの保存おいて重要である。立ち上がりエッジの均一化した離間は、本実施形態においては極めて重要とはいえないであろう。

さらに、図１Ａの実施形態は、Ｑｐ［０］およびＱｐ［１］によって切り替えられるスイッチＳ２３、Ｓ３２、およびＳ２２、Ｓ３１が各々完全におよびきれいにオンとなように駆動されるように、Ｑｐ［０］およびＱｐ［１］信号を上昇させる電圧回路２０２および２０６を有するという、追加される利益を提供する。

ここで図２を参照すると、トランジスタレベル回路、つまり、図１Ａの昇圧電圧回路２０２および２０６ならびにプルダウン回路２０４の一実装例が示される。図２の実装は、各々同じ機能を有する図１Ａの昇圧電圧回路２０２および２０６、ならびにプルダウン回路２０４との相互関係を示すブースター回路３０２および３０６、ならびにプルダウン回路３０４を含む。図２の実装の回路は、図１Ａおよび図１Ｂの実施形態に関して記載されたように、入力ＳＥＬ０、ＳＥＬ１、Ｑ０、Ｑ１、およびＣＬＫを受信し、出力Ｑｐ［０］およびＱｐ［１］を生成する。プルダウン回路３０４は、ＭＯＳトランジスタＭＮ＿Ｐｕｌｌｄｏｗｎ、ＭＮ３１、およびＭＮ３３を含む。ＭＮ３１およびＭＮ３３は、各々対応する回路出力Ｑｐ［０］およびＱＰ［１］を共通ノードＮに連結するようにそれぞれ構成される。ＭＮ３３のドレイン端子は、Ｑｐ［１］サンプリングクロック出力に接続され得、ＭＮ３１のドレインは、Ｑｐ［０］サンプリングクロック出力に接続され得る。ＭＮ３１およびＭＮ３３両方のソース端子は、共通ノードＮでＭＮ−プルダウンのドレイン端子に接続される。ＭＮ＿Ｐｕｌｌｄｏｗｎのソース端子は、ノード３０１に接続され得、共通ノードＮを、ＭＮ＿Ｐｕｌｌｄｏｗｎを通してノード３０１に連結する。本実施形態において、ノード３０１は、０の電圧レベルで保持され得るか、またはグランドＳＥＬ０、ＳＥＬ１、およびＣＬＫは、各々ＭＮ３１、ＭＮ３３、およびＭＮ＿Ｐｕｌｌｄｏｗｎのゲート端子に入力される。ブースター回路３０２のゲート制御回路３２１は、Ｑ１がローであるとき、ＭＮ３４をオンにする。これは、（ロー論理状態にある）Ｑ１の電圧とＶＴＯＰとの間のコンデンサＣ３０を充電する。ブースター回路３０６のゲート制御回路３２０は同様に、Ｑ０がローであるとき、ＭＮ３２をオンにする。これは、（ロー論理状態にある）Ｑ０の電圧とＶＴＯＰとの間のコンデンサＣ３１を充電する。

ブースター回路３０２の目的の１つは、Ｑｐ［０］およびＱｐ［１］によって駆動されるサンプリングスイッチを、供給電圧が、制限されるかまたは入力信号をサンプリングするために使用されるトランジスタの閾値電圧と比較して小さいときであっても、大きいゲート−ソース間電圧（ＶＧＳ）を使用してオンにすることである。多くのロー電圧ＣＭＯＳサンプリング回路において、クロック昇圧の使用は、スイッチをオンにするために重要であることに留意されたい。

図２の回路が、図１Ａのスイッチ−レベル実装に関して記載されるように、ＳＥＬ０、ＳＥＬ１、Ｑ０、Ｑ１、およびＣＬＫ上の同じ入力を提供されるとき、図３の回路３００は、図１Ｂに示される同じ関係を有するＱｐ［０］およびＱｐ［１］上に出力信号波形を提供する。図２は、ＮＭＯＳトランジスタを使用して図１Ａの部分の特定のトランジスタレベル実装を図示するが、同じ機能を有する多くの異なるトランジスタおよび部品レベルの実装が、本開示の広範囲から逸脱することなく容易に構成され得ることに留意されたい。例えば、ＰＭＯＳトランジスタを使用して、本実施形態の実装が作成されてもよい。

ここで図３Ａを参照すると、本開示のさらなる実施形態に従うサンプリング回路４００が示される。図３Ａの実施形態は、プルダウン論理４０４、ならびにプルアップ／ホールドダウン論理４０６、４０８、および４１０を含む。図３Ａの実施形態は、３チャネルインターリーブＡＤＣのサンプリングクロックを生成するように構成され示されるが、回路は任意の数のサンプリングチャネルで作動するように縮小または拡張されてもよい。それぞれのプルアップ／ホールドダウン論理区分４０６、４０８、４１０は、３サンプリングチャネルのうちの１つを用いて作動する。図３Ａの実施形態において、プルアップ／ホールドダウン論理区分４０６、４０８、４１０は、図３Ｂに示される実施形態のトランジスタ実装例（すなわち、プルアップ／ホールドダウン論理４０１）としてそれぞれ実装され得る。

図３Ｂを参照して、プルアップ／ホールドダウン論理４０１は、インバーター４１２ならびにＭＯＳトランジスタＭ１ＰＵ、Ｍ２ＰＵ、およびＭ１ＨＤを含む。プルアップ区分４１６は、ＶＤＤを出力ＯＵＴに連結するように構成されるＭ１ＰＵおよびＭ２ＰＵを含む。プルアップ区分４１６は、ＣＬＫ入力がローであり、ＳＥＬ入力がハイのとき、Ｍ１ＰＵおよびＭ１ＰＵを通るＶＤＤに応じて出力ＯＵＴを引き出す。ホールドダウン区分４１４は、出力ＯＵＴをノード４０３に連結するように構成されるトランジスタＭ１ＨＤを含む。ＳＥＬがローのとき、Ｍ１ＨＤはオンであり、ＯＵＴをロー状態のノード４０３で保持する。図３Ａの実施形態に従うそれぞれのチャネルに関するプルアップ／ホールドダウン論理４０６、４０８、および４１０は、それぞれのチャネルの適切なサンプリング入力ＳＥＬ［０］、ＳＥＬ［１］、またはＳＥＬ［２］を、プルアップ／ホールドダウン論理４０１としてそれぞれのチャネル対して別々に実装される回路のＳＥＬ入力に接続することによって、それぞれのプルアップ／ホールドダウン論理４０６、４０８、および４１０のＣＬＫ入力をプルアップ／ホールドダウン論理４０１として実装される回路のＣＬＫ入力に接続することによって、ならびにそれぞれのチャネルに対するプルアップ／ホールドダウン論理４０１として実装されるそれぞれのプルアップ／ホールドダウン論理４０６、４０８、および４１０のＯＵＴ端子を、Ｑｐ［０］、Ｑｐ［１］、またはＱｐ［２］の適切な出力に接続することによって実装されてもよい。プルアップ／ホールドダウン論理回路、４０６、４０８、および４１０は、各々Ｑｐ［０］、Ｑｐ［１］、またはＱｐ［２］で、順々にプルダウン回路４０４とともに３つのインターリーブチャネル上でサンプリングをトリガするための適切なサンプリングクロック信号を生成する。

再び図３Ａを参照して、プルダウン回路４０４は、ＭＯＳトランジスタＭＮ＿Ｐｕｌｌｄｏｗｎ、ＭＮ２［０］、ＭＮ２［１］、およびＭＮ２［２］を含む。プルダウン回路４０４は、図３Ａの実施形態におけるプルダウン回路４０４が、２つのチャネルではなく３つのチャネルをサンプリングするために出力サンプリングクロック信号Ｑｐ［０］、Ｑｐ［１］、およびＱｐ［２］を生成するように構成され得ることを除いて、図１Ａおよび２のプルダウン回路２０４およびプルダウン回路３０４と同様に機能する。図３Ａのサンプリング回路４００の実施形態に関して、ＣＬＫ信号の追加のサイクルが第３のチャネルに追加される。それぞれの信号Ｑｐ［０］、Ｑｐ［１］、またはＱｐ［２］は、各々、適切なプルアップ／ホールドダウン論理区分４０６、４０８、または４１０によってハイに設定され、次いで、入力信号ＳＥＬ０、ＳＥＬ１、ＳＥＬ２、およびＣＬＫの回路４００への適用を通してプルダウン回路４０４によって引き下げられることを介して順々にまたはランダムにサイクルされ得る。それぞれのサンプリングクロックＱｐ［ｎ］は、その各プルアップネットワークによって独立してハイに設定されてもよい。この状態において、対応する選択ラインがハイ状態にあってもよく、一方ＣＬＫはロー状態にある。一例として、Ｑｐ［０］は、ＳＥＬ［０］がハイであり、ＣＬＫがローであるとき、ハイに設定され得る。この場合において、すべての他のＱｐ［ｎ］チャネルがローであり、それらの各ＳＥＬ［ｎ］入力はロー状態に設定される。

サンプリング時間において、ＣＬＫ入力がロー状態からハイ状態に遷移するとき、プルダウン回路４０４を使用して、各々ＭＮ２［０］、ＭＮ［２］、またはＭＮ［１］を通るＱｐ［０］、Ｑｐ［１］、またはＱｐ［２］を、ハイに上昇しＭＮ＿ＰｕｌｌｄｏｗｎをオンにするＣＬＫ信号によって、ＭＮ＿Ｐｕｌｌｄｏｗｎを通る共通ノードＮを介してロー状態のノード４０３に引き下げることができる。例えば、ＳＥＬ［０］がハイ状態にあり、ＣＬＫ入力がロー状態からハイ状態に遷移するとき、Ｑｐ［０］は、ＭＮ＿ＰｕｌｌｄｏｗｎおよびＭＮ２［０］を通して引き下げられる。Ｑｐ［０］が下がり始める瞬間は、主にロー状態からハイ状態に遷移する入力信号ＣＬＫに応答するＭＮ＿Ｐｕｌｌｄｏｗｎのターンオン特性によって、ＭＮ２［０］の閾値電圧よりもはるかに小さい程度まで決定される。同様の方式において、適切なＳＥＬ［ｎ］入力がハイであるとき、他のサンプリングクロックＱｐ［ｎ］のそれぞれは、主にロー状態からハイ状態に遷移するＣＬＫ信号に応答するＭＮ＿Ｐｕｌｌｄｏｗｎによって決定される時間に下がり始める。その時間もまた、各ＭＮ２［ｎ］トランジスタの閾値電圧によりもはるかに小さい程度まで決定される。本実施形態の一つの利益は、本開示におけるすべてのサンプリングクロック出力Ｑｐ［ｎ］のハイ−ロー間遷移の開始が、主に１つの単一トランジスタによって制御されることである。ＭＮ２［ｎ］に例示されるパス−ゲートトランジスタの２つ目の効果は、立ち下がりエッジの開始において相当減少された効果を有する。

ここで図４Ａを参照すると、本開示のさらなる実施形態に従うサンプリング回路５００が示される。サンプリング回路５００は、プルダウン回路５０４ならびにプルアップ昇圧／ホールドダウン回路５０６および５０８を含む。図４Ａの実施形態は、２チャネルインターリーブＡＤＣのサンプリングクロックを生成するように構成され示されるが、回路は、任意の数のインターリーブチャネルで作動するように拡張されてもよい。サンプリング回路５００は、それぞれのサンプリングチャネルに対するプルアップ昇圧／ホールドダウン論理区分５０６および５０８を含む。図４Ａの実施形態において、プルアップ昇圧／ホールドダウン論理区分５０６および５０８は、図４Ｂに示される実装例に従ってそれぞれ実装され得る。

図４Ｂを参照すると、図４Ａの実施形態のプルアップ昇圧／ホールドダウン回路５０６および５０８の一実装例がある。プルアップ昇圧／ホールドダウン回路５０１は、ＮＡＮＤゲート５１２、インバーター５１１、５１４、および５１６、ＭＯＳトランジスタＭＮＨＤ、スイッチＳＢ１、ＳＢ２、ＳＢ３、およびＳＢ４、ならびにコンデンサＣＢ１を含む。論理的に、プルアップ昇圧／ホールドダウン回路５０１は、ＯＵＴ出力における電圧が、ＳＥＬがハイであり、ＣＬＫがローであるとき、電圧Ｖｂｉａｓによって供給電圧Ｖｄｄより上に上昇されるようにプルアップ昇圧回路５１８に対する制御を生成する。ＳＥＬがローであるか、またはＣＬＫがハイであるかのいずれかであるとき、プルアップ昇圧回路５１８は出力ＯＵＴから切断され、代わりにコンデンサＣＢ１を電圧ＶＢＩＡＳに付勢するように充電する。プルアップ昇圧回路５１８の目的の１つは、Ｑｐ［０］およびＱｐ［１］によって駆動されるサンプリングスイッチを、電圧Ｖｂｉａｓによって供給電圧Ｖｄｄより上に上昇されたＯＵＴ出力における大きいゲート−ソース間電圧（ＶＧＳ）を使用してオンにすることである。これは、供給電圧が、制限されるかまたは入力信号をサンプリングするために使用されるトランジスタの閾値電圧と比較して小さいときであっても、サンプリングスイッチを駆動する。出力ＯＵＴをノード５０３に連結するように構成されるＭＮＨＤを含むホールドダウン回路５１２は、ＳＥＬがローであり、ＭＮＨＤがオンであるときはいつでも出力ノードＯＵＴをロー状態のノード５０３で保持するように作動され得る。スイッチＳＢ１〜ＳＢ４の制御信号を作成するために使用される論理は、例示としてのみ示され、ならびに他の機能的に同等のスイッチの制御信号を生成する方法は、本開示の範囲から逸脱することなく使用されてもよいことを理解されたい。

図４Ａの実施形態において、プルアップ昇圧／ホールドダウン論理５０６および５０８は、それぞれのチャネルの適切なサンプリング入力ＳＥＬ［０］またはＳＥＬ［１］をプルアップ昇圧／ホールドダウン回路部分５０６および５０８のそれぞれにおいて、図４Ｂのプルアップ昇圧／ホールドダウン回路５０１と同様に実装される回路のＳＥＬ入力に接続することによって実装され得る。サンプリング回路５００のＣＬＫ入力信号は、次いで、それぞれのプルアップ昇圧／ホールドダウン回路部分５０６および５０８のＣＬＫ入力に接続され得、それぞれのチャネルＱｐ［０］またはＱｐ［１］のサンプリング出力は、プルアップ昇圧／ホールドダウン回路５０１として実装されるプルアップ昇圧／ホールドダウン回路５０６または５０８の適切なＯＵＴ端子に接続され得る。そのように実装されるプルアップ昇圧／ホールドダウン回路５０６および５０８は、プルダウン回路５０４とともに、各々サンプリングクロック出力Ｑｐ［０］およびＱｐ［１］において、インターリーブチャネル上で順々にサンプリングをトリガするための適切な信号を生成する。

再び図４Ａを参照すると、プルダウン回路５０４は、ＭＯＳトランジスタＭＮ＿Ｐｕｌｌｄｏｗｎ、ＭＮ２［０］、およびＭＮ２［１］を含む。プルダウン回路５０４は、図１Ａおよび２のプルダウン回路２０４およびプルダウン回路３０４と同様に機能する。図４Ａのサンプリング回路５００の実施形態に関して、それぞれの信号Ｑｐ［０］およびＱｐ［１］は、各々プルアップ昇圧／ホールドダウン論理区分５０６および５０８、ならびに入力信号ＳＥＬ［０］、ＳＥＬ［１］、およびＣＬＫのサンプリング回路５００への適用を通してプルダウン回路５０４によってハイ状態に設定されるように、順々にサイクルされ得る。それぞれのサンプリングクロックＱｐ［ｎ］は、その各プルアップネットワークによって独立してハイ状態に設定され得る。Ｑｐ［ｎ］がハイ状態にあるとき、対応する選択ラインＳＥＬ［ｎ］は、ハイレベルであってもよく、一方ＣＬＫはローレベルである。一例として、Ｑｐ［０］は、ＳＥＬ［０］がハイであり、ＣＬＫがローであるとき、ハイに設定されてもよい。すべての他のサンプリングクロック出力Ｑｐ［ｎ］は、ロー状態にあってもよく、それらの対応するＳＥＬ［ｎ］入力は、ロー状態に設定される。

ＣＬＫ入力がロー状態からハイ状態に遷移するとき、プルダウン回路５０４は、ＭＮ＿Ｐｕｌｌｄｏｗｎを通る共通路を通る共通ノードＮを介して、ＭＮ２［０］またはＭＮ２［１］を通して、各々Ｑｐ［０］またはＱｐ［１］をロー状態のノード５０３に引き下げる。例えば、ＳＥＬ０がハイ状態にあり、ＣＬＫがロー状態からハイ状態に遷移するとき、ＭＮ＿ＰｕｌｌｄｏｗｎおよびＭＮ２［０］を通してＱｐ［０］をロー状態に引き下げる。Ｑｐ［０］が下がり始める瞬間は、主にロー状態からハイ状態へのＣＬＫの遷移に応答するＭＮ＿Ｐｕｌｌｄｏｗｎのターンオン特性によって、ＭＮ２［０］の閾値電圧よりもはるかに小さい程度までされ得る。同様の方式において、ＳＥＬ［１］入力がハイであるとき、Ｑｐ［１］は、主にロー状態からハイ状態に遷移するＣＬＫ信号に応答するＭＮプルダウンによって決定される時間に下がり始める。その時間もまた、ＭＮ２［１］トランジスタの閾値電圧よりもはるかに小さい程度まで決定される。これは、すべてのサンプリングクロック出力Ｑｐ［０］またはＱｐ［１］］のハイ−ロー間遷移の開始が、主に１つの単一トランジスタＭＮ＿Ｐｕｌｌｄｏｗｎによって制御されるという点において、本開示の実施形態によって提供される利益を有する。パス−ゲートトランジスタＭＮ２［０］およびＭＮ［１］の２つ目の効果は、立ち下がりエッジの開始において相当減少された効果を有する。

Ｑｐ［０］およびＱｐ［１］によって駆動されるサンプリングスイッチを所定の電圧Ｖｂｉａｓによって、基準電圧、例えば、供給電圧Ｖｄｄより上に上昇される大きいゲート−ソース間電圧（ＶＧＳ）を使用してオンにするための図４Ａのものといった、実施形態例のいくつかにおける昇圧回路の使用は、供給電圧が制限されるかまたは小さいときであっても、サンプリングスイッチが昇圧電圧によって駆動されるという利益を提供することに留意されたい。供給電圧が制限されるかまたは入力信号のサンプリングに使用されるトランジスタの閾値電圧と比較して小さいとき、これはサンプリングスイッチが駆動され、それぞれのチャネルからサンプルが得られるとき、正確なサンプルを提供することを確実にする。

ここで図５を参照すると、本開示の別の実施形態例が示される。図５は、プルダウン回路６０４ならびにプルアップ昇圧／ホールドダウン回路６０６および６０８を含むサンプリング回路６００を図示する。サンプリング回路６００の実施形態において、プルアップ昇圧／ホールドダウン回路６０８は、昇圧コンデンサＣＢ１［１］およびスイッチＳＢ３［１］を含み、プルアップ昇圧／ホールドダウン回路６０６は、昇圧コンデンサＣＢ１［０］およびスイッチＳＢ３［０］を含む。それぞれの昇圧コンデンサＣＢ１［０］およびＣＢ１［１］の下板は、プルダウン回路６０４と並列で作動するプルダウンネットワークに接続され得る。図５のそれぞれのチャネルサンプリングクロック出力Ｑｐ［ｎ］（ｎ＝０、１）の並列プルダウン回路は、ＳＥＬ［ｎ］に接続されるそのゲートおよび共通プルダウンノードＮに接続されるそのソースを有するＮＭＯＳトランジスタＭＢＳＴ［ｎ］を含む。ＭＢＳＴ［ｎ］のドレインは、昇圧コンデンサＣＢ１［ｎ］の下板に接続され得る。この並列プルダウン構成は、サンプルクロックＱｐ［ｎ］の立ち下がりエッジが、主要プルダウントランジスタＭＮ＿Ｐｕｌｌｄｏｗｎによってのみ決定される時間に開始することを確実にする。共通ノードＮとそれぞれのＱｐ［ｎ］との間に２つの伝播経路が存在する。直接ＭＮ２［ｎ］を通り、Ｑｐ［ｎ］を共通ノードＮに連結するように構成されるもの、およびＭＢＳＴ［ｎ］、昇圧コンデンサＣＢ１［ｎ］を通り、最終的には、プルアップ昇圧／ホールドダウン区分６０６または６０８内のスイッチＳＢ３［ｎ］を通るもの。両方の経路は、ＣＬＫ信号を用いてＭＮ＿Ｐｕｌｌｄｏｗｎをオンにすることによって同時に起動される。ＭＮ＿Ｐｕｌｌｄｏｗｎは、共通ノードＮをノード６０１に連結するように構成される。共通ノードＮは、ＭＮ＿Ｐｕｌｌｄｏｗｎがハイ状態にあるＣＬＫによってオンにされるとき、ロー状態のノード６０１に設定される。

ここで図６Ａおよび６Ｂを参照すると、図６Ａは、本開示の別の実施形態に従うサンプリング回路７００を図示し、図６Ｂは、サンプリング回路７００の入力および出力信号として使用され得る波形の例を図示する。サンプリング回路７００は、４つのサンプリングクロックＱｐ［０］〜Ｑｐ［３］を生成する。一実施形態において、サンプリング回路７００は、４チャネルインターリーブＡＤＣのサンプリングクロック信号を生成し得る。サンプリング回路７００は、ＭＯＳトランジスタＭＮ［０］、ＭＮ［１］、ＭＮ［２］、ＭＮ［３］、およびＭＰ［０］、ＭＰ［１］、ＭＰ［２］、ＭＰ［３］、ＭＮ＿ＰＵ、ならびにＭＮ＿Ｐｕｌｌｄｏｗｎを含む。入力信号ＳＥＬ０、ＳＥＬ１、ＳＥＬ２、およびＳＥＬ３は、サンプリング入力であり、そこから回路７００は、インターリーブチャネルＡＤＣのＱｐ［０］、Ｑｐ［１］、Ｑｐ［２］、およびＱｐ［３］を生成する。サンプリング回路７００の入力波形の例は、図６Ｂに示される。Ｑｐ［０］、Ｑｐ［１］、Ｑｐ［２］、およびＱｐ［３］のそれぞれに出力が、ＳＥＬ０、ＳＥＬ１、ＳＥＬ２、およびＳＥＬ３のそれぞれが各々順々にハイ状態に動くとき、時間インターリーブＡＤＣの４つの各チャネルのうちの１つの上でサンプリングできるように、それぞれハイ状態に駆動されることが、図６Ｂから分かる。ロー状態からハイ状態へのＣＬＫ信号入力の遷移は、先の実施形態に関して記載されたように、出力サンプリングクロックＱｐ［０］、Ｑｐ［１］、Ｑｐ［２］、およびＱｐ［３］のそれぞれがハイ状態からロー状態に遷移するとき、Ｑｐ［０］、Ｑｐ［１］、Ｑｐ［２］、およびＱｐ［３］の立ち下がりエッジを制御し、得られるサンプルをトリガする。例えば、ＳＥＬ０がハイ状態にあり、ＣＬＫがＴ０でハイ状態に遷移するとき、ＭＮ＿ＰｕｌｌｄｏｗｎをオンにするＣＬＫ立ち上がりエッジの作用によって、ＭＮ［０］、共通ノードＮ１、およびＭＮ＿Ｐｕｌｌｄｏｗｎを通してＱｐ［０］をロー状態のノード７０１に引く。このロー状態への引き下げはまた、ＳＥＬ１、ＳＥＬ２、およびＳＥＬ３としてのＱｐ［１］、Ｑｐ［２］、およびＱｐ［３］の立ち下がりエッジのそれぞれが、それぞれ順々にハイに設定され、ＣＬＫパルスがサンプリング回路７００に入力され、時間Ｔ１、Ｔ２、およびＴ３でロー状態からハイ状態に遷移することによっても起こる。Ｑｐ［０］、Ｑｐ［１］、Ｑｐ［２］、およびＱｐ［３］の立ち下がりエッジ間のタイミング不整合は、次いで最小化される。図６Ａの出力Ｑｐ［ｎ］のそれぞれに関して、トランジスタＭＰ［ｎ］およびＭＮ＿ＰＵ、ならびに共通ノードＮ２のそれぞれを含むプルアップ回路を使用して、ＭＮ＿ＰｕｌｌｄｏｗをオンにするＣＬＫによってサンプリングがトリガされる前に、ＭＰ［ｎ］、共通ノードＮ２、およびＭＮ＿ＰＵを通して、Ｑｐ［ｎ］をハイ状態のノード７０２に引く。

上記の実施形態の考察において、例えば、ＮＭＯＳトランジスタの場合のように、スイッチおよびトランジスタは、制御信号がハイであるときはオンであると見なされ、制御信号がローであるときはオフであると見なされる。しかしながら、補助的スイッチおよび補助的駆動レベルの使用が、スイッチを実装するための同様に実行可能な選択肢であることに留意されたい。つまり、ＰＭＯＳトランジスタは、補助的ゲート駆動回路を有するＮＭＯＳトランジスタで置き換えられてもよく、ＮＭＯＳおよびＰＭＯＳトランジスタの両方は、制御信号の両極を使用して並列で使用され得る。また本実施形態は特定の数のサンプリングチャネルを用いてそれぞれ示されたが、当業者は、本実施形態が任意の数のインターリーブチャネルへの応用を有することを理解するであろう。

図を参照して上記で考察される作業は、信号処理を含む任意の集積回路、特にそれらの一部がデジタル化リアルタイムデータの処理に関連付けられる専門ソフトウェアプログラム、またはアルゴリズムを実行するものに応用可能であることに留意せよ。ある特定の実施形態は、マルチＤＳＰ信号処理、浮動小数点処理、信号／制御処理、固定機能処理、マイクロコントローラ用途等に関してもよい。

ある特定の状況において、本明細書で考察される機能は、医療システム、科学装置、無線および優先通信、レーダー、産業用プロセス制御、音響および映像機器、電流検出、計測（それは高精度であり得る）、ならびに他のデジタル処理ベースのシステムに応用可能である。

さらに、上記で考察されるある特定の実施形態は、医用画像、患者の監視、医療機器、および在宅医療に関するデジタル信号処理技術において供給され得る。これは、肺用モニター、加速度計、心拍数モニター、ペースメーカー等を含み得る。他の用途には、安全システム（例えば、安定制御システム、運転者支援システム、ブレーキシステム、インフォテインメント、および任意の種類の内装用途）のための自動車用技術を含む。さらに、パワートレインシステム（例えば、ハイブリッドおよび電気自動車における）は、電池監視、制御システム、報告制御、維持作業等における高精度データ変換製品を使用することができる。

さらに他のシナリオ例において、本開示の教示は、生産性、エネルギー効率、および信頼性を高めることを補助するプロセス制御システムを含む産業市場において応用可能である。消費者用途において、上記で考察される信号処理回路の教示は、（例えば、デジタルスチルカメラ、カムコーダー等の）画像処理、自動焦点、画像安定化に使用されてもよい。他の消費者用途には、ホームシアターシステム、ＤＶＤレコーダー、および高解像度テレビのための音声および映像プロセッサを含み得る。さらに他の消費者用途には、（例えば、任意の種類の携帯用媒体装置のための）先進タッチスクリーンコントローラを含む。したがって、そのような技術は、容易にスマートフォン、タブレット、セキュリティーシステム、ＰＣ、ゲーム技術、仮想現実、シミュレーション訓練等の部分となり得る。

一実施形態例において、図の任意の数の電気回路は、関連する電子機器のマザーボード上に実装され得る。マザーボードは、電子機器の内部電子システムの種々の部品を保持し得る一般的な回路基板であってもよく、さらに、他の周辺機器のコネクタを提供する。より具体的には、マザーボードは、電気的接続を提供することができ、それによりシステムの他の部品が電気的に通信することができる。任意の好適なプロセッサ（デジタル信号プロセッサ、マイクロプロセッサ、サポートチップセット等を含む）、記憶素子等は、特定の構成の必要性、処理要求、コンピュータ設計等に基づくマザーボードに好適に連結され得る。外部記憶装置、追加センサ、音響／映像ディスプレイ用のコントローラ、および周辺機器等の他の部品は、ケーブルを介して、プラグインカード としてマザーボードに取り付けられるか、またはマザーボード自体に一体化され得る。

別の実施形態例において、図の電気回路は、独立型モジュール（例えば、特定の用途または機能を実施するように構成される関連する部品および／または回路を有する装置）として実装され得るか、またはプラグインモジュールとして電子機器の特定用途向けハードウェア内に実装され得る。本開示の特定の実施形態は、システムオンチップ（ＳＯＣ）パッケージ中に、部分的または全体的に容易に含まれ得ることに留意せよ。ＳＯＣは、コンピュータまたは他の電子システムの部品を単一チップに一体化するＩＣを表す。それは、デジタル、アナログ、混合信号、およびしばしばラジオ周波数機能を含み、それらのすべては、単一チップ基板上に提供され得る。他の実施形態は、単一の電子パッケージ内に位置し、電子パッケージを通して互いに密接に相互に作用する構成される複数の独立したＩＣを有するマルチチップモジュール（ＭＣＭ）を含み得る。様々な他の実施形態において、増幅機能性は、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、および他の半導体チップ中の１つ以上のシリコンコア内に実装され得る。

本明細書に概説される仕様、寸法、および関係（例えば、プロセッサおよび記憶素子の数、論理動作等）のすべては、例および教示のみを目的として提供されたに過ぎないことに留意することがまた肝要である。そのような情報は、本開示の趣旨または添付される特許請求の範囲から逸脱することなく、大幅に変化されてもよい。本明細書は、非限定的な一つの例にのみ適用され、したがって、それらはそのように解釈されるべきである。前述の説明において、実施形態例は、特定のプロセッサおよび／または部品配置を参照して記載された。種々の改良および変更が、添付の特許請求の範囲から逸脱することなく、そのような実施形態に行われてもよい。説明および図面は、したがって、限定的な意味ではなく、例示であると見なされるべきものである。

本明細書に提供される多数の例を参照して、相互作用は、２つ、３つ、４つ以上の電気部品に関して記載されることに留意せよ。しかしながら、これは明確さおよび例示の目的でのみ行われたものである。システムは、いかなる好適な手段で統合されてもよいことを理解されたい。類似の設計の代替案に沿って、図の例示される部品、モジュール、および要素のいずれかは、種々の可能な構成において組み合わせられてもよく、それらのすべては、明らかに本明細書の広範囲内である。ある特定の場合において、限定された数の電気素子を参照することによってのみ、流れの所与の設定の機能性の１つ以上を説明することはより容易であり得る。図の電気回路およびその教示は、容易に拡張可能であり、多数の部品、ならびにより複雑な／高機能の配置および構成に適応できることを理解されたい。したがって、提供される例は、無数の他のアーキテクチャに潜在的に適用される電気回路の範囲を制限するべきではなく、またはその教示の範囲を阻害するべきではない。

本明細書において、「一つの実施形態」、「実施形態例」、「一実施形態」、「別の実施形態」、「一部の実施形態」、「種々の実施形態」、「他の実施形態」、「代替的実施形態」等に含まれる様々な特徴（例えば、要素、構造、モジュール、部品、ステップ、動作、特性等）の参照は、任意のそのような特徴は、本開示の１つ以上の実施形態に含まれるが、同じ実施形態において必ず組み合わせられてもよく、またはそうでなくてもよいことを意味することが意図されることに留意する。

多数の他の変更、置換え、変形、修正、および改良は、当業者に理解され、本開示が、添付の特許請求の範囲の範囲内であるとしてすべてのそのような変更、置換え、変形、修正、および改良を包含することが意図される。本明細書に添付される特許請求の範囲の解釈に関して、米国特許商標局（ＵＳＰＴＯ）、加えて、本出願において交付された任意の特許の任意の読者を援助するために、出願人は、出願人が、（ａ）添付される特許請求の範囲のいずれかが、用語「のための手段」または「のためのステップ」が特定の特許請求の範囲内で具体的に使用されない限り、本明細書の出願日に存在した米国特許法第１１２節の第６項を発動することを意図せず、および（ｂ）本明細書中のいかなる記載によっても、添付される特許請求の範囲に反映されない限り、決して本開示を制限することを意図しないことを留意することを望む。

Claims (20)

1. 多重アナログ信号チャネルのサンプリングに対するタイミング不整合を減少させるために互いに対して同期された複数のサンプリングクロックを生成するための回路であって、
   複数の入力信号を受信し、かつ前記複数のサンプリングクロックのそれぞれのサンプリングクロックを第１の出力状態に選択的に設定するように構成される第１の回路であって、前記複数のサンプリングクロックの選択されるサンプリングクロックが、前記複数の入力信号の選択される入力が第１の入力状態に設定されるときに、前記第１の出力状態に設定される、前記第１の回路と、
   入力クロック信号を受信し、かつ前記複数のサンプリングクロックのそれぞれを、共通路を通して第２の出力状態に遷移させるように構成される第２の回路であって、前記選択されるサンプリングクロックが、前記入力クロック信号の第１のクロック状態から第２のクロック状態への遷移に応答して、前記共通路を通して前記第１の出力状態から前記第２の出力状態に遷移される、前記第２の回路と、を含む、前記回路。
2. サンプリングクロックのそれぞれの第１の出力状態が、電圧レベルを有し、第１の回路が、サンプリングクロックのそれぞれの前記第１の出力状態の前記電圧レベルを上昇させるように構成される少なくとも１つの昇圧回路を含む、請求項１に記載の回路。
3. 前記複数のサンプリングクロックを受信する複数のサンプリングチャネルを含み、前記選択されるサンプリングクロックが前記第１の出力状態から前記第２の出力状態に遷移されるときに、前記複数のチャネルの選択されるチャネルからサンプルを生成するように構成される、サンプリング回路をさらに含む、請求項１に記載の回路。
4. 前記複数のサンプリングクロックのそれぞれの前記第１の出力状態が電圧レベルを有し、前記第１の回路が、前記サンプリング回路の少なくとも１つのスイッチをオン状態に駆動するために、前記複数のサンプリングクロックのそれぞれの前記第１の出力状態の前記電圧レベルを上昇させるように構成される、少なくとも１つの昇圧回路を含む、請求項３に記載の回路。
5. 前記選択される入力が、前記第１および第２の回路で受信される選択される入力を含み、前記第２の回路が、前記複数のサンプリングクロックのうちの１つにそれぞれ対応し、かつ前記複数の入力信号の選択される入力が前記第１の入力状態に設定されるときにその対応するスイッチを通してそれぞれのサンプリングクロックを第１のノードに選択的に接続し、前記入力クロック信号が前記第２のクロック状態に設定されるときに、前記選択されるサンプリングクロックが前記共通路を通して前記第２の出力状態に遷移されるようにそれぞれ構成される、複数のスイッチをさらに含む、請求項１に記載の回路。
6. 前記第１の回路で受信される前記選択される入力および前記第２の回路で受信される前記選択される入力が、それぞれ、前記複数の入力信号の同じ入力を含む、請求項５に記載の回路。
7. 前記複数のスイッチが、複数の第１のスイッチを含み、前記共通路が、前記第１のノードと前記第２の出力状態で保持される第２のノードとの間に連結され、前記第１のクロック状態から前記第２のクロック状態への前記入力クロック信号の遷移に応答して、前記第１のノードを前記第２のノードに接続するように構成される第２のスイッチを含む、請求項５に記載の回路。
8. 前記複数のサンプリングクロックのそれぞれの前記第１の出力状態が、電圧レベルを有し、前記第１の回路が、前記複数のサンプリングクロックのうちの対応する１つの前記第１の出力状態の前記電圧レベルを昇圧電圧レベルに設定するようにそれぞれ構成される複数のプルアップ昇圧回路を含み、前記第１の回路が、前記複数の第１のスイッチの一スイッチにそれぞれ関連付けられる複数のプルダウン経路をさらに含み、前記選択されるサンプリングクロックが、前記第２の回路で受信される前記複数の入力の前記選択される入力が前記第１の入力状態に設定されるとき、選択されるプルダウン経路を通して前記第１のノードおよび選択される第１のスイッチに並列で接続される請求項７に記載の回路。
9. 前記第１の回路が、前記選択される入力が前記第１の入力状態に設定され、前記入力クロック信号が前記第１のクロック状態にあるとき、前記複数のサンプリングクロックの前記選択されるサンプリングクロックを前記第１の出力状態に設定するプルアップ回路をさらに含む、請求項１に記載の回路。
10. 選択されるサンプリングクロックが、第１のサンプリングクロックを含み、前記第２の回路が、
    第１のノードに連結される第１の端子、前記複数のサンプリングクロックの前記第１のサンプリングクロックに連結される第２の端子、および第３の端子を有する、第１のスイッチであって、前記第１のスイッチの前記第３の端子で受信される前記複数の入力信号の入力信号が第１の入力状態にあり、前記第１のノードを前記第１のサンプリングクロックと接続するときに、前記オン状態にあるように構成される前記第１のスイッチと、
    第１のノードに連結される第１の端子、前記複数のサンプリングクロックの第２のサンプリングクロックに連結される第２の端子、および第３の端子を有する、第２のスイッチであって、前記第２のスイッチの前記第３の端子で受信される前記複数の入力の入力信号が前記第１の入力状態にあり、前記第１のノードを前記第２のサンプリングクロックと接続するときに、前記オン状態にあるように構成される前記第２のスイッチと、
    前記第２の出力状態で保持される第２のノードに連結される第１の端子、前記第１のノードに連結される第２の端子、および前記入力クロック信号を受信するための第３の端子を有する第３のスイッチであって、前記入力クロック信号が前記第２のクロック状態にあり、前記第１のノードを前記第２の出力状態に設定するときに、前記オン状態にあるように構成される前記第３のスイッチと、を含む、請求項１に記載の回路。
11. 前記第１の回路が、第１のサンプリングクロック上に昇圧電圧レベルを提供するように構成される第１の昇圧回路と、第２のサンプリングクロック上に昇圧電圧レベルを提供するように構成される第２の昇圧回路と、を含む、請求項１に記載の回路。
12. サンプリングするための方法であって、
    複数の入力信号を受信することと、
    複数のサンプリングクロックの選択されるサンプリングクロックを、前記複数の入力信号の１つ以上の選択される入力が第１の入力状態に設定されるとき、第１の出力状態に設定することと、
    前記１つ以上の選択される入力が前記第１の入力状態にあるときに生じる第１のクロック状態と第２のクロック状態との間の連続的遷移を有する入力クロックを受信することと、
    前記選択されるサンプリングクロックを、共通路を通して前記第２の出力状態において設定されるノードに接続することによって、前記第１の出力状態にある前記選択されるサンプリングクロックを第２の出力状態に設定することであって、前記複数のサンプリングクロックのそれぞれが同じ共通路を通して前記第２の出力状態に設定される、前記設定することと、を含む、方法。
13. 前記設定することが、昇圧電圧を有する前記第１の出力状態を提供するように、所定の電圧によって前記第１の出力状態を上昇させることを含む、請求項１２に記載の方法。
14. 複数のサンプリングチャネルにおいて前記複数のサンプリングクロックを受信することであって、前記複数のサンプリングクロックのそれぞれが前記複数のサンプリングチャネルのうちの対応する１つのサンプリングスイッチに連結される、前記受信することと、
    前記選択されるサンプリングクロックが前記第１の出力状態から前記第２の出力状態に設定されるとき、前記複数のサンプリングチャネルの選択されるチャネル上のサンプリングを開始することと、をさらに含む、請求項１２に記載の方法。
15. 前記共通路が、共通ノードを前記第２の出力状態で保持される前記ノードに連結するように構成されるスイッチを含み、前記スイッチが、前記第１のクロック状態から前記第２のクロック状態へのそれぞれの入力クロック遷移によって切り替えられる、請求項１２に記載の方法。
16. 前記スイッチが、第１のスイッチを含み、前記共通ノードが、複数の第２のスイッチのうちの１つを通して前記複数のサンプリングクロックのそれぞれに連結され、前記設定することが、
    前記１つ以上の入力が前記第１の入力状態にあるとき、前記第２の複数のスイッチの選択されるスイッチを通して前記選択されるサンプリングクロックを前記共通ノードに接続することと、
    前記第１のクロック状態から前記第２のクロック状態へのそれぞれのクロック遷移上で、前記選択されるサンプリングクロックを前記第１のスイッチを通して前記第２の出力状態で保持される前記ノードに接続することによって、前記選択されるサンプリングクロックを前記第２の出力状態に設定することと、を含む、請求項１５に記載の方法。
17. 前記選択されるサンプリングクロックの前記共通ノードへの前記接続は、前記１つ以上の入力が前記第１の入力状態にあるとき、前記第２の複数のスイッチの選択されるスイッチおよび並列プルダウン経路を通して、前記選択されるサンプリングクロックを前記共通ノードに接続することを含む、請求項１６に記載の方法。
18. サンプリングするための回路であって、
    複数の入力信号を受信するための手段と、
    複数のサンプリングクロックの選択されるサンプリングクロックを、前記複数の入力信号の１つ以上の選択される入力が第１の入力状態に設定されるとき、第１の出力状態に設定するための手段と、
    前記１つ以上の選択される入力が前記第１の入力状態にあるときに生じる、第１のクロック状態と第２のクロック状態との間の連続的遷移を有する入力クロックを受信するための手段と、
    前記第１の出力状態にある前記選択されるサンプリングクロックを、前記選択されるサンプリングクロックを前記第２の出力状態で設定されるノードに接続することによって共通路を通して第２の出力状態に設定することであって、前記複数のサンプリングクロックのそれぞれが同じ共通路を通して前記第２の出力状態に設定される、設定するための手段と、を含む、前記回路。
19. 複数のサンプリングクロックの選択されるサンプリングクロックを第１の出力状態に設定するための前記手段は、昇圧電圧を有する前記第１の出力状態を提供するように、所定の電圧によって前記第１の出力状態を上昇させる手段を含む、請求項１８に記載の回路。
20. 複数のサンプリングクロックを複数のサンプリングチャネルで受信するための手段であって、前記複数のサンプリングクロックのそれぞれが前記複数のサンプリングチャネルのうちの対応する１つのサンプリングスイッチと連結される、前記受信するための手段と、
    前記選択されるサンプリングクロックが前記第１の出力状態から前記第２の出力状態に設定されるとき、前記複数のサンプリングチャネルの選択されるチャネル上でサンプルを開始するための手段と、をさらに含む、請求項１８に記載の回路。