KR20090106816A - 클록 드라이버 및 이를 구비하는 차지 펌프 - Google Patents

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KR20090106816A
KR20090106816A KR1020080032184A KR20080032184A KR20090106816A KR 20090106816 A KR20090106816 A KR 20090106816A KR 1020080032184 A KR1020080032184 A KR 1020080032184A KR 20080032184 A KR20080032184 A KR 20080032184A KR 20090106816 A KR20090106816 A KR 20090106816A
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Abstract

차지 펌프의 출력 신호의 리플(ripple)을 최소화할 수 있는 클록 드라이버 및 이를 구비하는 차지 펌프가 개시된다. 본 발명의 일실시예에 따른 상기 클록 드라이버는, 제1 기준클록에 응답하여 제1 노드를 풀업(pull-up) 시키고, 제2 기준클록에 응답하여 상기 제1 노드를 풀다운(pull-down) 시킴으로써 제1 제어클록을 발생하는 제1 드라이버(driver) 및 상기 제2 기준클록에 응답하여 제2 노드를 풀업(pull-up) 시키고, 상기 제1 기준클록에 응답하여 상기 제2 노드를 풀다운(pull-down) 시킴으로써 제2 제어클록을 발생하는 제2 드라이버를 구비하며, 상기 제1 노드의 풀다운 시점이 상기 제2 노드의 풀업 시점보다 지연되도록, 상기 제1 드라이버는 상기 제2 기준클록의 상승 천이 또는 하강 천이에 응답하여 시간 지연을 갖는 제1 출력 신호를 발생하는 제1 히스테리시스(hysteresis) 제어부를 구비하는 것을 특징으로 한다.

Description

클록 드라이버 및 이를 구비하는 차지 펌프{Clock driver and Charge pump having the same}
본 발명은 클록 드라이버 및 차지 펌프에 관한 것으로, 구체적으로는 이미지 센서(Image Sensor)에 적용되는 클록 드라이버 및 차지 펌프에 관한 것이다.
이미지 센서는 빛의 신호를 전기적 신호로 변환하여 디스플레이 장치에 표시하거나 저장 장치에 저장할 수 있도록 하는 반도체 소자이다. 이미지 센서가 사용되는 분야는 디지털 카메라, 휴대폰 카메라, 캠코더, 보안기기 및 의료기기 등 광범위하며 또한 지속적으로 그 사용이 확대되고 있다.
이미지 센서는 크게 CCD(Charge-Coupled Device)와 CMOS 이미지 센서(CMOS Image Sensor, CIS) 형의 두 가지로 나누어진다. CCD는 센서에 최적화된 공정을 사용할 수 있어서, 암전류나 변환 효율, 노이즈와 같은 화질 측면에서 우수한 특성을 나타내고 있다. 한편, CIS는 집적도가 높고 전력소모가 적으며 고속 동작이 가능하고 다양한 동작 모드가 가능하다는 장점을 가지고 있다. 최근에는 화질 측면에서도 CCD에 뒤지지 않는 CIS 제품이 출시되고 있어, 이미지 센서 시장에서 CIS는 CCD를 급속히 대체해가고 있다.
도 1은 일반적인 시모스 이미지 센서(CIS)의 단위 픽셀(pixel)를 나타내는 회로도이다. 상기 단위 픽셀은 다양한 형태로 구현될 수 있으며, 도 1에서는 4 트랜지스터 구조의 단위 픽셀이 예시된다. 도시된 바와 같이 상기 단위 픽셀(10)은, 빛을 받아 광전하를 생성하는 포토 다이오드(PD)와, 복수 개의 트랜지스터 소자들(T1 내지 T4)을 구비한다.
상기 복수 개의 트랜지스터 소자들 중 전송 트랜지스터(T1)는, 전송 제어신호(Tx)에 응답하여, 상기 포토 다이오드(PD)에서 모아진 광전하를 플로팅 확산 영역(FD)으로 전송한다. 또한 리셋 트랜지스터(T2)는, 리셋 신호(Rx)에 응답하여 상기 플로팅 확산 영역(FD)의 전위를 소정의 전원전압(VDD_pix) 레벨로 리셋시켜, 상기 플로팅 확산 영역(FD)에 저장된 광전하를 배출하는 역할을 한다.
또한 드라이브 트랜지스터(T3)는 소스 팔로워-버퍼 증폭기(Source Follower-Buffer Amplifier)의 역할을 하며, 선택 트랜지스터(T4)는 어드레싱(Addressing)을 위한 것으로서, 선택 제어신호(Sx)에 응답하여 스위칭됨으로써 출력단(OUT)을 통해 단위 픽셀의 출력신호를 외부로 제공한다.
시모스 이미지 센서(CIS)의 화질을 개선하기 위해서는 공급 전압보다 높은 전압이 필요하게 되는데, 최근의 시모스 이미지 센서(CIS)는 이를 위하여 차지 펌프(charge pump)를 채용하고 있다. 일예로서, 포토 다이오드(PD)에서 모아진 광전하 전체를 플로팅 확산 영역(FD)으로 전송하기 위하여, 전송 트랜지스터(T1)를 제어하기 위한 전송 제어신호(Tx)의 전압 레벨을 공급 전압보다 높게 승압시킬 필요가 있다. 또한 픽셀 전압(VDD_pix)에 유입될 수 있는 각종 노이즈를 제거하기 위해서도 차지 펌프가 유용하게 사용될 수 있다. 시모스 이미지 센서(CIS)에 구비되는 차지 펌프는 보다 안정적인 승압 전압을 제공하기 위하여, 그 출력 단자에서의 리플(ripple)을 최소화할 필요가 있다. 또한 휴대용 제품에 널리 사용되는 시모스 이미지 센서(CIS)의 특성상 승압 전압을 발생하는 차지 펌프의 전력 소모를 줄이는 것도 매우 중요한 요소이다.
도 2a,b,c는 종래의 차지 펌프를 나타내는 회로도 및 그 동작특성을 나타내는 파형도이다. 도시된 바와 같이 상기 차지 펌프(20)는, 승압 전압을 발생하기 위한 펌핑 회로(21)와 상기 펌핑 회로(21)로 클록 신호를 제공하기 위한 클록 드라이버(22)를 구비한다.
도 2a에 도시된 바와 같이 펌핑 회로(21)는 주 펌핑 회로와 보조 펌핑 회로를 구비할 수 있다. 주 펌핑 회로로서 프리차지 트랜지스터(MN2, MN3)와, 펌핑 커패시터(C2, C3)와, 차지 트랜스퍼 스위치(MP0, MP1)와, 벌크 스위치(MP2, MP3)가 구비될 수 있다. 또한 보조 펌핑 회로로서, 프리차지 트랜지스터(MN0, MN1)와, 펌핑 커패시터(C0, C1)를 구비할 수 있다.
한편, 펌핑 회로(21)를 구동하기 위한 클록 드라이버(22)로서 일반적으로 인버터 체인 드라이버(inverter chain driver)가 사용되는데, 로딩 전류(loading current)가 큰 펌핑 회로를 구동하는 경우에는 단락-회로 전류(short-circuit current)를 줄이기 위해서 삼상 드라이버(tri-state driver)가 사용되기도 한다. 도시된 바와 같이 클록 드라이버(22)는, 외부로부터 제공되거나 또는 외부로부터 제공된 신호를 이용하여 생성된 적어도 하나의 기준 클록신호(phi1, phi2)를 이용하여 적어도 하나의 제어클록들(clk0 내지 clk3)을 발생한다. 일예로서 클록 드라 이버(22)는 두 개의 기준 클록신호(phi1, phi2)를 이용하여 네 개의 제어클록들(clk0 내지 clk3)을 발생하는 것이 예시된다.
상기와 같이 구성되는 차지 펌프(20)의 동작은 다음과 같다.
제어클록 clk0 및 clk1이 로직 하이인 구간에서 프리차지 트랜지스터(MN2, MN3)가 턴온 되며, 노드 X 및 Y가 VDD 전압으로 프리차지 된다. 이후 제어클록 clk2 및 clk3가 로직 하이로 변하면 펌핑 커패시터(C2, C3)에 의해 노드 X 및 Y가 2*VDD 전압으로 상승한다. 제어클록 clk2 및 clk3가 로직 로우인 구간에서 차지 트랜스퍼 스위치인 MP0과 MP1이 교대로 턴온되며, 이에 따라 노드 X 및 Y의 차지(charge)가 출력단을 통해 출력신호(Vcp)로서 제공된다. 벌크 스위치인 MP2와 MP3은 교대로 턴온됨에 따라 기생 트랜지스터(기생 BJT)의 턴온을 방지하는 기능을 수행한다. 또한 보조 펌핑 회로는 프리차지 트랜지스터(MN2, MN3)가 동시에 턴온되는 것을 방지하기 위해 사용된다.
상술하였던 바와 같이 클록 드라이버(22)는, 인버터 체인 드라이버(inverter chain driver)와 삼상 드라이버(tri-state driver)가 사용될 수 있으며, 특히 삼상 드라이버(tri-state driver)는 주 펌핑 회로를 구동하기 위한 제어클록 clk2 및 clk3를 발생하기 위해 사용될 수 있다. 삼상 드라이버(tri-state driver)는 PMOS 트랜지스터 및 NMOS 트랜지스터를 구비하며, 기준 클록신호(phi1, phi2)에 의하여 PMOS 트랜지스터와 NMOS 트랜지스터를 제어함으로써 제어클록 clk2 및 clk3를 발생한다. 특히 넌-오버래핑(non-overlapping)한 기준 클록신호(phi1, phi2)에 의하여 PMOS 트랜지스터와 NMOS 트랜지스터를 각각 따로 제어하기 때문에 단락-회로 전 류(short-circuit current)의 발생을 차단할 수 있다.
도 2a에 도시된 클록 드라이버(22)에 의해 발생되는 제어클록들(clk0 내지 clk3)은 도 2b의 파형도에 도시된 바와 같다. 도 2b에 도시된 바와 같이 종래의 클록 드라이버(22)는, 주 펌핑 회로를 제어하기 위한 제어클록 clk2 및 clk3 사이의 넌-오버래핑(non-overlapping) 구간이 확보되지 않는다. 이와 같은 제어클록 clk2 및 clk3가 펌핑 회로(21)의 차지 트랜스퍼 스위치(MP0, MP1)를 제어하기 위해 사용되는 경우, 차지 트랜스퍼 스위치(MP0, MP1)가 모두 턴온 됨으로써 리버젼 손실(reversion loss)를 발생시키는 문제를 일으킨다. 상기 리버젼 손실(reversion loss) 발생에 의하여, 도 2c에 도시된 바와 같은 차지 펌프(20)의 출력신호(Vcp)에 리플(ripple)이 커지는 문제가 발생하게 된다.
본 발명은, 상기와 같은 문제점을 해결하기 위한 것으로서, 이미지 센서로 제공되는 차지 펌프의 승압 전압에 리플(ripple)이 발생하는 문제를 개선할 수 있는 클록 드라이버 및 차지 펌프를 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일실시예에 따른 클록 드라이버는, 펌핑 회로를 제어하기 위한 적어도 하나의 제어클록을 발생하며, 제1 기준클록에 응답하여 제1 노드를 풀업(pull-up) 시키고, 제2 기준클록에 응답하여 상기 제1 노드를 풀다운(pull-down) 시킴으로써 제1 제어클록을 발생하는 제1 드라이 버(driver) 및 상기 제2 기준클록에 응답하여 제2 노드를 풀업(pull-up) 시키고, 상기 제1 기준클록에 응답하여 상기 제2 노드를 풀다운(pull-down) 시킴으로써 제2 제어클록을 발생하는 제2 드라이버를 구비하며, 상기 제1 노드의 풀다운 시점이 상기 제2 노드의 풀업 시점보다 지연되도록, 상기 제1 드라이버는 상기 제2 기준클록의 상승 천이 또는 하강 천이에 응답하여 시간 지연을 갖는 제1 출력 신호를 발생하는 제1 히스테리시스(hysteresis) 제어부를 구비하는 것을 특징으로 한다.
바람직하게는, 상기 제2 드라이버는, 상기 제2 노드의 풀다운 시점이 상기 제1 노드의 풀업 시점보다 지연되도록, 상기 제1 기준클록의 상승 천이 또는 하강 천이에 응답하여 시간 지연을 갖는 제2 출력 신호를 발생하는 제2 히스테리시스(hysteresis) 제어부를 구비하는 것을 특징으로 한다.
또한 바람직하게는, 상기 제1 히스테리시스 제어부 및 제2 히스테리시스 제어부는 각각 히스테리시스 인버터를 구비하는 것을 특징으로 한다.
한편, 상기 히스테리시스 인버터는, 전원전압 및 출력단 사이에 연결되며, 입력신호에 응답하여 스위칭되는 제1 PMOS 트랜지스터와, 상기 출력단과 접지전압 사이에 직렬하게 연결되며, 상기 입력신호에 응답하여 각각 스위칭되는 제1 및 제2 NMOS 트랜지스터 및 상기 제1 및 제2 NMOS 트랜지스터 사이의 노드와 전원전압 사이에 연결되며, 상기 출력단의 전압에 응답하여 스위칭되는 제3 NMOS 트랜지스터를 구비할 수 있다.
한편, 상기 히스테리시스 인버터는, 전원전압 및 출력단 사이에 직렬하게 연결되며, 입력신호에 응답하여 각각 스위칭되는 제1 및 제2 PMOS 트랜지스터와, 상 기 제1 및 제2 PMOS 트랜지스터 사이의 노드와 접지전압 사이에 연결되며, 상기 출력단의 전압에 응답하여 스위칭되는 제3 PMOS 트랜지스터 및 상기 출력단과 접지전압 사이에 연결되며, 상기 입력신호에 응답하여 스위칭되는 제1 NMOS 트랜지스터를 구비할 수 있다.
한편, 상기 제1 드라이버는, 상기 제1 기준클록에 기반하여 상기 제1 노드를 풀업 시키기 위한 제1 PMOS 트랜지스터 및 상기 제1 출력 신호에 기반하여 상기 제1 노드를 풀다운 시키기 위한 제1 NMOS 트랜지스터를 더 구비할 수 있다.
또한, 상기 제2 드라이버는, 상기 제2 기준클록에 기반하여 상기 제2 노드를 풀업 시키기 위한 제2 PMOS 트랜지스터 및 상기 제2 출력 신호에 기반하여 상기 제2 노드를 풀다운 시키기 위한 제2 NMOS 트랜지스터를 더 구비할 수 있다.
바람직하게는, 상기 제1 NMOS 트랜지스터의 턴온 구간은 제2 PMOS 트랜지스터의 턴온 구간에 포함되고, 상기 제2 NMOS 트랜지스터의 턴온 구간은 제1 PMOS 트랜지스터의 턴온 구간에 포함됨에 따라, 상기 제1 제어클록의 로직 로우 구간과 상기 제2 제어클록의 로직 로우 구간은 오버래핑 구간을 갖지 않는 것을 특징으로 한다.
한편, 본 발명의 다른 실시예에 따른 클록 드라이버는, 승압 노드를 갖는 펌핑 회로를 제어하기 위하여 적어도 하나의 제어클록을 발생하며, 제1 노드를 풀업(pull-up) 시키기 위한 제1 풀업부와 상기 제1 노드를 풀다운(pull-down) 시키기 위한 제1 풀다운부를 포함하고, 상기 제1 노드를 통하여 제1 제어클록을 발생하는 제1 드라이버 및 제2 노드를 풀업(pull-up) 시키기 위한 제2 풀업부와 상기 제2 노 드를 풀다운(pull-down) 시키기 위한 제2 풀다운부를 포함하고, 상기 제2 노드를 통하여 제2제어클록을 발생하는 제2 드라이버를 구비하며, 상기 제1 제어클록의 제1 로직 레벨 구간과 상기 제2 제어클록의 제1 로직 레벨 구간이 서로 오버래핑(overlapping) 되지 않도록, 상기 제1 드라이버는 상기 제1 노드의 상기 제1 로직 레벨로의 천이 시점을 지연시키기 위한 제1 히스테리시스(hysteresis) 제어부를 구비하는 것을 특징으로 한다.
한편 본 발명의 일실시예에 따른 차지 펌프는, 제1 및 제2 승압노드의 전압을 승압하기 위한 제1 및 제2 커패시터 및 상기 제1 및 제2 승압노드의 전압을 출력단을 통해 외부로 제공하기 위한 제1 및 제2 스위치를 포함하는 펌핑 회로 및 상기 펌핑 회로의 전압 승압 및 상기 제1 및 제2 스위치를 제어하기 위하여, 제1 기준클록 및 제2 기준클록에 응답하여 제1 제어클록을 발생하는 제1 드라이버(driver) 및 상기 제1 기준클록 및 제2 기준클록에 응답하여 제2 제어클록을 발생하는 제2 드라이버(driver)를 포함하는 클록 드라이버를 구비하며, 상기 제1 및 제2 스위치를 턴온 시키는 구간이 서로 오버래핑(overlapping) 되지 않도록, 상기 제1 및 제2 드라이버 중 적어도 하나는 상기 제1 기준클록 또는 제2 기준클록의 입력에 응답하여 시간 지연을 갖는 출력 신호을 발생하는 히스테리시스(hysteresis) 제어부를 구비하는 것을 특징으로 한다.
한편 본 발명의 일실시예에 따른 시모스 이미지 센서(CMOS Image Sensor)는, 차지 펌프를 구비하고, 상기 차지 펌프의 출력 신호가 센서로 제공되며, 상기 차지 펌프는, 제1 기준클록에 응답하여 제1 노드를 풀업(pull-up) 시키고, 제2 기준클록 에 응답하여 상기 제1 노드를 풀다운(pull-down) 시킴으로써 제1 제어클록을 발생하는 제1 드라이버(driver) 및 상기 제2 기준클록에 응답하여 제2 노드를 풀업(pull-up) 시키고, 상기 제1 기준클록에 응답하여 상기 제2 노드를 풀다운(pull-down) 시킴으로써 제2 제어클록을 발생하는 제2 드라이버를 구비하며, 상기 제1 노드의 풀다운 시점이 상기 제2 노드의 풀업 시점보다 지연되도록, 상기 제1 드라이버는 상기 제2 기준클록의 상승 천이 또는 하강 천이에 응답하여 시간 지연을 갖는 제1 출력 신호를 발생하는 제1 히스테리시스(hysteresis) 제어부를 구비하는 것을 특징으로 한다.
상기한 바와 같은 본 발명에 따르면, 차지 펌프의 출력 신호에 리플(ripple) 이 발생하는 것을 최소화할 수 있으므로, 이미지 센서로 안정적인 승압 전압을 제공할 수 있는 효과가 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 일실시예에 따른 차지 펌프를 나타내는 블록도이다. 도시 된 바와 같이 상기 차지 펌프(100)는 펌핑 회로(110) 및 클록 드라이버(120)를 구비할 수 있다. 펌핑 회로(110)는 소정의 승압 노드(미도시)를 구비하며 승압 전압을 출력 신호(Vcp)로서 외부로 제공한다. 바람직하게는 상기 차지 펌프(100)는 시모스 이미지 센서(CIS)에 구비되고, 상기 출력 신호(Vcp)는 소정의 레귤레이터(미도시)를 통하여 시모스 이미지 센서(CIS)의 픽셀 전압으로 이용될 수 있다.
한편 클록 드라이버(120)는 펌핑 회로(110)의 동작을 제어하기 위한 적어도 하나의 제어클록들(clk10 내지 clk13)을 발생한다. 클록 드라이버(120)에서 발생하는 제어클록들(clk10 내지 clk13) 중 일부의 제어클록은 펌핑 회로(110)의 주 펌핑 회로를 제어하기 위해 사용될 수 있으며, 다른 일부의 제어클록은 보조 펌핑 회로를 제어하기 위해 사용될 수 있다. 일예로서 제어클록들 clk12, clk13은 주 펌핑 회로를 제어하기 위해 사용되며, 다른 제어클록들 clk10, clk11은 보조 펌핑 회로를 제어하기 위해 사용될 수 있다.
클록 드라이버(120)는 일반적으로 인버터 체인 드라이버(inverter chain driver)가 사용될 수 있는데, 로딩 전류(loading current)가 큰 펌핑 회로를 구동하는 경우에는 단락-회로 전류(short-circuit current)를 줄이기 위해서 삼상 드라이버(tri-state driver)가 사용되기도 한다. 클록 드라이버(120)는 주 펌핑 회로를 제어하기 위한 제어클록들 clk12, clk13을 각각 발생하는 제1 드라이버(121) 및 제2 드라이버(122)를 구비할 수 있다. 상기 제1 드라이버(121)는 삼상 드라이버로 이루어질 수 있으며, 드라이버 내의 제1 노드를 풀업 시키거나 풀다운 시킴으로써 제1 제어클록 clk12를 발생한다. 그리고, 제2 드라이버(122) 또한 삼상 드라이버로 이루어질 수 있으며, 드라이버 내의 제2 노드를 풀업 시키거나 풀다운 시킴으로써 제2 제어클록 clk13를 발생한다. 특히 단락-회로 전류의 발생을 차단하기 위하여, 제1 드라이버(121) 및 제2 드라이버(122) 각각은 넌-오버래핑(non-overlapping)한 기준 클록(phi1, phi2)를 이용하여 풀업 동작 및 풀다운 동작을 각각 따로 제어한다.
상술한 바와 같은 제어클록들(clk10 내지 clk13)을 발생하는 클록 드라이버(120)의 자세한 동작은 다음과 같다.
제1 드라이버(121)는 제1 기준 클록(phi11) 및 제2 기준 클록(phi12)에 응답하여 제1 노드를 풀업 시키거나 풀다운 시킴으로써 제1 제어클록 clk12를 발생한다. 일예로서, 제1 드라이버(121)는 제1 기준 클록(phi11)에 응답하여 제1 노드를 풀업시키고 제2 기준 클록(phi12)에 응답하여 제1 노드를 풀다운 시킴으로써 제1 제어클록 clk12을 발생한다. 상기 발생된 제1 제어클록 clk12은 제1 노드를 통해 펌핑 회로(110)로 제공된다.
또한 제2 드라이버(122)는 제1 기준 클록(phi11) 및 제2 기준 클록(phi12)에 응답하여 제2 노드를 풀업 시키거나 풀다운 시킴으로써 제2 제어클록 clk13를 발생한다. 일예로서, 제2 드라이버(122)는 제2 기준 클록(phi12)에 응답하여 제2 노드를 풀업시키고 제1 기준 클록(phi11)에 응답하여 제2 노드를 풀다운 시킴으로써 제2 제어클록 clk13을 발생한다. 상기 발생된 제2 제어클록 clk13은 제2 노드를 통해 펌핑 회로(110)로 제공된다.
클록 드라이버(120)는 나머지 제어클록들 clk10, clk11을 발생하기 위한 또 다른 드라이버들을 구비할 수 있다. 상기 나머지 제어클록들 clk10, clk11이 펌핑 회로(110) 내의 보조 펌핑 회로를 제어하기 위해 사용되는 경우, 제어클록들 clk10, clk11을 발생하기 위한 인버터 체인 드라이버가 클록 드라이버(120) 내에 구비될 수 있다. 그러나 삼상 드라이버를 사용하여 제어클록들 clk10, clk11을 발생하여도 무방하다.
제1 및 제2 드라이버(121, 122)에서 발생된 제어클록들 clk12, clk13은 펌핑 회로(110) 내의 승압 노드의 전압을 상승시키기 위해 사용되며, 또한 상기 승압 노드와 펌핑 회로(110)의 출력단을 연결하기 위한 차지 트랜스퍼 스위치(미도시)를 제어하기 위해 사용된다. 일예로서 펌핑 회로(110)는 제1 제어클록 clk12에 의해 제어되는 차지 트랜스퍼 스위치와 제2 제어클록 clk13에 의해 제어되는 차지 트랜스퍼 스위치를 구비할 수 있으며, 안정적인 승압 전압을 발생하기 위해서는 상기 두 개의 차지 트랜스퍼 스위치가 서로 교번하게 턴온되어야 한다. 이를 위하여 본 발명의 일실시예에 따르면, 상기 차지 트랜스퍼 스위치들을 턴온시키기 위한 제1 제어클록 clk12의 제1 로직 레벨 구간과 제2 제어클록 clk13의 제1 로직 레벨 구간이 서로 오버래핑(overlapping) 되지 않도록 한다. 이를 위하여, 상기 차지 트랜스퍼 스위치들이 각각 제1 제어클록 clk12의 로직 로우와 제2 제어클록 clk13의 로직 로우에 응답하여 턴온 되는 경우, 제1 제어클록 clk12의 로직 로우 구간과 제2 제어클록 clk13의 로직 로우 구간이 서로 오버래핑(overlapping) 되지 않도록 한다.
상기와 같은 제어클록들의 발생을 위하여, 제1 드라이버(121) 및 제2 드라이버(122) 중 적어도 하나는 입력 신호의 상승 천이 또는 하강 천이에 응답하여 시간 지연(time delay)을 갖는 출력 신호를 발생하는 히스테리시스 제어부를 구비할 수있다. 바람직하게는, 히스테리시스 제어부는 제1 기준 클록(phi11) 또는 제2 기준 클록(phi12)을 입력받으며, 입력 기준 클록의 상승 천이 또는 하강 천이에 응답하여 시간 지연을 갖는 출력 신호를 발생한다. 또한 바람직하게는, 제1 드라이버(121)는 제1 히스테리시스 제어부(121_1)를 구비할 수 있으며, 제1 히스테리시스 제어부(121_1)는 제2 기준 클록(phi12)을 입력받아 제2 기준 클록(phi12)의 상승 천이 또는 하강 천이에 응답하여 시간 지연을 갖는 제1 출력 신호를 발생한다. 또한 제2 드라이버(122)는 제2 히스테리시스 제어부(122_1)를 구비할 수 있으며, 제2 히스테리시스 제어부(122_1)는 제1 기준 클록(phi11)을 입력받아 제1 기준 클록(phi12)의 상승 천이 또는 하강 천이에 응답하여 시간 지연을 갖는 제2 출력 신호를 발생한다.
상기와 같이 구성될 수 있는 차지 펌프(100)의 자세한 회로 구성 및 동작의 일예를 도 4를 참조하여 설명하면 다음과 같다.
도 4는 도 3의 차지 펌프를 구현하는 일예를 나타내는 회로도이다. 도시된 바와 같이 펌핑 회로(110)는 주 펌핑 회로와 보조 펌핑 회로를 구비할 수 있다. 주 펌핑 회로는 프리차지 트랜지스터(MN12, MN13)와, 펌핑 커패시터(C12, C13)와, 차지 트랜스퍼 스위치(MP10, MP11)와, 벌크 스위치(MP12, MP13)를 구비할 수 있다. 또한 보조 펌핑 회로는, 프리차지 트랜지스터(MN10, MN11)와, 펌핑 커패시터(C10, C11)를 구비할 수 있다.
또한, 펌핑 회로(110)를 구동하기 위한 클록 드라이버(120)는 넌-오버래 핑(non-overlapping)한 구간을 갖는 적어도 하나의 기준 클록(phi1, phi2)을 이용하여 제어클록들(clk10 내지 clk13)을 발생한다. 일예로서 클록 드라이버(120)는 제1 기준 클록(phi11) 및 제2 기준 클록(phi12)에 응답하여 네 개의 제어클록들(clk10 내지 clk13)을 발생한다. 특히 주 펌핑 회로를 제어하기 위한 제1 제어클록(clk12) 및 제2 제어클록(clk13)을 발생하기 위하여, 클록 드라이버(120)는 각각 삼상 드라이버로 이루어지는 제1 드라이버(121) 및 제2 드라이버(122)를 구비한다. 또한 나머지 제어클록들(clk10, clk11)을 발생하기 위하여 클록 드라이버(120)는 또 다른 드라이버를 구비할 수 있으며, 도 4의 클록 드라이버(120)는 제2 기준 클록(phi12)에 응답하여 제어클록 clk10을 발생하고 제1 기준 클록(phi11)에 응답하여 제어클록 clk11을 발생하는 인버터 체인 드라이버들(123)이 도시된다.
제1 드라이버(121)는 제1 기준 클록(phi11)에 응답하여 제1 노드(ND11)를 풀업 시키는 풀업부와 제2 기준 클록(phi12)에 응답하여 제1 노드(ND11)를 풀다운부를 구비할 수 있으며, 또한 적어도 하나의 인버터(I12, I13)를 더 구비할 수 있다. 풀업부는 제1 기준 클록(phi11)에 응답하여 스위칭되는 PMOS 트랜지스터(MP18)를 구비할 수 있으며, 풀다운부는 제2 기준 클록(phi12)에 응답하여 스위칭되는 NMOS 트랜지스터(MN17)를 구비할 수 있다. 상기 제1 노드(ND11)의 풀업 및 풀다운 동작에 의하여 로직 하이 및 로직 로우 구간을 갖는 제1 제어클록(clk12)이 발생된다.
상기 제1 제어클록(clk12)은 펌핑 커패시터(C12)의 일단으로 제공되며, VDD로 프리차지된 제1 승압 노드(X)는 제1 제어클록(clk12)의 로직 하이에 응답하여 2*VDD에 해당하는 값으로 승압된다. 또한 제1 제어클록(clk12)의 로직 로우에 응답하여 차지 트랜스퍼 스위치(MP11)가 턴온됨으로써, 제2 승압 노드(Y)의 전압이 출력 신호(Vcp)로서 외부로 제공된다.
또한, 상기 제2 제어클록(clk13)은 펌핑 커패시터(C13)의 일단으로 제공되며, VDD로 프리차지된 제2 승압 노드(Y)는 제2 제어클록(clk13)의 로직 하이에 응답하여 2*VDD에 해당하는 값으로 승압된다. 또한 제2 제어클록(clk13)의 로직 로우에 응답하여 차지 트랜스퍼 스위치(MP10)가 턴온됨으로써, 제1 승압 노드(X)의 전압이 출력 신호(Vcp)로서 외부로 제공된다.
차지 트랜스퍼 스위치인 MP10와 MP11가 동시에 턴온됨에 따라 발생할 수 있는 리버젼 손실(reversion loss) 문제를 개선하기 위하여, 본 발명의 일실시예에 따르면 차지 트랜스퍼 스위치를 턴온하기 위한 제1 제어클록(clk12)의 제1 로직 레벨 구간(일예로서 로직 로우 구간)과 제2 제어클록(clk13)의 제1 로직 레벨 구간(일예로서 로직 로우 구간)이 서로 오버래핑 되지 않도록 한다. 일예로서, 제1 기준 클록(phi11)에 응답하여 제1 드라이버(121)의 제1 노드(ND11)가 풀업되고 제2 드라이버(122)의 제2 노드(ND12)가 풀다운되는데, 제2 노드(ND12)의 풀다운 시점이 제1 노드(ND11)의 풀업 시점에 비해 시간 지연을 갖도록 한다. 또한, 제2 기준 클록(phi11)에 응답하여 제1 드라이버(121)의 제1 노드(ND11)가 풀다운되고 제2 드라이버(122)의 제2 노드(ND12)가 풀업되는데, 제1 노드(ND11)의 풀다운 시점이 제2 노드(ND12)의 풀업 시점에 비해 시간 지연을 갖도록 한다. 이에 따라 차지 트랜스퍼 스위치인 MP10와 MP11가 소정의 시간 지연을 가지며 교대로 턴온되도록 한다.
상기와 같은 동작을 위하여, 제1 드라이버(121) 및 제2 드라이버(122) 중 적어도 하나는 히스테리시스 제어부를 구비한다. 바람직하게는, 도시된 바와 같이 제1 드라이버(121)는 제1 히스테리시스 제어부(121_1)를 구비하고, 제2 드라이버(122)는 제2 히스테리시스 제어부(122_1)를 구비한다. 도 4에는 상기 제1 히스테리시스 제어부(121_1) 및 제2 히스테리시스 제어부(122_1)가 히스테리시스 인버터로 이루어지는 것이 도시된다.
상기 제1 제어클록(clk12)의 제1 로직 레벨 구간과 제2 제어클록(clk13)의 제1 로직 레벨 구간이 서로 오버래핑 되지 않도록 하는 한, 상기 제1 히스테리시스 제어부(121_1) 및 제2 히스테리시스 제어부(122_1)는 다양한 형태로 클록 드라이버(120) 내에 구비될 수 있다. 일예로서, 제1 히스테리시스 제어부(121_1)는 제1 기준 클록(phi11)에 응답하여 PMOS 트랜지스터(MP18)를 제어하기 위한 출력 신호를 발생할 수 있으며, 또한 제2 기준 클록(phi12)에 응답하여 NMOS 트랜지스터(MN17)를 제어하기 위한 출력 신호를 발생할 수 있다. 또한 제1 히스테리시스 제어부(121_1)는 입력 신호의 상승 천이에 응답하여 출력 신호의 하강 천이가 시간 지연을 갖는 히스테리시스 인버터가 이용될 수 있으며, 또는 입력 신호의 하강 천이에 응답하여 출력 신호의 상승 천이가 시간 지연을 갖는 히스테리시스 인버터가 이용될 수 있다.
마찬가지로, 제2 히스테리시스 제어부(122_1)는 제2 기준 클록(phi12)에 응답하여 PMOS 트랜지스터(MP21)를 제어하기 위한 출력 신호를 발생할 수 있으며, 또한 제1 기준 클록(phi11)에 응답하여 NMOS 트랜지스터(MN21)를 제어하기 위한 출력 신호를 발생할 수 있다. 또한 제2 히스테리시스 제어부(122_1)는 입력 신호의 상승 천이에 응답하여 출력 신호의 하강 천이가 시간 지연을 갖는 히스테리시스 인버터가 이용될 수 있으며, 또는 입력 신호의 하강 천이에 응답하여 출력 신호의 상승 천이가 시간 지연을 갖는 히스테리시스 인버터가 이용될 수 있다.
제1 제어클록 clk12 및 제2 제어클록 clk13의 발생과 관련된 제1 드라이버(121) 및 제2 드라이버(122)의 자세한 동작을 도 5a,b를 참조하여 설명한다. 설명의 편의상, 도 4에서와 같이 제1 히스테리시스 제어부(121_1)가 제2 기준 클록(phi12)에 응답하여 NMOS 트랜지스터(MN17)를 제어하기 위한 출력 신호를 발생하고, 제2 히스테리시스 제어부(122_1)가 제1 기준 클록(phi11)에 응답하여 NMOS 트랜지스터(MN21)를 제어하기 위한 출력 신호를 발생하는 경우를 설명한다. 또한 제1 히스테리시스 제어부(121_1) 및 제2 히스테리시스 제어부(122_1)가 모두 입력 신호의 상승 천이에 응답하여 출력 신호의 하강 천이를 지연시키는 경우를 설명한다.
먼저, 제2 기준 클록(phi12)이 로직 로우에서 로직 하이로 상승함에 따라 제2 노드(ND12)가 풀업되고, 이에 따라 제2 제어클록 clk13은 로직 하이 레벨로 상승한다.
한편, 제2 기준 클록(phi12)의 로직 로우 구간에서 제1 히스테리시스 제어부(121_1)의 출력 노드 b는 로직 하이 상태이며, NMOS 트랜지스터(MN16)는 턴온 되어있다. 그리고 NMOS 트랜지스터들(MN14, MN15) 사이의 노드 a의 전압은 VDD-Vth1(MN16의 문턱전압) 값을 갖는다. 제2 기준 클록(phi12)이 로직 하이로 상승하게 되면 NMOS 트랜지스터(MN15)가 턴온되고, 노드 a의 전압은 NMOS 트랜지스 터(MN16)와 NMOS 트랜지스터(MN15)의 저항비에 의해 결정된다. 제2 기준 클록(phi12)이 더 상승하게 되면 NMOS 트랜지스터(MN15)의 저항값이 더욱 낮아지므로, 노드 a의 전압은 더욱 내려가게 된다.
제2 기준 클록(phi12)이 더 상승하게 되어 제2 기준 클록(phi12)의 전압이 노드 a의 전압보다 Vth2(MN14의 문턱전압) 이상 더 커지게 되면 NMOS 트랜지스터(MN14)가 턴온된다. 이에 따라 제1 히스테리시스 제어부(121_1)의 출력 노드 b의 디스차지(discharge) 경로가 형성됨으로써 출력 노드 b의 전압이 낮아진다. 출력 노드 b가 디스차지되어 노드 b의 전압이 (노드 a의 전압 + Vth1)보다 낮아지게 되면 NMOS 트랜지스터(MN16)는 턴 오프된다. 즉, 히스테리시스 인버터로 구현되는 제1 히스테리시스 제어부(121_1)는, 출력 신호가 로직 로우에서 로직 하이로 천이(low-to-high transition)할 때는 일반적인 인버터와 동일하게 동작한다. 그러나, 출력 신호가 로직 하이에서 로직 로우로 천이(high-to-low transition)할 때는, 소정의 시간 지연을 가지며 출력 신호가 로직 로우로 천이하게 된다.
상기와 같은 제1 히스테리시스 제어부(121_1)의 동작에 따라, 제1 드라이버(121)의 제1 노드(ND11)의 풀다운 동작이 소정의 시간 지연 후에 발생하게 된다. 이에 따라, 도 5a에 도시된 바와 같이 제2 제어클록 clk13이 로직 하이로 천이한 후 소정의 시간 지연 후에 제1 제어클록 clk12이 로직 로우로 천이하게 된다.
상기와 같은 동작은 제2 드라이버(122)에서도 유사하게 수행된다. 즉, 제2 드라이버(122)의 제2 히스테리시스 제어부(122_1)는, 제1 기준 클록(phi11)의 상승 천이에 응답하여 소정의 시간 지연을 가지며 그 출력 신호가 로직 로우로 천이하게 된다. 제2 히스테리시스 제어부(122_1)의 출력 신호에 의해 제2 드라이버(122)의 풀다운부(MN21)가 제어됨에 따라, 도 5a에 도시된 바와 같이 제1 제어클록 clk12이 로직 하이로 천이한 후 소정의 시간 지연 후에 제2 제어클록 clk13이 로직 로우로 천이하게 된다.
상술한 바와 같은 동작에 따라 도 5a에 도시된 바와 같이, 제1 제어클록 clk12의 로직 로우 구간은 제2 제어클록 clk13의 로직 하이 구간에 포함되며, 또한 제2 제어클록 clk13의 로직 로우 구간은 제1 제어클록 clk12의 로직 하이 구간에 포함된다. 이에 따라 제1 제어클록 clk12 및 제2 제어클록 clk13의 로직 로우에 응답하여 스위칭되는 차지 트랜스퍼 스위치(MP10, MP11)는 충분한 마진을 가지며 서로 교번하게 턴온된다. 즉, 차지 트랜스퍼 스위치(MP10, MP11)가 동시에 턴온됨에 따른 리버젼 손실(reversion loss)을 방지할 수 있으므로, 차지 펌프(100)의 출력 신호(Vcp)에 리플(ripple)이 발생하는 문제를 방지할 수 있다.
도 5b는 제1 제어클록 clk12 및 제2 제어클록 clk13에 따른 승압 노드(X, Y)의 전압 및 출력 신호(Vcp)를 나타내는 파형도이다. 도시된 바와 같이 제1 제어클록 clk12의 로직 하이 레벨로의 상승과 제2 제어클록 clk13의 로직 로우 레벨로의 하강 사이에는 소정의 시간 지연이 발생한다. 또한 이에 따라, 승압 노드 X의 전압 상승과 승압 노드 Y의 전압 하강 사이에 시간 지연이 발생하며, 차지 트랜스퍼 스위치(MP10, MP11)가 동시에 턴온되지 않는다. 이에 따라 출력 신호(Vcp)의 리플(ripple)을 최소화할 수 있다.
도 6a,b는 도 3의 클록 드라이버의 구현예를 나타내는 회로도이다. 도 6a에 도시된 바와 같이, 클록 드라이버(120_1)는 제1 제어클록 clk12을 발생하기 위한 제1 드라이버와 제2 제어클록 clk13을 발생하기 위한 제2 드라이버를 구비할 수 있다.
제1 드라이버는 제1 노드(ND31)를 풀업하기 위한 PMOS 트랜지스터(MP31)와 제1 노드(ND31)를 풀다운하기 위한 NMOS 트랜지스터(MN31), 및 적어도 하나의 인버터(I31 내지 I33)를 구비할 수 있다. 또한 제1 드라이버는 도 3의 제1 히스테리시스 제어부로서 동작하는 제1 슈미트 트리거(ST31)를 더 구비할 수 있다. 마찬가지로, 제2 드라이버는 제2 노드(ND32)를 풀업하기 위한 PMOS 트랜지스터(MP32)와 제2 노드(ND32)를 풀다운하기 위한 NMOS 트랜지스터(MN32), 및 적어도 하나의 인버터(I34 내지 I36)를 구비할 수 있다. 또한 제2 드라이버는 도 3의 제2 히스테리시스 제어부로서 동작하는 제2 슈미트 트리거(ST32)를 더 구비할 수 있다.
도 6a의 클록 드라이버(120_1)에 구비되는 제1 슈미트 트리거(ST31)는 제1 노드(ND31)의 풀다운 동작의 시점을 지연시키기 위해 사용된다. 이를 위해 제1 슈미트 트리거(ST31)는 제2 기준 클록(phi12)을 입력받으며, 제2 기준 클록(phi12)의 상승 천이 또는 하강 천이에 응답하여 시간 지연을 갖는 출력 신호를 발생한다. 도 6a의 제1 히스테리시스 제어부는 도 4의 경우와는 달리 그 출력이 반전되지 않고 제1 노드(ND31)를 풀다운하기 위한 NMOS 트랜지스터(MN31)로 제공된다. 제1 노드(ND31)의 풀다운 동작의 시점을 지연시키기 위하여, NMOS 트랜지스터(MN31)의 게이트로 제공되는 신호의 로직 하이로의 천이 시점이 지연되어야 한다. 이에 따라, 상기 제1 슈미트 트리거(ST31)는, 제2 기준 클록(phi12)의 하강 천이에 응답하여 소정의 시간 지연을 가지며 상승 천이를 갖는 출력 신호를 발생하는 회로로 구현된다.
상술한 바와 유사하게, 제2 노드(ND32)의 풀다운 동작의 시점을 지연시키기 위하여, NMOS 트랜지스터(MN32)의 게이트로 제공되는 신호의 로직 하이로의 천이 시점이 지연되어야 한다. 이에 따라, 상기 제2 슈미트 트리거(ST32) 또한, 제1 기준 클록(phi11)의 하강 천이에 응답하여 소정의 시간 지연을 가지며 상승 천이를 갖는 출력 신호를 발생하는 회로로 구현된다.
도 6b는 도 3의 클록 드라이버의 또 다른 구현예를 나타낸다. 도 6b의 클록 드라이버(120_2)는 제1 제어클록 clk12을 발생하기 위한 제1 드라이버와 제2 제어클록 clk13을 발생하기 위한 제2 드라이버를 구비할 수 있으며, 각각의 드라이버는 풀업부, 풀다운부, 적어도 하나의 인버터 및 히스테리시스 제어부로서 동작하는 슈미트 트리거를 구비할 수 있다.
도 6b의 경우는 제1 드라이버의 제1 노드(ND41)에서 발생하는 클록 신호를 인버팅하고 이를 제1 제어클록 clk12으로서 펌핑 회로로 제공하며, 또한 제2 드라이버의 제2 노드(ND42)에서 발생하는 클록 신호를 인버팅하고 이를 제2 제어클록 clk13으로서 펌핑 회로로 제공한다. 상기와 같이 발생되는 제1 제어클록 clk12의 로직 로우 구간과 제2 제어클록 clk13의 로직 로우 구간이 서로 오버래핑 되지 않도록, 제1 드라이버의 제1 슈미트 트리거(ST41)의 출력은 제1 드라이버의 풀업부(MP41)를 제어할 수 있으며, 또한 제2 드라이버의 제2 슈미트 트리거(ST42)의 출력은 제2 드라이버의 풀업부(MP42)를 제어할 수 있다. 상기 제1 드라이버의 풀업 부(MP41)에 연결되는 인버터의 개수에 따라, 제1 슈미트 트리거(ST41)는 출력 신호의 상승 천이를 지연시키는 회로로 구현되거나 또는 출력 신호의 하강 천이를 지연시키는 회로로 구현될 수 있다. 또한, 마찬가지로, 상기 제2 드라이버의 풀업부(MP42)에 연결되는 인버터의 개수에 따라, 제2 슈미트 트리거(ST42)는 출력 신호의 상승 천이를 지연시키는 회로로 구현되거나 또는 출력 신호의 하강 천이를 지연시키는 회로로 구현될 수 있다.
도 7a,b,c는 도 3의 히스테리시스 제어부를 구현하는 일예를 나타내는 회로도이다. 도 7a는 히스테리시스 제어부로서, 슈미트 트리거로 구현되는 히스테리시스 인버터를 나타낸다. 특히 본 발명의 일실시예에서는, 바람직하게는 상기 히스테리시스 인버터는 입력 신호의 상승 천이 및 하강 천이 중 어느 하나에 응답하여 그 출력 신호가 소정의 시간 지연을 갖도록 한다.
도 7b는, 입력 신호의 상승 천이에 응답하여 그 출력이 시간 지연을 갖는 히스테리시스 인버터를 나타낸다. 도시된 바와 같이 상기 히스테리시스 인버터는, 전원전압(VDD) 및 출력단(C) 사이에 연결되고 입력신호(A)에 응답하여 동작하는 PMOS 트랜지스터(MP51)와, 상기 출력단(C)과 접지전압 사이에 직렬하게 연결되며, 상기 입력신호(A)에 응답하여 동작하는 NMOS 트랜지스터들(MN51, MN52)과, 상기 NMOS 트랜지스터들(MN51, MN52) 사이의 노드와 전원전압(VDD) 사이에 연결되며, 상기 출력단(C)의 전압에 응답하여 스위칭되는 NMOS 트랜지스터(MN53)를 구비할 수 있다. 상기와 같은 히스테리시스 인버터에 따르면, NMOS 트랜지스터(MN53)이 출력단(C)의 풀다운 동작을 방해하기 때문에 하강 천이를 갖는 출력 신호에 시간 지연이 발생한 다.
도 7c는, 입력 신호의 하강 천이에 응답하여 그 출력이 시간 지연을 갖는 히스테리시스 인버터를 나타낸다. 도시된 바와 같이 상기 히스테리시스 인버터는, 전원전압(VDD) 및 출력단(C) 사이에 직렬하게 연결되며, 입력신호(A)에 응답하여 각각 동작하는 PMOS 트랜지스터들(MP61, MP62)과, 상기 PMOS 트랜지스터들(MP61, MP62) 사이의 노드와 접지전압 사이에 연결되며, 상기 출력단(C)의 전압에 응답하여 동작하는 PMOS 트랜지스터(MP63)와, 상기 출력단(C)과 접지전압 사이에 연결되며 상기 입력신호(A)에 응답하여 스위칭되는 NMOS 트랜지스터(MN61)를 구비할 수 있다. 상기와 같은 히스테리시스 인버터에 따르면, PMOS 트랜지스터(MP63)이 출력단(C)의 풀업 동작을 방해하기 때문에 상승 천이를 갖는 출력 신호에 시간 지연이 발생한다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
도 1은 일반적인 시모스 이미지 센서(CIS)의 단위 픽셀(pixel)를 나타내는 회로도이다.
도 2a,b,c는 종래의 차지 펌프를 나타내는 회로도 및 그 동작특성을 나타내는 파형도이다.
도 3은 본 발명의 일실시예에 따른 차지 펌프를 나타내는 블록도이다.
도 4는 도 3의 차지 펌프를 구현하는 일예를 나타내는 회로도이다.
도 5a,b는 도 4의 차지 펌프의 동작특성을 나타내는 파형도이다.
도 6a,b는 도 3의 클록 드라이버의 구현예를 나타내는 회로도이다.
도 7a,b,c는 도 3의 히스테리시스 제어부를 구현하는 일예를 나타내는 회로도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 차지 펌프
110: 펌핑회로
120: 클록 드라이버
121: 제1 드라이버 122: 제2 드라이버
121_1: 제1 히스테리시스 제어부 122_1: 제2 히스테리시스 제어부

Claims (23)

  1. 펌핑 회로를 제어하기 위한 적어도 하나의 제어클록을 발생하는 클록 드라이버에 있어서,
    제1 기준클록에 응답하여 제1 노드를 풀업(pull-up) 시키고, 제2 기준클록에 응답하여 상기 제1 노드를 풀다운(pull-down) 시킴으로써 제1 제어클록을 발생하는 제1 드라이버(driver); 및
    상기 제2 기준클록에 응답하여 제2 노드를 풀업(pull-up) 시키고, 상기 제1 기준클록에 응답하여 상기 제2 노드를 풀다운(pull-down) 시킴으로써 제2 제어클록을 발생하는 제2 드라이버;를 구비하며,
    상기 제1 노드의 풀다운 시점이 상기 제2 노드의 풀업 시점보다 지연되도록, 상기 제1 드라이버는 상기 제2 기준클록의 상승 천이 또는 하강 천이에 응답하여 시간 지연을 갖는 제1 출력 신호를 발생하는 제1 히스테리시스(hysteresis) 제어부를 구비하는 것을 특징으로 하는 클록 드라이버.
  2. 제1항에 있어서, 상기 제2 드라이버는,
    상기 제2 노드의 풀다운 시점이 상기 제1 노드의 풀업 시점보다 지연되도록, 상기 제1 기준클록의 상승 천이 또는 하강 천이에 응답하여 시간 지연을 갖는 제2 출력 신호를 발생하는 제2 히스테리시스(hysteresis) 제어부를 구비하는 것을 특징으로 하는 클록 드라이버.
  3. 제2항에 있어서,
    상기 제1 히스테리시스 제어부 및 제2 히스테리시스 제어부는 각각 히스테리시스 인버터를 구비하는 것을 특징으로 하는 클록 드라이버.
  4. 제3항에 있어서, 상기 히스테리시스 인버터는,
    전원전압 및 출력단 사이에 연결되며, 입력신호에 응답하여 스위칭되는 제1 PMOS 트랜지스터;
    상기 출력단과 접지전압 사이에 직렬하게 연결되며, 상기 입력신호에 응답하여 각각 스위칭되는 제1 및 제2 NMOS 트랜지스터; 및
    상기 제1 및 제2 NMOS 트랜지스터 사이의 노드와 전원전압 사이에 연결되며, 상기 출력단의 전압에 응답하여 스위칭되는 제3 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 클록 드라이버.
  5. 제3항에 있어서, 상기 히스테리시스 인버터는,
    전원전압 및 출력단 사이에 직렬하게 연결되며, 입력신호에 응답하여 각각 스위칭되는 제1 및 제2 PMOS 트랜지스터;
    상기 제1 및 제2 PMOS 트랜지스터 사이의 노드와 접지전압 사이에 연결되며, 상기 출력단의 전압에 응답하여 스위칭되는 제3 PMOS 트랜지스터; 및
    상기 출력단과 접지전압 사이에 연결되며, 상기 입력신호에 응답하여 스위칭 되는 제1 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 클록 드라이버.
  6. 제2항에 있어서, 상기 제1 드라이버는,
    상기 제1 기준클록에 기반하여 상기 제1 노드를 풀업 시키기 위한 제1 PMOS 트랜지스터; 및
    상기 제1 출력 신호에 기반하여 상기 제1 노드를 풀다운 시키기 위한 제1 NMOS 트랜지스터를 더 구비하는 것을 특징으로 하는 클록 드라이버.
  7. 제6항에 있어서, 상기 제2 드라이버는,
    상기 제2 기준클록에 기반하여 상기 제2 노드를 풀업 시키기 위한 제2 PMOS 트랜지스터; 및
    상기 제2 출력 신호에 기반하여 상기 제2 노드를 풀다운 시키기 위한 제2 NMOS 트랜지스터를 더 구비하는 것을 특징으로 하는 클록 드라이버.
  8. 제7항에 있어서,
    상기 제1 NMOS 트랜지스터의 턴온 구간은 제2 PMOS 트랜지스터의 턴온 구간에 포함되고, 상기 제2 NMOS 트랜지스터의 턴온 구간은 제1 PMOS 트랜지스터의 턴온 구간에 포함됨에 따라, 상기 제1 제어클록의 로직 로우 구간과 상기 제2 제어클록의 로직 로우 구간은 오버래핑 구간을 갖지 않는 것을 특징으로 하는 클록 드라이버.
  9. 승압 노드를 갖는 펌핑 회로를 제어하기 위하여 적어도 하나의 제어클록을 발생하는 클록 드라이버에 있어서,
    제1 노드를 풀업(pull-up) 시키기 위한 제1 풀업부와 상기 제1 노드를 풀다운(pull-down) 시키기 위한 제1 풀다운부를 포함하고, 상기 제1 노드를 통하여 제1 제어클록을 발생하는 제1 드라이버; 및
    제2 노드를 풀업(pull-up) 시키기 위한 제2 풀업부와 상기 제2 노드를 풀다운(pull-down) 시키기 위한 제2 풀다운부를 포함하고, 상기 제2 노드를 통하여 제2제어클록을 발생하는 제2 드라이버;를 구비하며,
    상기 제1 제어클록의 제1 로직 레벨 구간과 상기 제2 제어클록의 제1 로직 레벨 구간이 서로 오버래핑(overlapping) 되지 않도록, 상기 제1 드라이버는 상기 제1 노드의 상기 제1 로직 레벨로의 천이 시점을 지연시키기 위한 제1 히스테리시스(hysteresis) 제어부를 구비하는 것을 특징으로 하는 클록 드라이버.
  10. 제9항에 있어서, 상기 제2 드라이버는,
    상기 제2 노드의 상기 제1 로직 레벨로의 천이 시점을 지연시키기 위한 제2 히스테리시스(hysteresis) 제어부를 구비하는 것을 특징으로 하는 클록 드라이버.
  11. 제10항에 있어서, 상기 제1 로직 레벨은,
    상기 펌핑 회로의 출력단과 승압 노드의 연결을 제어하는 스위치를 턴온 시 키기 위한 로직 레벨인 것을 특징으로 하는 클록 드라이버.
  12. 제10항에 있어서,
    상기 제1 히스테리시스 제어부 및 제2 히스테리시스 제어부는 각각 히스테리시스 인버터를 구비하는 것을 특징으로 하는 클록 드라이버.
  13. 제10항에 있어서,
    상기 제1 풀업부는 제1 기준클록에 기반하여 상기 제1 노드를 제2 로직 레벨로 풀업 시키고, 상기 제2 풀다운부는 상기 제1 기준클록에 응답하는 상기 제2 히스테리시스 제어부의 출력에 기반하여 상기 제2 노드를 상기 제1 로직 레벨로 풀다운 시키며,
    상기 제2 풀업부는 제2 기준클록에 기반하여 상기 제2 노드를 제2 로직 레벨로 풀업 시키고, 상기 제1 풀다운부는 상기 제2 기준클록에 응답하는 상기 제1 히스테리시스 제어부의 출력에 기반하여 상기 제1 노드를 상기 제1 로직 레벨로 풀다운 시키는 것을 특징으로 하는 클록 드라이버.
  14. 제1 및 제2 승압노드의 전압을 승압하기 위한 제1 및 제2 커패시터; 및 상기 제1 및 제2 승압노드의 전압을 출력단을 통해 외부로 제공하기 위한 제1 및 제2 스위치;를 포함하는 펌핑 회로; 및
    상기 펌핑 회로의 전압 승압 및 상기 제1 및 제2 스위치를 제어하기 위하여, 제1 기준클록 및 제2 기준클록에 응답하여 제1 제어클록을 발생하는 제1 드라이버(driver); 및 상기 제1 기준클록 및 제2 기준클록에 응답하여 제2 제어클록을 발생하는 제2 드라이버(driver);를 포함하는 클록 드라이버를 구비하며,
    상기 제1 및 제2 스위치를 턴온 시키는 구간이 서로 오버래핑(overlapping) 되지 않도록, 상기 제1 및 제2 드라이버 중 적어도 하나는 상기 제1 기준클록 또는 제2 기준클록의 입력에 응답하여 시간 지연을 갖는 출력 신호을 발생하는 히스테리시스(hysteresis) 제어부를 구비하는 것을 특징으로 하는 차지 펌프.
  15. 제14항에 있어서,
    상기 제1 및 제2 스위치는, 상기 제1 제어클록 및 제2 제어클록의 제1 로직 레벨에 응답하여 교대로 턴온되며,
    상기 제1 및 제2 드라이버 중 적어도 하나는, 상기 히스테리시스 제어부의 출력 신호에 기반하여 제1 로직 레벨로의 천이 시점이 시간 지연을 갖는 제어클록을 발생하는 것을 특징으로 하는 차지 펌프.
  16. 제14항에 있어서, 상기 제1 드라이버는,
    상기 제1 기준클록에 기반하여 제1 노드를 풀업(pull-up) 시키는 제1 풀업부;
    상기 제2 기준클록의 상승 천이 또는 하강 천이에 응답하여 시간 지연을 갖는 제1 출력 신호를 발생하는 제1 히스테리시스(hysteresis) 제어부; 및
    상기 제1 출력 신호에 기반하여 상기 제1 노드를 풀다운(pull-down) 시키는 제1 풀다운부를 구비하는 것을 특징으로 하는 차지 펌프.
  17. 제16항에 있어서, 상기 제2 드라이버는,
    상기 제2 기준클록에 기반하여 제2 노드를 풀업(pull-up) 시키는 제2 풀업부;
    상기 제1 기준클록의 상승 천이 또는 하강 천이에 응답하여 시간 지연을 갖는 제2 출력 신호를 발생하는 제2 히스테리시스(hysteresis) 제어부; 및
    상기 제2 출력 신호에 기반하여 상기 제2 노드를 풀다운(pull-down) 시키는 제2 풀다운부를 구비하는 것을 특징으로 하는 차지 펌프.
  18. 제17항에 있어서,
    상기 제1 히스테리시스 제어부 및 제2 히스테리시스 제어부 각각은, 입력 신호의 상승 천이 또는 하강 천이에 응답하여 시간 지연을 갖는 출력 신호를 발생하는 히스테리시스 인버터를 구비하는 것을 특징으로 하는 차지 펌프.
  19. 제17항에 있어서, 상기 클록 드라이버는,
    상기 제1 기준클록에 기반하여 제1 노드를 풀업함으로써 상기 제1 제어클록을 로직 하이로 천이시키고, 상기 시간 지연 이후 상기 제2 출력 신호에 기반하여 상기 제2 노드를 풀다운함으로써 상기 제2 제어클록을 로직 로우로 천이시키는 것 을 특징으로 하는 차지 펌프.
  20. 제19항에 있어서, 상기 클록 드라이버는,
    상기 제2 기준클록에 기반하여 제2 노드를 풀업함으로써 상기 제2 제어클록을 로직 하이로 천이시키고, 상기 시간 지연 이후 상기 제1 출력 신호에 기반하여 상기 제1 노드를 풀다운함으로써 상기 제1 제어클록을 로직 로우로 천이시키는 것을 특징으로 하는 차지 펌프.
  21. 차지 펌프를 구비하며, 상기 차지 펌프의 출력 신호가 센서로 제공되는 시모스 이미지 센서(CMOS Image Sensor)에 있어서,
    상기 차지 펌프는,
    제1 기준클록에 응답하여 제1 노드를 풀업(pull-up) 시키고, 제2 기준클록에 응답하여 상기 제1 노드를 풀다운(pull-down) 시킴으로써 제1 제어클록을 발생하는 제1 드라이버(driver); 및
    상기 제2 기준클록에 응답하여 제2 노드를 풀업(pull-up) 시키고, 상기 제1 기준클록에 응답하여 상기 제2 노드를 풀다운(pull-down) 시킴으로써 제2 제어클록을 발생하는 제2 드라이버;를 구비하며,
    상기 제1 노드의 풀다운 시점이 상기 제2 노드의 풀업 시점보다 지연되도록, 상기 제1 드라이버는 상기 제2 기준클록의 상승 천이 또는 하강 천이에 응답하여 시간 지연을 갖는 제1 출력 신호를 발생하는 제1 히스테리시스(hysteresis) 제어부 를 구비하는 것을 특징으로 하는 시모스 이미지 센서.
  22. 제21항에 있어서, 상기 제2 드라이버는,
    상기 제2 노드의 풀다운 시점이 상기 제1 노드의 풀업 시점보다 지연되도록, 상기 제1 기준클록의 상승 천이 또는 하강 천이에 응답하여 시간 지연을 갖는 제2 출력 신호를 발생하는 제2 히스테리시스(hysteresis) 제어부를 구비하는 것을 특징으로 하는 클록 드라이버.
  23. 제22항에 있어서,
    상기 제1 히스테리시스 제어부 및 제2 히스테리시스 제어부는 각각 히스테리시스 인버터를 구비하는 것을 특징으로 하는 클록 드라이버.
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