KR20110008955A

KR20110008955A - 트랙-앤-홀드 회로, 및 이를 구비한 폴딩 아날로그-디지탈 변환기

Info

Publication number: KR20110008955A
Application number: KR1020090066522A
Authority: KR
Inventors: 이정호; 이정은; 이흥배
Original assignee: 삼성전자주식회사
Priority date: 2009-07-21
Filing date: 2009-07-21
Publication date: 2011-01-27
Also published as: US8232904B2; US20110018751A1

Abstract

트랙-앤-홀드 회로를 포함하는 폴딩 아날로그-디지털 변환기가 개시된다. 폴딩 아날로그-디지털 변환기는 기준전압 발생회로, 트랙-앤-홀드 회로 및 제 1 프리 증폭기를 포함한다. 기준전압 발생회로는 복수의 기준전압들을 발생한다. 트랙-앤-홀드 회로는 부스트 노드의 초기 충전전압을 전원전압보다 낮게 유지하여, 클럭신호의 로직 상태에 응답하여 전원전압보다 낮거나 같은 레벨을 갖는 샘플링 제어신호를 발생하고, 샘플링 제어신호에 응답하여 입력전압 신호를 샘플하여 샘플링 신호를 발생하고 홀드한다. 따라서, 폴딩 아날로그-디지털 변환기는 속도가 빠르고 해상도가 높다.

Description

트랙-앤-홀드 회로, 및 이를 구비한 폴딩 아날로그-디지탈 변환기{TRACK-AND-HOLD CIRCUIT AND FOLDING ANALOG-DIGITAL CONVERTER HAVING THE SAME}

본 발명은 아날로그-디지탈 변환기에 관한 것으로, 특히 트랙-앤-홀드 회로를 갖는 폴딩 아날로그-디지탈 변환기에 관한 것이다.

통신 기술이 발전함에 따라, 빠르고 해상도가 높은 아날로그-디지털 변환기(analog-digital converter)의 필요성이 증가하고 있다. 아날로그-디지털 변환 방법에는 플래쉬 방식, 폴딩 방식, 파이프라인 방식 등이 있다. 폴딩 아날로그-디지털 변환기는 높은 해상도, 낮은 소비전력, 및 적은 칩 사이즈 때문에 널리 사용되고 있다.

아날로그-디지털 변환기의 입력단 등에는 아날로그 신호를 샘플링하기 위한 샘플-앤-홀드(sample-and-hold) 회로 또는 트랙-앤-홀드(track-and-hold) 회로가 사용되고 있다.

최근에는, 고해상도의 입력신호의 샘플링을 위해 부트스트랩트 구조를 갖는 부트스트랩트 트랙-앤-홀드 회로가 사용되고 있다.

종래의 부트스트랩트 트랙-앤-홀드 회로는 부스트 노드의 전압이 전원전압보 다 훨씬 높아서 보호회로가 필요하고 부스팅을 위한 회로 구조가 복잡했다.

본 발명의 목적은 부스트 노드의 전압 레벨이 낮고 회로 구조가 간단하고 내구성을 양호한 트랙-앤-홀드 회로를 포함하는 폴딩 아날로그-디지털 변환기를 제공하는 것이다.

상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 폴딩 아날로그-디지털 변환기는 기준전압 발생회로, 트랙-앤-홀드 회로 및 제 1 프리 증폭 회로를 포함한다.

기준전압 발생회로는 복수의 기준전압들을 발생한다. 트랙-앤-홀드 회로는 부스트 노드의 초기 충전전압을 전원전압보다 낮게 유지하여, 클럭신호의 로직 상태에 응답하여 상기 전원전압보다 낮거나 같은 레벨을 갖는 샘플링 제어신호를 발생하고, 상기 샘플링 제어신호에 응답하여 입력전압 신호를 샘플하여 샘플링 신호(sampled signal)를 발생하고 홀드한다. 제 1 프리 증폭 회로는 상기 샘플링 신호와 상기 기준전압들과의 차이를 증폭한다.

본 발명의 하나의 실시예에 의하면, 상기 트랙-앤-홀드 회로는 부트스트랩트(bootstrapped) 클럭 발생기 및 트랙-앤-홀드 부를 포함할 수 있다.

부트스트랩트 클럭 발생기는 부스트 노드의 초기 전압을 전원전압보다 낮게 유지하여, 클럭신호의 로직 상태에 응답하여 상기 전원전압보다 낮거나 같은 레벨 을 갖는 샘플링 제어신호를 발생한다. 트랙-앤-홀드 회로는 상기 샘플링 제어신호에 응답하여 입력전압 신호를 샘플하고 홀드한다.

본 발명의 하나의 실시예에 의하면, 상기 입력전압 신호가 인가될 때, 상기 부스트 노드의 전압은 상기 전원전압보다 낮거나 같은 레벨을 가질 수 있다.

본 발명의 하나의 실시예에 의하면, 상기 부트스트랩트 클럭 발생기는 부스트 커패시터, 제 1 PMOS 트랜지스터, 제 1 스위치, 제 2 스위치, 제 2 PMOS 트랜지스터 및 제 3 스위치를 포함할 수 있다.

부스트 커패시터는 상기 부스트 노드와 제 1 노드 사이에 결합될 수 있다. 제 1 PMOS 트랜지스터는 상기 전원전압이 인가되는 소스, 상기 부스트 노드에 연결된 드레인 및 제 1 클럭신호가 인가되는 게이트를 갖는다. 제 1 스위치는 상기 제 1 클럭신호 및 상기 클럭신호와 위상이 반대인 제 2 클럭신호에 응답하여 상기 입력전압 신호를 상기 제 1 노드에 전달한다. 제 2 스위치는 상기 제 2 클럭신호에 응답하여 상기 입력전압 신호의 최대값보다 낮은 레벨을 갖는 제 1 기준전압을 상기 제 1 노드에 전달한다. 제 2 PMOS 트랜지스터는 상기 제 2 클럭신호에 응답하여 상기 부스트 노드의 전압신호를 제 2 노드에 전달하고 상기 샘플링 제어신호를 발생한다. 제 3 스위치는 상기 제 2 클럭신호에 응답하여 상기 제 2 노드를 리셋시킨다.

본 발명의 하나의 실시예에 의하면, 상기 제 3 스위치는 제 1 MOS 트랜지스터 및 제 2 MOS 트랜지스터를 포함할 수 있다.

제 1 MOS 트랜지스터는 상기 제 2 노드에 연결된 드레인 및 상기 전원전압이 인가되는 게이트를 갖다. 제 2 MOS 트랜지스터는 상기 제 1 MOS 트랜지스터의 소스에 연결된 드레인, 상기 제 2 클럭신호가 인가되는 게이트 및 접지에 연결된 소스를 갖는다.

본 발명의 하나의 실시예에 의하면, 상기 부트스트랩트 클럭 발생기는 제 1 입력 버퍼 및 제 2 입력 버퍼를 더 포함할 수 있다.

제 1 입력 버퍼는 상기 입력전압 신호를 버퍼링하여 상기 제 1 스위치에 제공하고, 제 2 입력 버퍼는 상기 제 1 기준전압을 버퍼링하여 상기 제 2 스위치에 제공한다.

본 발명의 하나의 실시예에 의하면, 상기 트랙-앤-홀드 부는 상기 샘플링 제어신호에 응답하여 상기 입력전압 신호를 제 3 노드에 전달하는 MOS 트랜지스터, 및 상기 제 3 노드에 결합된 커패시터를 포함할 수 있다.

본 발명의 하나의 실시예에 의하면, 상기 트랙-앤-홀드 부는 상기 입력전압 신호를 버퍼링하여 상기 MOS 트랜지스터에 제공하는 입력 버퍼, 및 상기 제 3 노드의 전압신호를 버퍼링하는 출력 버퍼를 더 포함할 수 있다.

본 발명의 하나의 실시예에 의하면, 상기 트랙-앤-홀드 부는 제 1 MOS 트랜지스터, 제 2 MOS 트랜지스터 및 커패시터를 포함할 수 있다.

제 1 MOS 트랜지스터는 상기 샘플링 제어신호에 응답하여 상기 입력전압 신호를 제 3 노드에 전달한다. 제 2 MOS 트랜지스터는 상기 제 3 노드와 제 4 노드 사이에 결합되어 있고, 소스와 드레인이 서로 전기적으로 연결되어 있고, 상기 클럭신호가 인가되는 게이트를 갖는다. 커패시터는 상기 제 4 노드에 결합된다.

본 발명의 하나의 실시예에 의하면, 상기 트랙-앤-홀드 부는 상기 입력전압 신호를 버퍼링하여 상기 제 1 MOS 트랜지스터에 제공하는 입력 버퍼, 및 상기 제 4 노드의 전압신호를 버퍼링하는 출력 버퍼를 더 포함할 수 있다.

본 발명의 하나의 실시형태에 따른 폴딩 아날로그-디지털 변환기는 기준전압 발생회로, 트랙-앤-홀드 회로, 제 1 프리 증폭 회로, 중간 트랙-앤-홀드 회로, 제 2 프리 증폭 회로, 폴딩 증폭 회로, 제 1 비교 회로, 제 2 비교 회로, 제 3 비교 회로 및 인코더를 포함한다.

기준전압 발생회로는 복수의 기준전압들을 발생한다. 트랙-앤-홀드 회로는 샘플링 제어신호에 응답하여 입력전압 신호를 샘플하여 샘플링 신호(sampled signal)를 발생하고 홀드한다. 제 1 프리 증폭 회로는 상기 샘플링 신호와 상기 기준전압들과의 차이를 증폭한다. 중간 트랙-앤-홀드 회로는 상기 제 1 프리 증폭기의 출력신호들을 샘플링하여 출력한다. 제 2 프리 증폭 회로는 중간 트랙-앤-홀드 회로의 출력신호들을 증폭한다. 폴딩 증폭 회로는 상기 제 2 프리 증폭 회로의 출력신호들을 폴딩(folding) 증폭하여 폴딩 신호들을 발생한다. 제 1 비교 회로는 상기 폴딩 신호들에 대해 정밀하게 비교연산을 수행한다. 제 2 비교 회로는 상기 제 2 프리 증폭 회로의 출력 신호들에 대해 근사적으로 비교연산을 수행한다. 제 3 비교 회로는 상기 제 1 비교 회로의 출력신호들과 상기 제 2 비교 회로의 출력신호들에 대해 비교연산을 수행한다. 인코더는 상기 제 3 비교 회로의 출력신호들에 기초하여 입력전압 신호에 대응하는 디지털 코드를 발생한다.

본 발명의 하나의 실시예에 의하면, 상기 트랙-앤-홀드 회로는 부스트 노드 의 초기 충전전압을 전원전압보다 낮게 유지하여, 클럭신호의 로직 상태에 응답하여 상기 전원전압보다 낮거나 같은 레벨을 갖는 상기 샘플링 제어신호를 발생할 수 있다.

본 발명의 실시예에 따른 폴딩 아날로그-디지털 변환기에 포함된 트랙-앤-홀드 회로는 낮은 부스트 전압 레벨을 가지므로 회로 구성이 간단하고 내구성이 양호하다. 또한, 트랙-앤-홀드 회로는 트랙-앤-홀드 부에 사용된 입력 버퍼와 동일한 구조를 갖는 리플리카(replica) 입력 버퍼를 부트스트랩트 클럭 발생기에 포함시킴으로써, 트랙-앤-홀드 부를 통한 입력 신호의 경로와 부트스트랩트 클럭 발생기를 통한 부스트 신호의 경로가 완전히 분리되어 신호 경로에서 글리치(glitch) 노이즈가 제거되고 샘플링 신호의 정착(settling) 특성이 향상된다. 또한, 본 발명에 따른 트랙-앤-홀드 회로는 부스트 노드의 전압의 최대값이 전원전압 이하의 크기를 갖기 때문에, 트랜지스터들을 보호하기 위한 보호회로가 필요 없고 회로 구성이 간단하며, 추가적인 부스팅 회로가 필요하지 않다.

또한, 본 발명의 실시예에 따른 폴딩 아날로그-디지털 변환기는 각 증폭단들의 출력단자에 연결된 스위치들을 다중 위상(multi-phase)을 갖는 클럭신호를 사용하여 제어하기 때문에 증폭회로들의 출력신호의 정착시간(settling time)이 빨라지기 때문에 동작속도가 빠르다.

따라서, 본 발명의 실시예에 따른 폴딩 아날로그-디지털 변환기는 동작속도가 빠르고, 해상도가 높다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이 해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.

본 발명의 상세한 설명에서, 트랙-앤-홀드(track-and-hold) 회로는 샘플-앤-홀드(sample-and-hold)와 같은 의미로 사용된다.

도 1은 본 발명의 하나의 실시예에 따른 폴딩(folding) 아날로그-디지털 변환기를 나타내는 블록도이다.

도 1을 참조하면, 폴딩 아날로그-디지털 변환기(1000)는 제 1 트랙-앤-홀드 회로(1100), 기준전압 발생회로(1200), 제 1 프리 증폭 회로(pre-amplifying circuit)(1300), 제 2 트랙-앤-홀드 회로(1400), 제 2 프리 증폭 회로(1500), 폴딩 증폭 회로(1600), 제 1 비교 회로(1700), 제 2 비교 회로(1800), 제 3 비교 회로(1850) 및 인코더(1900)를 포함한다.

기준전압 발생회로(1200)는 제 1 기준전압(VREFH) 및 제 2 기준전압(VREFL)에 기초하여 복수의 기준전압들(VR1 ~ VRn)을 발생한다. 제 1 트랙-앤-홀드 회로(1100)는 샘플링 제어신호에 응답하여 입력전압 신호를 샘플하여 샘플링 신호(sampled signal)(VIS)를 발생하고 홀드한다. 제 1 프리 증폭 회로(1300)는 샘플링 신호(VIS)와 기준전압들(VR1 ~ VRn)과의 차이를 증폭한다. 제 2 트랙-앤-홀드 회로(1400)는 중간(intermediate) 트랙-앤-홀드 회로로서, 제 1 프리 증폭기(1300)의 출력신호들을 샘플링하여 출력한다. 제 2 프리 증폭 회로(1500)는 제 2 트랙-앤-홀드 회로(1400)의 출력신호들을 증폭한다. 폴딩 증폭 회로(1600)는 제 2 프리 증폭 회로(1500)의 출력신호들을 폴딩(folding) 증폭하여 폴딩 신호들을 발생한다. 제 1 비교 회로(1700)는 상기 폴딩 신호들에 대해 정밀하게 비교연산을 수행한다. 제 2 비교 회로(1800)는 제 2 프리 증폭 회로(1500)의 출력 신호들에 대해 근사적으로 비교연산을 수행한다. 제 3 비교 회로(1850)는 제 1 비교 회로(1700)의 출력신호들과 제 2 비교 회로(1800)의 출력신호들에 대해 비교연산을 수행한다. 인코더(1900)는 제 3 비교 회로(1850)의 출력신호들에 기초하여 입력전압 신호(VIN)에 대응하는 디지털 코드를 발생한다.

제 1 트랙-앤-홀드 회로(1100)는 부스트 노드의 초기 충전전압을 전원전압보다 낮게 유지하여, 클럭신호의 로직 상태에 응답하여 전원전압보다 낮거나 같은 레벨을 갖는 샘플링 제어신호를 발생할 수 있다.

도 2는 도 1의 아날로그-디지털 변환기(1000)에 포함된 제 1 트랙-앤-홀드 회로(1100)의 하나의 예를 나타내는 블록도이다.

도 2를 참조하면, 제 1 트랙-앤-홀드 회로(1100)는 부트스트랩트(bootstrapped) 클럭 발생기(1110) 및 트랙-앤-홀드(track-and-hold) 부(1120)를 포함한다.

부트스트랩트 클럭 발생기(1110)는 부스트 노드의 초기 전압을 전원전압보다 낮게 유지하여, 클럭신호의 로직 상태에 응답하여 상기 전원전압보다 낮거나 같은 레벨을 갖는 샘플링 제어신호(VCON_TRA)를 발생한다. 부트스트랩트 클럭 발생기(1110)는 제 1 클럭신호(CLK), 제 1 클럭신호(CLK)와 위상이 반대인 제 2 클럭신호(CLKB), 제 1 기준전압(VINCOM) 및 입력전압 신호(VIN)에 기초하여 샘플링 제어신호(VCON_TRA)를 발생한다. 트랙-앤-홀드 부(1120)는 샘플링 제어신호(VCON_TRA)에 응답하여 입력전압 신호(VIN)를 샘플하고 홀드하며, 샘플링 신호(sampled signal)(VIS)를 출력한다.

제 1 트랙-앤-홀드 회로(1100)는 낮은 부스트 전압 레벨을 가지므로 회로 구성이 간단하고 내구성이 양호하다. 트랙-앤-홀드 회로(1100)는 트랙-앤-홀드 부(1120)에 사용된 입력 버퍼와 동일한 구조를 갖는 리플리카(replica) 입력 버퍼를 부트스트랩트 클럭 발생기(1110)에 포함시킴으로써, 트랙-앤-홀드 부(1120)를 통한 입력 신호의 경로와 부트스트랩트 클럭 발생기(1110)를 통한 부스트 신호의 경로가 완전히 분리되어 신호 경로에서 글리치(glitch) 노이즈가 제거되고 샘플링 신호의 정착(settling) 특성이 향상된다.

도 3은 도 2의 제 1 트랙-앤-홀드 회로(1100)에 포함된 부트스트랩트 클럭 발생기(1110)의 하나의 예를 나타내는 회로도이다.

도 3을 참조하면, 부트스트랩트 클럭 발생기(1110a)는 부스트 커패시터(CBOOST), 제 1 PMOS 트랜지스터(MP1), CMOS(Complementary Metal Oxide Semiconductor) 트랜지스터(MC1), 제 2 PMOS 트랜지스터(MP2), 제 1 NMOS 트랜지스터(MN1), 제 2 NMOS 트랜지스터(MN2) 및 제 3 NMOS 트랜지스터(MN3)를 포함한다.

부스트 커패시터(CBOOST)는 부스트 노드(NCT)와 제 1 노드(NCB) 사이에 결합된다. 제 1 PMOS 트랜지스터(MP1)는 전원전압(VDD)이 인가되는 소스, 부스트 노드(CBOOST)에 연결된 드레인 및 제 1 클럭신호(CLK)가 인가되는 게이트를 갖는다. CMOS 트랜지스터(MC1)는 제 1 클럭신호(CLK) 및 클럭신호(CLK)와 위상이 반대인 제 2 클럭신호(CLKB)에 응답하여 입력전압 신호(VIN)를 제 1 노드(NCB)에 전달한다. 제 3 NMOS 트랜지스터(MN3)는 제 2 클럭신호(CLKB)에 응답하여 입력전압 신호(VIN) 의 최대값보다 낮은 레벨을 갖는 제 1 기준전압(VINCOM)을 제 1 노드(NCB)에 전달한다. 제 2 PMOS 트랜지스터(MP2)는 제 2 클럭신호(CLKB)에 응답하여 부스트 노드(NCT)의 전압신호를 제 2 노드(N1)에 전달하고 샘플링 제어신호(VCON_TRA)를 발생한다. 제 1 NMOS 트랜지스터(MN1)는 제 2 노드(N1)에 연결된 드레인 및 전원전압(VDD)이 인가되는 게이트를 갖는다. 제 2 NMOS 트랜지스터(MN2)는 제 1 MOS 트랜지스터(MN1)의 소스에 연결된 드레인, 제 2 클럭신호(CLKB)가 인가되는 게이트 및 접지에 연결된 소스를 갖는다. 제 1 NMOS 트랜지스터(MN1) 및 제 2 NMOS 트랜지스터(MN2)는 제 2 클럭신호(CLKB)에 응답하여 제 2 노드(N1)를 리셋시키는 스위치의 기능을 한다.

이하, 도 3의 부트스트랩트 클럭 발생기(1110a)의 동작을 설명한다.

제 1 클럭신호(CLK)가 로직 "로우" 상태일 때, 제 1 PMOS 트랜지스터(MP1)는 턴온되고, 부스트 노드(NCT)에 충전 전류가 공급된다. 제 2 클럭신호(CLKB)가 로직 "하이" 상태이므로 제 3 NMOS 트랜지스터(MN3)는 턴온되고, 제 1 노드(NCB)에 제 1 기준전압(VINCOM)이 전달된다. 상기한 바와 같이, 제 1 기준전압(VINCOM)은 입력전압 신호(VIN)의 최대값보다 낮은 레벨을 갖는다. 따라서, 부스트 커패시터(CBOOST)의 양단에는 VDD-VINCOM의 전압이 충전된다. 종래에는 부스트 커패시터(CBOOST)의 양단에 전원전압(VDD)이 초기 전압으로서 충전되었다.

제 1 클럭신호(CLK)가 로직 "하이" 상태로 바뀌면, 제 1 PMOS 트랜지스터(MP1)는 턴오프된다. 제 2 클럭신호(CLKB)가 로직 "로우" 상태이므로 제 3 NMOS 트랜지스터(MN3)는 턴오프되고, CMOS 트랜지스터(MC1)는 턴온되어 제 1 노드(NCB) 에 입력전압 신호(VIN)가 전달된다.

따라서, 부스트 노드(NCT)의 전압은 VDD-VINCOM+VIN이 된다. 예를 들어, VDD가 1.2V, VINCOM이 0.3V, VIN의 최대값이 0.5V일 때, 부스트 노드(NCT)의 전압의 최대값은 1.4V가 된다. 제 1 클럭신호(CLK)가 로직 "하이" 상태일 때, 제 2 PMOS 트랜지스터(MP2)는 턴온되고, 제 1 NMOS 트랜지스터(MN1)를 통해 제 2 노드(N1)에 연결된 제 2 NMOS 트랜지스터(MN2)는 턴오프된다. 따라서, 부스트 노드(NCT)의 전압 신호는 제 2 PMOS 트랜지스터(MP2)를 통해 제 2 노드(N1)에 전달된다. 제 1 클럭신호(CLK)가 로직 "하이" 상태일 때, 부스트 노드(NCT)의 전압 신호는 제 2 PMOS 트랜지스터(MP2)를 통해 제 2 노드(N1)에 연결된 라인들과 전하공유를 하므로, 실제로 부스트 노드(NCT)의 전압의 최대값은 전원전압(VDD)인 1.2V 또는 그 이하의 값을 갖게 된다.

따라서, 부트스트랩트 클럭 발생기(1110a)에 포함된 MOS 트랜지스터들과 트랙-앤-홀드 부(1120)에 포함된 MOS 트랜지스터들은 고전압용 MOS 트랜지스터가 아닌, 일반(regular) MOS 트랜지스터를 사용할 수 있다.

종래에는 부스트 노드(NCT)의 전압 레벨과 샘플링 제어신호(VCON_TRA)의 전압 레벨이 전원전압(VDD)보다 훨씬 큰 값을 가졌으므로, 회로를 구성하는 트랜지스터들을 보호하기 위한 보호회로가 필요하고 회로 구성이 복잡했다. 또한, 종래에는 부스트 노드(NCT)의 전압 레벨이 전원전압(VDD)보다 훨씬 큰 값을 가졌으므로, 제 1 PMOS 트랜지스터(MP1)를 온 상태에서 오프 상태로의 스위칭이 불안하여 제 1 PMOS 트랜지스터(MP1)의 게이트에 인가하는 전압을 위해 추가적인 부스팅 회로가 필요했다.

본 발명의 부트스트랩트 클럭 발생기(1110a)는 부스트 노드(NCT)의 전압의 최대값이 전원전압(VDD) 이하의 크기를 갖기 때문에, 트랜지스터들을 보호하기 위한 보호회로가 필요 없고 회로 구성이 간단하며, 추가적인 부스팅 회로가 필요하지 않다.

도 4는 도 2의 제 2 트랙-앤-홀드 회로(1100)에 포함된 부트스트랩트 클럭 발생기(1110)의 다른 하나의 예를 나타내는 회로도이다.

도 4를 참조하면, 부트스트랩트 클럭 발생기(1110b)는 부스트 커패시터(CBOOST), 제 1 PMOS 트랜지스터(MP1), CMOS(Complementary Metal Oxide Semiconductor) 트랜지스터(MC1), 제 2 PMOS 트랜지스터(MP2), 제 1 NMOS 트랜지스터(MN1), 제 2 NMOS 트랜지스터(MN2), 제 3 NMOS 트랜지스터(MN3), 제 1 입력 버퍼(115) 및 제 2 입력 버퍼(116)를 포함한다.

제 1 입력 버퍼(115)는 입력전압 신호(VIN)를 버퍼링하고, 제 2 입력 버퍼(116)는 입력전압 신호(VIN)의 최대값보다 낮은 레벨을 갖는 제 1 기준전압(VINCOM)을 버퍼링한다. 부스트 커패시터(CBOOST)는 부스트 노드(NCT)와 제 1 노드(NCB) 사이에 결합된다. 제 1 PMOS 트랜지스터(MP1)는 전원전압(VDD)이 인가되는 소스, 부스트 노드(CBOOST)에 연결된 드레인 및 제 1 클럭신호(CLK)가 인가되는 게이트를 갖는다. CMOS 트랜지스터(MC1)는 제 1 클럭신호(CLK) 및 클럭신호(CLK)와 위상이 반대인 제 2 클럭신호(CLKB)에 응답하여 제 1 입력 버퍼(115)의 출력신호를 제 1 노드(NCB)에 전달한다. 제 3 NMOS 트랜지스터(MN3)는 제 2 클럭신호(CLKB)에 응답하여 제 2 입력 버퍼(116)의 출력신호를 제 1 노드(NCB)에 전달한다. 제 2 PMOS 트랜지스터(MP2)는 제 2 클럭신호(CLKB)에 응답하여 부스트 노드(NCT)의 전압신호를 제 2 노드(N1)에 전달하고 샘플링 제어신호(VCON_TRA)를 발생한다. 제 1 NMOS 트랜지스터(MN1)는 제 2 노드(N1)에 연결된 드레인 및 전원전압(VDD)이 인가되는 게이트를 갖는다. 제 2 NMOS 트랜지스터(MN2)는 제 1 MOS 트랜지스터(MN1)의 소스에 연결된 드레인, 제 2 클럭신호(CLKB)가 인가되는 게이트 및 접지에 연결된 소스를 갖는다. 제 1 NMOS 트랜지스터(MN1) 및 제 2 NMOS 트랜지스터(MN2)는 제 2 클럭신호(CLKB)에 응답하여 제 2 노드(N1)를 리셋시키는 스위치의 기능을 한다.

제 1 입력 버퍼(115)는 제 4 NMOS 트랜지스터(MN4) 및 제 5 NMOS 트랜지스터(MN5)를 포함한다. 제 4 NMOS 트랜지스터(MN4)는 전원전압(VDD)이 인가되는 드레인, 입력전압 신호(VIN)가 인가되는 게이트, 및 CMOS 트랜지스터(MC1)의 입력단자에 연결된 소스를 갖는다. 제 5 NMOS 트랜지스터(MN5)는 제 4 NMOS 트랜지스터(MN4)의 소스에 연결된 드레인, 제 1 바이어스 전압(VB1)이 인가되는 게이트, 및 접지에 연결된 소스를 갖는다.

제 2 입력 버퍼(116)는 제 6 NMOS 트랜지스터(MN6) 및 제 7 NMOS 트랜지스터(MN7)를 포함한다. 제 6 NMOS 트랜지스터(MN6)는 전원전압(VDD)이 인가되는 드레인, 제 1 기준전압(VINCOM)이 인가되는 게이트, 및 제 3 NMOS 트랜지스터(MN3)의 입력단자에 연결된 소스를 갖는다. 제 7 NMOS 트랜지스터(MN7)는 제 6 NMOS 트랜지스터(MN6)의 소스에 연결된 드레인, 제 1 바이어스 전압(VB1)이 인가되는 게이트, 및 접지에 연결된 소스를 갖는다.

이하, 도 4의 부트스트랩트 클럭 발생기(1110b)의 동작을 설명한다.

도 4의 부트스트랩트 클럭 발생기(1110b)는 도 3의 부트스트랩트 클럭 발생기(1110b)에 제 1 입력 버퍼(115) 및 제 2 입력 버퍼(116)가 더 포함되어 있다.

도 4의 부트스트랩트 클럭 발생기(1110b)는 제 1 입력 버퍼(115) 및 제 2 입력 버퍼(116)를 통해, 입력전압 신호(VIN)와 제 1 기준전압(VINCOM)을 버퍼링한 후 제 1 노드(NCB)에 전달하기 때문에 트랙-앤-홀드 부(1120)를 통한 입력 신호의 경로와 부트스트랩트 클럭 발생기(1110)를 통한 부스트 신호의 경로가 완전히 분리되어 신호 경로에서 글리치(glitch) 노이즈가 제거되고 샘플링 신호의 정착(settling) 특성이 향상된다. 트랙-앤-홀드 회로(100)는 트랙-앤-홀드 부(1120)에 사용된 입력 버퍼와 동일한 구조를 갖는 리플리카(replica) 입력 버퍼가 부트스트랩트 클럭 발생기(1110b)에 포함되어 있다.

도 5는 도 2의 제 2 트랙-앤-홀드 회로(1100)에 포함된 트랙-앤-홀드 부(1120)의 하나의 예를 나타내는 회로도이다.

도 5를 참조하면, 트랙-앤-홀드 부(1120a)는 제 8 NMOS 트랜지스터(MN8) 및 커패시터(CHOLD)를 포함한다.

제 8 NMOS 트랜지스터(MN8)는 샘플링 제어신호(VCON_TRA)에 응답하여 입력전압 신호(VIN)를 제 3 노드(N2)에 전달한다. 커패시터(CHOLD)는 제 3 노드(N2)와 접지 사이에 결합된다. 제 3 노드(N2)에서 샘플링 신호(VIS)가 출력된다.

샘플링 제어신호(VCON_TRA)가 로직"하이" 상태이면, 제 8 NMOS 트랜지스터(MN8)가 턴온되어 아날로그 신호인 입력전압 신호(VIN)가 제 3 노드(N2)에 전달 된다. 커패시터(CHOLD)는 제 3 노드(N2)의 전압을 유지하는 기능을 한다. 샘플링 제어신호(VCON_TRA)가 로직"로우" 상태이면, 제 8 NMOS 트랜지스터(MN8)가 턴오프되어 아날로그 신호인 입력전압 신호(VIN)가 제 3 노드(N2)에 전달되지 않는다.

도 6은 도 1의 제 1 트랙-앤-홀드 회로(1100)에 포함된 트랙-앤-홀드 부(1120)의 다른 하나의 예를 나타내는 회로도이다.

도 6을 참조하면, 트랙-앤-홀드 부(1120b)는 제 8 NMOS 트랜지스터(MN8), 제 9 NMOS 트랜지스터(MN9) 및 커패시터(CHOLD)를 포함한다.

제 8 NMOS 트랜지스터(MN8)는 샘플링 제어신호(VCON_TRA)에 응답하여 입력전압 신호(VIN)를 출력한다. 제 9 NMOS 트랜지스터(MN9)는 제 8 NMOS 트랜지스터(MN8)의 출력단자와 제 3 노드(N2) 사이에 결합되어 있고, 소스와 드레인이 서로 전기적으로 연결되어 있다. 제 9 NMOS 트랜지스터(MN9)의 게이트에는 제 2 클럭신호(CLKB)가 인가된다. 커패시터(CHOLD)는 제 3 노드(N2)와 접지 사이에 결합된다. 제 3 노드(N2)에서 샘플링 신호(VIS)가 출력된다.

이하, 도 6의 트랙-앤-홀드 부(1120b)의 동작을 설명한다.

샘플링 제어신호(VCON_TRA)가 로직"하이" 상태이면, 제 8 NMOS 트랜지스터(MN8)가 턴온되어 아날로그 신호인 입력전압 신호(VIN)가 제 9 NMOS 트랜지스터(MN9)를 통해 제 3 노드(N2)에 전달된다. 커패시터(CHOLD)는 제 3 노드(N2)의 전압을 유지하는 기능을 한다. 제 2 클럭신호(CLKB)가 로직"로우"일 때, 샘플링 제어신호(VCON_TRA)가 인에이블되므로, 샘플링 제어신호(VCON_TRA)가 로직"하이"상태이면, 입력전압 신호(VIN)는 제 9 NMOS 트랜지스터(MN9)의 소스-드레인의 연결라인을 통해 제 3 노드(N2)에 전달된다.

도 6의 트랙-앤-홀드 부(1120b)에 포함된 제 9 NMOS 트랜지스터(MN9)는 소스와 드레인이 도선으로 연결된 구조를 갖는 더미(dummy) 스위치이다. 이와 같이, 더미 스위치를 트랙-앤-홀드 부(1120b)에 포함시키면, 샘플링 제어신호(VCON_TRA)에 응답하여 제 8 NMOS 트랜지스터(MN8)가 입력전압 신호(VIN)를 출력하는 과정에서, 전하 주입(charge injection)으로 인한 신호의 요동(fluctuation)을 줄일 수 있다.

더미 스위치로 사용되는 제 9 NMOS 트랜지스터(MN9)는 전하 주입으로 인한 신호의 요동(fluctuation)을 상쇄시킬 수 있도록 사이즈를 정할 필요가 있다. 예를 들면, 제 9 NMOS 트랜지스터(MN9)의 사이즈는 제 8 NMOS 트랜지스터(MN8)의 사이즈의 1/2인 사이즈를 가질 수 있다.

도 7은 도 2의 제 1 트랙-앤-홀드 회로(1100)에 포함된 트랙-앤-홀드 부(1120)의 또 다른 하나의 예를 나타내는 회로도이다.

도 7을 참조하면, 트랙-앤-홀드 부(1120c)는 제 3 입력 버퍼(121), 제 8 NMOS 트랜지스터(MN8), 커패시터(CHOLD) 및 제 1 출력 버퍼(122)를 포함한다.

제 3 입력 버퍼(121)는 입력전압 신호(VIN)를 버퍼링한다. 제 8 NMOS 트랜지스터(MN8)는 샘플링 제어신호(VCON_TRA)에 응답하여 제 3 입력 버퍼(121)의 출력신호를 제 3 노드(N2)에 전달한다. 커패시터(CHOLD)는 제 3 노드(N2)와 접지 사이에 결합된다. 제 1 출력 버퍼(122)는 제 3 노드(N2)의 전압신호를 버퍼링하고, 샘플링 신호(VIS)를 출력한다.

제 3 입력 버퍼(121)는 제 10 NMOS 트랜지스터(MN10) 및 제 11 NMOS 트랜지 스터(MN11)를 포함한다. 제 10 NMOS 트랜지스터(MN10)는 전원전압(VDD)이 인가되는 드레인, 입력전압 신호(VIN)가 인가되는 게이트, 및 제 8 NMOS 트랜지스터(MN8)의 드레인에 연결된 소스를 갖는다. 제 11 NMOS 트랜지스터(MN11)는 제 10 NMOS 트랜지스터(MN10)의 소스에 연결된 드레인, 제 1 바이어스 전압(VB1)이 인가되는 게이트, 및 접지에 연결된 소스를 갖는다.

제 1 출력 버퍼(122)는 제 3 PMOS 트랜지스터(MP3) 및 제 4 PMOS 트랜지스터(MP4)를 포함한다. 제 3 PMOS 트랜지스터(MP3)는 전원전압(VDD)이 인가되는 소스, 제 1 바이어스 전압(VB1)이 인가되는 게이트 및 샘플링 신호(VIS)가 출력되는 드레인을 갖는다. 제 4 PMOS 트랜지스터(MP4)는 제 3 노드(N2)에 연결된 게이트, 제 3 PMOS 트랜지스터(MP3)의 드레인에 연결된 소스 및 접지에 연결된 소스를 갖는다.

이하, 도 7의 트랙-앤-홀드 부(1120c)의 동작을 설명한다.

도 7의 트랙-앤-홀드 부(1120c)는 입력 임피던스와 출력 임피던스를 일정하게 유지하기 위해 제 3 입력 버퍼(121) 및 제 1 출력 버퍼(122)를 포함한다.

제 3 입력 버퍼(121)는 NMOS 트랜지스터들(MN10, MN11)로 구성되고, 도 4의 부트스트랩트 클럭 발생기(1110b)에 도시된 제 1 입력 버퍼(115)와 동일한 소스 폴로워(source follower)의 구성을 가진다. 제 1 출력 버퍼(122)는 PMOS 트랜지스터들(MP3, MN4)로 구성되고 소스 폴로워의 구성을 가진다.

도 8은 도 2의 제 1 트랙-앤-홀드 회로(1100)에 포함된 트랙-앤-홀드 부(1120)의 또 다른 하나의 예를 나타내는 회로도이다.

도 8을 참조하면, 트랙-앤-홀드 부(1120d)는 제 3 입력 버퍼(121), 제 8 NMOS 트랜지스터(MN8), 제 9 NMOS 트랜지스터(MN9), 커패시터(CHOLD) 및 제 1 출력 버퍼(122)를 포함한다.

제 3 입력 버퍼(121)는 입력전압 신호(VIN)를 버퍼링한다. 제 8 NMOS 트랜지스터(MN8)는 샘플링 제어신호(VCON_TRA)에 응답하여 제 3 입력 버퍼(121)의 출력신호를 출력한다. 제 9 NMOS 트랜지스터(MN9)는 제 8 NMOS 트랜지스터(MN8)의 출력단자와 제 3 노드(N2) 사이에 결합되어 있고, 소스와 드레인이 서로 전기적으로 연결되어 있다. 제 9 NMOS 트랜지스터(MN9)의 게이트에는 제 2 클럭신호(CLKB)가 인가된다. 커패시터(CHOLD)는 제 3 노드(N2)와 접지 사이에 결합된다. 제 1 출력 버퍼(122)는 제 3 노드(N2)의 전압신호를 버퍼링하고, 샘플링 신호(VIS)를 출력한다.

도 8의 트랙-앤-홀드 부(1120d)는 도 7의 제 1 트랙-앤-홀드 부(1120c)에 더미 스위치로서 제 9 NMOS 트랜지스터(MN9)가 포함된 구조를 갖는다. 상기한 바와 같이, 더미 스위치를 트랙-앤-홀드 부(1120b)에 포함시키면, 샘플링 제어신호(VCON_TRA)에 응답하여 제 8 NMOS 트랜지스터(MN8)가 입력전압 신호(VIN)를 출력하는 과정에서, 전하 주입(charge injection)으로 인한 신호의 요동(fluctuation)을 줄일 수 있다.

상기한 바와 같이, 본 발명에 따른 트랙-앤-홀드 회로는 낮은 부스트 전압 레벨을 가지므로 회로 구성이 간단하고 내구성이 양호하다. 또한, 트랙-앤-홀드 회로는 트랙-앤-홀드 부에 사용된 입력 버퍼와 동일한 구조를 갖는 리플리카(replica) 입력 버퍼를 부트스트랩트 클럭 발생기에 포함시킴으로써, 트랙-앤-홀 드 부를 통한 입력 신호의 경로와 부트스트랩트 클럭 발생기를 통한 부스트 신호의 경로가 완전히 분리되어 신호 경로에서 글리치(glitch) 노이즈가 제거되고 샘플링 신호의 정착(settling) 특성이 향상된다. 또한, 본 발명에 따른 트랙-앤-홀드 회로는 부스트 노드의 전압의 최대값이 전원전압 이하의 크기를 갖기 때문에, 트랜지스터들을 보호하기 위한 보호회로가 필요없고 회로 구성이 간단하며, 추가적인 부스팅 회로가 필요하지 않다.

도 9는 도 1의 폴딩 아날로그-디지털 변환기(1000)에 포함된 제 2 트랙-앤-홀드 회로(1400)의 하나의 예를 나타내는 회로도이다.

도 9를 참조하면, 제 2 트랙-앤-홀드 회로(1400)는 NMOS 트랜지스터들(MN12, MN13, MN14, MN15) 및 커패시터들(VHOLDP, CHOLDN)을 포함한다. 제 2 트랙-앤-홀드 회로(1400)는 제 1 프리 증폭기(1300)로부터 차동신호(PAIOP, PAIOM)를 수신하여 샘플링하고 차동신호(ITHP, ITHM)를 출력한다.

제 12 NMOS 트랜지스터(MN12)는 제 1 클럭신호(CLK)에 응답하여 PAIOP를 출력한다. 제 13 NMOS 트랜지스터(MN13)는 제 12 NMOS 트랜지스터(MN12)의 출력단자에 결합되어 있고, 소스와 드레인이 서로 전기적으로 연결되어 있다. 제 13 NMOS 트랜지스터(MN13)의 게이트에는 제 2 클럭신호(CLKB)가 인가된다. 제 14 NMOS 트랜지스터(MN14)는 제 1 클럭신호(CLK)에 응답하여 PAIOM를 출력한다. 제 15 NMOS 트랜지스터(MN15)는 제 14 NMOS 트랜지스터(MN14)의 출력단자에 연결되어 있고, 소스와 드레인이 서로 전기적으로 연결되어 있다. 제 15 NMOS 트랜지스터(MN15)의 게이트에는 제 2 클럭신호(CLKB)가 인가된다. 제 13 NMOS 트랜지스터(MN13)의 소스에 커패시터(CHOLDP)가 연결되고, 제 15 NMOS 트랜지스터(MN15)의 소스에 커패시터(CHOLDM)가 연결된다.

제 1 클럭신호(CLK)가 로직"하이" 상태이면, 제 12 NMOS 트랜지스터(MN12) 및 제 14 NMOS 트랜지스터(MN14)가 턴온되어 PAIOP 및 PAIOM이 각각 제 13 NMOS 트랜지스터(MN13) 및 제 15 NMOS 트랜지스터(MN15)를 통해 출력된다. 커패시터들(CHOLDP, CHOLDM)은 출력된 전압을 유지하는 기능을 한다.

도 9의 제 2 트랙-앤-홀드 회로(1400)에 포함된 제 13 NMOS 트랜지스터(MN13) 및 제 15 NMOS 트랜지스터(MN15)는 소스와 드레인이 도선으로 연결된 구조를 갖는 더미(dummy) 스위치이다. 상기한 바와 같이, 더미 스위치를 트랙-앤-홀드 부(1120b)에 포함시키면, 전하 주입(charge injection)으로 인한 신호의 요동(fluctuation)을 줄일 수 있다.

도 10은 도 1의 폴딩 아날로그-디지털 변환기(1000)에 포함된 폴딩 증폭 회로(1600)를 구성하는 폴딩 증폭기의 하나의 예를 나타내는 블록도이다. 폴딩 증폭 회로(1600)는 복수의 폴딩 증폭기를 포함할 수 있다.

도 10에 도시된 폴딩 증폭기(1600a)는 5개의 차동 입력단을 갖는 폴딩 증폭기이다. 즉, 도 10의 폴딩 증폭기(1600a)는 폴딩 팩터(folding factor)가 5인 폴딩 증폭기이다.

도 10을 참조하면, 폴딩 증폭기(1600a)는 NMOS 트랜지스터들(MN18, MN19) 및 전류원(IS1)으로 구성된 제 1 차동 입력단, NMOS 트랜지스터들(MN20, MN21) 및 전류원(IS2)으로 구성된 제 2 차동 입력단, NMOS 트랜지스터들(MN22, MN23) 및 NMOS 트랜지스터들(MN28, MN29)로 구성된 전류원을 포함하는 제 3 차동 입력단, NMOS 트랜지스터들(MN24, MN25) 및 전류원(IS3)으로 구성된 제 4 차동 입력단, 및 NMOS 트랜지스터들(MN26, MN27) 및 전류원(IS4)으로 구성된 제 5 차동 입력단을 포함한다. 또한, 폴딩 증폭기(1600a)는 차동 입력단들의 출력 노드(N11, N12)에 결합된 캐스코드 트랜지스터들(MN16, MN17) 및 부하 저항들(RL1, RL2)을 포함한다. 또한, 폴딩 증폭기(1600a)는 출력 노드들(Mn13, MN14)을 리셋시키기 위한 PMOS 트랜지스터(MP13)를 포함한다. 또한, 폴딩 증폭기(1600a)는 웨이퍼에 존재할 수 있는 기생 소자의 영향을 줄이기 위해 차동 입력단들의 출력 노드(N11, N12)에 결합된 PMOS 트랜지스터들(MP11, MP12)을 포함한다. 도 10에 도시된 커패시터들(CP1, CP2)은 기생 커패시터를 나타낸다.

도 11a 내지 도 11d는 도 1의 폴딩 아날로그-디지털 변환기의 순차적 증폭기 정착(settling) 방법을 설명하기 위한 도면들이다.

도 11a는 도 1에 도시된 폴딩 아날로그-디지털 변환기(1000)의 일부분을 도시한 그림이다.

도 11a를 참조하면, 제 1 트랙-앤-홀드 회로(1100), 제 1 프리 증폭 회로(1300), 제 2 프리 증폭 회로(1500), 폴딩 증폭 회로(1600), 제 1 비교 회로(1700) 각각의 출력단자에 스위치(SW1, SW2, SW3, SW4)가 포함되어 있다. 스위치(SW1, SW2, SW3, SW4)들은 제 1 트랙-앤-홀드 회로(1100), 제 1 프리 증폭 회로(1300), 제 2 프리 증폭 회로(1500), 폴딩 증폭 회로(1600), 제 1 비교 회로(1700) 각각의 출력단자에 출력신호가 출력되지 않은 구간에서 출력단자들을 리 셋시키는 기능을 하는 프리셋(preset) 스위치이다. 중간 트랙-앤-홀드 회로인 제 2 트랙-앤-홀드 회로(1400)는 제 1 프리 증폭 회로(1300)와 제 2 프리 증폭 회로(1500) 사이에 위치한다.

도 11b는 시각 t1에 제 1 프리 증폭 회로(1300)의 출력단자에 연결된 스위치(SW1)가 클럭신호(CLK)에 응답하여 차단되고, 제 1 프리 증폭 회로(1300)가 센싱 신호(VIS+, VIS-)를 수신하여 증폭하고 출력한 후의 파형을 나타낸다. 도 11b에서 알 수 있듯이, 제 1 프리 증폭 회로(1300)의 출력파형은 글리치(GLITCH)를 포함할 수 있다.

도 11c는 종래의 폴딩 아날로그-디지털 변환기의 제 2 프리 증폭 회로 및 폴딩 증폭 회로의 출력단자에서의 파형을 나타내는 도면이고, 도 11d는 본 발명의 실시예에 따른 폴딩 아날로그-디지털 변환기의 제 2 프리 증폭 회로 및 폴딩 증폭 회로의 출력단자에서의 파형을 나타내는 도면이다.

도 11c에 도시된 바와 같이, 종래에는 각 단(stage)의 출력단자에 연결된 스위치들을 동일한 위상을 갖는 클럭신호를 사용하여 동시에(t1) 스위칭했기 때문에, 제 1 프리 증폭 회로(1300)의 출력 단자에서 발생했던 글리치가 증폭되어 나타난다. 따라서, 증폭회로들의 정착시간(settling time)이 길어질 수 있다.

도 11d에 도시된 바와 같이, 본 발명의 실시예에 따른 폴딩 아날로그-디지털 변환기는 스위치들을 온 상태에서 오프 상태로 스위칭 하는 시간이 다르다. 즉, 본 발명의 실시예에 따른 폴딩 아날로그-디지털 변환기에서, 스위치들(SW1, SW2, SW3, SW4)을 제어하는 클럭신호가 다중 위상(multi-phase)을 갖는 신호이다.

상기와 같이, 본 발명의 실시예에 따른 폴딩 아날로그-디지털 변환기에 포함된 트랙-앤-홀드 회로는 낮은 부스트 전압 레벨을 가지므로 회로 구성이 간단하고 내구성이 양호하다. 또한, 트랙-앤-홀드 회로는 트랙-앤-홀드 부에 사용된 입력 버퍼와 동일한 구조를 갖는 리플리카(replica) 입력 버퍼를 부트스트랩트 클럭 발생기에 포함시킴으로써, 트랙-앤-홀드 부를 통한 입력 신호의 경로와 부트스트랩트 클럭 발생기를 통한 부스트 신호의 경로가 완전히 분리되어 신호 경로에서 글리치(glitch) 노이즈가 제거되고 샘플링 신호의 정착(settling) 특성이 향상된다. 또한, 본 발명에 따른 트랙-앤-홀드 회로는 부스트 노드의 전압의 최대값이 전원전압 이하의 크기를 갖기 때문에, 트랜지스터들을 보호하기 위한 보호회로가 필요없고 회로 구성이 간단하며, 추가적인 부스팅 회로가 필요하지 않다.

본 발명은 아날로그-디지털 변환기에 적용이 가능하며, 특히 트랙-앤-홀드 회로를 갖는 폴딩 아날로그-디지털 변환기에 적용이 가능하다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

도 1은 본 발명의 하나의 실시예에 따른 폴딩 아날로그-디지털 변환기를 나타내는 블록도이다.

도 2는 도 1의 폴딩 아날로그-디지털 변환기에 포함된 제 1 트랙-앤-홀드 회로의 하나의 예를 나타내는 블록도이다.

도 3은 도 2의 제 1 트랙-앤-홀드 회로에 포함된 부트스트랩트 클럭 발생기의 하나의 예를 나타내는 회로도이다.

도 4는 도 2의 제 1 트랙-앤-홀드 회로에 포함된 부트스트랩트 클럭 발생기의 다른 하나의 예를 나타내는 회로도이다.

도 5는 도 2의 제 1 트랙-앤-홀드 회로에 포함된 트랙-앤-홀드 부의 하나의 예를 나타내는 회로도이다.

도 6은 도 2의 제 1 트랙-앤-홀드 회로에 포함된 트랙-앤-홀드 부의 다른 하나의 예를 나타내는 회로도이다.

도 7은 도 2의 제 1 트랙-앤-홀드 회로에 포함된 트랙-앤-홀드 부의 또 다른 하나의 예를 나타내는 회로도이다.

도 8은 도 2의 제 1 트랙-앤-홀드 회로에 포함된 트랙-앤-홀드 부의 또 다른 하나의 예를 나타내는 회로도이다.

도 9는 도 1의 폴딩 아날로그-디지털 변환기에 포함된 제 2 트랙-앤-홀드 회로의 하나의 예를 나타내는 회로도이다.

도 10은 도 1의 폴딩 아날로그-디지털 변환기에 포함된 폴딩 증폭 회로의 하 나의 예를 나타내는 블록도이다.

<도면의 주요부분에 대한 부호의 설명>

1000 : 아날로그-디지털 변환기

1100 : 제 1 트랙-앤-홀드 회로

1200 : 기준전압 발생회로

1300 : 제 1 프리 증폭 회로

1400 : 제 2 트랙-앤-홀드 회로(중간 트랙-앤-홀드 회로)

1500 : 제 2 프리 증폭 회로

1600 : 폴딩 증폭 회로

1700 : 제 1 비교 회로

1800 : 제 2 비교 회로

1850 : 제 3 비교 회로

1900 : 인코더

Claims

복수의 기준전압들을 발생하는 기준전압 발생회로;

부스트 노드의 초기 충전전압을 전원전압보다 낮게 유지하여, 클럭신호의 로직 상태에 응답하여 상기 전원전압보다 낮거나 같은 레벨을 갖는 샘플링 제어신호를 발생하고, 상기 샘플링 제어신호에 응답하여 입력전압 신호를 샘플하여 샘플링 신호(sampled signal)를 발생하고 홀드하는 트랙-앤-홀드 회로; 및

상기 샘플링 신호와 상기 기준전압들과의 차이를 증폭하는 제 1 프리 증폭 회로를 포함하는 폴딩 아날로그-디지털 변환기.
제 1 항에 있어서, 상기 트랙-앤-홀드 회로는

상기 샘플링 제어신호를 발생하는 부트스트랩트(bootstrapped) 클럭 발생기; 및

상기 샘플링 제어신호에 응답하여 상기 입력전압 신호를 샘플하고 홀드하는 트랙-앤-홀드 부를 포함하는 폴딩 아날로그-디지털 변환기.
제 2 항에 있어서, 상기 부트스트랩트 클럭 발생기는

상기 입력전압 신호가 인가될 때, 상기 부스트 노드의 전압은 상기 전원전압보다 낮거나 같은 레벨을 갖는 것을 특징으로 하는 폴딩 아날로그-디지털 변환기.
제 2 항에 있어서, 상기 부트스트랩트 클럭 발생기는

상기 부스트 노드와 제 1 노드 사이에 결합된 부스트 커패시터;

상기 전원전압이 인가되는 소스, 상기 부스트 노드에 연결된 드레인 및 제 1 클럭신호가 인가되는 게이트를 갖는 제 1 PMOS 트랜지스터;

상기 제 1 클럭신호 및 상기 클럭신호와 위상이 반대인 제 2 클럭신호에 응답하여 상기 입력전압 신호를 상기 제 1 노드에 전달하는 제 1 스위치;

상기 제 2 클럭신호에 응답하여 상기 입력전압 신호의 최대값보다 낮은 레벨을 갖는 제 1 기준전압을 상기 제 1 노드에 전달하는 제 2 스위치;

상기 제 2 클럭신호에 응답하여 상기 부스트 노드의 전압신호를 제 2 노드에 전달하고 상기 샘플링 제어신호를 발생하는 제 2 PMOS 트랜지스터; 및

상기 제 2 클럭신호에 응답하여 상기 제 2 노드를 리셋시키는 제 3 스위치를 포함하는 것을 특징으로 하는 트랙-앤-홀드 회로.
제 4 항에 있어서, 상기 부트스트랩트 클럭 발생기는

상기 입력전압 신호를 버퍼링하여 상기 제 1 스위치에 제공하는 제 1 입력 버퍼; 및

상기 제 1 기준전압을 버퍼링하여 상기 제 2 스위치에 제공하는 제 2 입력 버퍼를 더 포함하는 것을 특징으로 하는 트랙-앤-홀드 회로.
제 1 항에 있어서, 상기 트랙-앤-홀드 부는

상기 샘플링 제어신호에 응답하여 상기 입력전압 신호를 제 3 노드에 전달하는 MOS 트랜지스터; 및

상기 제 3 노드에 결합된 커패시터;

상기 입력전압 신호를 버퍼링하여 상기 MOS 트랜지스터에 제공하는 입력 버퍼; 및

상기 제 3 노드의 전압신호를 버퍼링하는 출력 버퍼를 포함하는 것을 특징으로 하는 트랙-앤-홀드 회로.
제 1 항에 있어서, 상기 트랙-앤-홀드 부는

상기 샘플링 제어신호에 응답하여 상기 입력전압 신호를 제 3 노드에 전달하는 제 1 MOS 트랜지스터;

상기 제 3 노드와 제 4 노드 사이에 결합되어 있고, 소스와 드레인이 서로 전기적으로 연결되어 있고, 상기 클럭신호가 인가되는 게이트를 갖는 제 2 MOS 트랜지스터; 및

상기 제 4 노드에 결합된 커패시터를 포함하는 것을 특징으로 하는 트랙-앤-홀드 회로.
제 1 항에 있어서, 상기 폴딩 아날로그-디지털 변환기는

상기 제 1 프리 증폭 회로의 출력신호들을 샘플링하여 출력하는 중간 트랙-앤-홀드 회로;

중간 트랙-앤-홀드 회로의 출력신호들을 증폭하는 제 2 프리 증폭 회로;

상기 제 2 프리 증폭 회로의 출력신호들을 폴딩(folding) 증폭하여 폴딩 신호들을 발생하는 폴딩 증폭 회로;

상기 폴딩 신호들에 대해 정밀하게 비교연산을 수행하는 제 1 비교 회로;

상기 제 2 프리 증폭 회로의 출력 신호들에 대해 근사적으로 비교연산을 수행하는 제 2 비교 회로;

상기 제 1 비교 회로의 출력신호들과 상기 제 2 비교 회로의 출력신호들에 대해 비교연산을 수행하는 제 3 비교 회로; 및

상기 제 3 비교 회로의 출력신호들에 기초하여 입력전압 신호(VIN)에 대응하는 디지털 코드를 발생하는 인코더를 더 포함하는 것을 특징으로 하는 폴딩 아날로그-디지털 변환기.
복수의 기준전압들을 발생하는 기준전압 발생회로;

샘플링 제어신호에 응답하여 입력전압 신호를 샘플하여 샘플링 신호(sampled signal)를 발생하고 홀드하는 트랙-앤-홀드 회로;

상기 샘플링 신호와 상기 기준전압들과의 차이를 증폭하는 제 1 프리 증폭 회로(pre-amplifying circuit);

상기 제 1 프리 증폭기의 출력신호들을 샘플링하여 출력하는 중간 트랙-앤-홀드 회로;

중간 트랙-앤-홀드 회로의 출력신호들을 증폭하는 제 2 프리 증폭 회로;

상기 제 2 프리 증폭 회로의 출력신호들을 폴딩(folding) 증폭하여 폴딩 신호들을 발생하는 폴딩 증폭 회로;

상기 폴딩 신호들에 대해 정밀하게 비교연산을 수행하는 제 1 비교 회로;

상기 제 2 프리 증폭 회로의 출력 신호들에 대해 근사적으로 비교연산을 수행하는 제 2 비교 회로;

상기 제 1 비교 회로의 출력신호들과 상기 제 2 비교 회로의 출력신호들에 대해 비교연산을 수행하는 제 3 비교 회로; 및

상기 제 3 비교 회로의 출력신호들에 기초하여 입력전압 신호에 대응하는 디지털 코드를 발생하는 인코더를 포함하는 폴딩 아날로그-디지털 변환기.
제 9 항에 있어서, 상기 트랙-앤-홀드 회로는

부스트 노드의 초기 충전전압을 전원전압보다 낮게 유지하여, 클럭신호의 로직 상태에 응답하여 상기 전원전압보다 낮거나 같은 레벨을 갖는 상기 샘플링 제어신호를 발생하는 것을 특징으로 하는 폴딩 아날로그-디지털 변환기.