CN110460338B - 一种采样保持电路 - Google Patents

Abstract

一种采样保持电路，包括第一运算放大器、第一开关、第二开关、第三开关、第一电阻、第二电阻、第一NMOS管和第一电容，第一电阻的一端作为采样保持电路的输入端，另一端连接第一NMOS管的漏极、第一开关的一端并通过第二电阻后连接第一运算放大器的输出端；第一运算放大器的负向输入端连接第一开关的另一端和第三开关的一端，正向输入端连接第二开关的一端和共模电压，输出端作为采样保持电路的输出端并通过第一电容后连接第二开关的另一端和第三开关的另一端；第一NMOS管的栅极连接偏置电压，源极接地。本发明的输入端和输出端连接多晶硅电阻，信号摆幅接近电源轨从而使信噪比最大化，另外设置电流源管使得本发明能够在低电源电压下正常工作。

Description

一种采样保持电路

技术领域

本发明涉及电子电路技术，具体的说是涉及一种采样保持电路。

背景技术

随着数字信号处理技术的不断发展，电子系统的数字化和集成化是必然趋势。现实中的信号大都是连续变化的模拟量，模数转换器(ADC)可以将连续变化的模拟量转换变成数字信号，输入到数字系统中进行处理和控制，因此ADC在未来的混合信号系统设计中是不可或缺的组成部分。在设计中通常需要将ADC与数字信号处理器(DSP)集成。由于可靠性的原因，先进CMOS工艺的电源电压不断降低，因此与DSP集成的ADC需要在相同的低电源电压范围内工作。

采样保持电路是模数转换器(ADC)中的前端电路，在ADC中主要负责采样输入模拟量和电路隔离的作用，对ADC提供了相对无损的噪声，因此对采样保持电路有高性能的设计要求。采样保持电路需要有大的信号幅度保证信噪比(SNR)最大化，但由于传统CMOS工艺中NMOS管和PMOS管阈值的限制，即使使用传输门，开关也不能在电源轨的中间范围内通过电压信号。对于采用PMOS差分对作为输入级的运算放大器，运算放大器的最大输入共模电压等于VDD-|Vtp|-2Vdssat，其中Vtp表示PMOS管阈值电压，Vdssat是饱和漏源电压；对于|Vtp|高于0.5V的PMOS管，在1V电源电压下输入共模电压不能设置为VDD/2，因此传统的基于开关电容技术的采样保持电路不适用于在低电源电压下工作，因此设计一种低电压采样保持电路具有重要意义。

发明内容

针对上述传统采样保持电路在信号幅度方面的限制导致不能应用于低电源电压的不足之处，本发明提出了一种采样保持电路，基于开关电容技术的采样保持电路，通过在输入端加入反馈电阻和偏置电流源的结构，输入和输出均连接电阻，使得本发明的信号摆幅可以靠近电源轨道从而使信噪比最大化；本发明提出的采样保持电路能够在高电源电压和低电源电压下工作，且克服了传统技术中阈值对采样保持电路在低电压下工作的限制，能够在1.1V的低电源电压下工作；本发明提出的采样保持电路的最小电源电压为最大输入共模电压加电流管的漏源电压，从而实现了低电源电压下工作。另外本发明还提出一种偏置产生模块，用于提供跟随工艺变化的运放输入的共模电压和偏置电流，使采样保持电路可以追踪工艺的变化。

本发明所采用的技术方案为：

一种采样保持电路，包括第一运算放大器、第一开关、第二开关、第三开关、第一电阻、第二电阻、第一NMOS管和第一电容，

第一电阻的一端作为所述采样保持电路的输入端，另一端连接第一NMOS管的漏极、第一开关的一端并通过第二电阻后连接第一运算放大器的输出端；

第一运算放大器的负向输入端连接第一开关的另一端和第三开关的一端，其正向输入端连接第二开关的一端和共模电压，其输出端作为所述采样保持电路的输出端并通过第一电容后连接第二开关的另一端和第三开关的另一端；

第一NMOS管的栅极连接偏置电压，其源极接地；

第一开关和第二开关的控制端连接采样相位时钟，第三开关的控制端连接保持相位时钟。

具体的，所述采样保持电路还包括偏置产生模块，用于产生所述偏置电压和共模电压；

所述偏置产生模块包括第二NMOS管、第二运算放大器、第三电阻、第四电阻和第五电阻，

第三电阻和第四电阻串联并接在基准电压和地之间，其串联点输出所述共模电压并连接第二运算放大器的负向输入端；

第二运算放大器的正向输入端连接第二NMOS管的漏极并通过第五电阻后连接所述基准电压，其输出端连接第二NMOS管的栅极并输出所述偏置电压；

第二NMOS管的源极接地。

具体的，所述第一电阻、第二电阻、第三电阻、第四电阻和第五电阻为多晶硅电阻。

具体的，所述第一运算放大器包括电流源、第六电阻、第二电容、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管和第七NMOS管，

第六PMOS管的栅极作为所述第一运算放大器的负向输入端，其源极连接第七PMOS管的源极和第二PMOS管的漏极，其漏极连接第三NMOS管的源极和第五NMOS管的漏极；

第七PMOS管的栅极作为所述第一运算放大器的正向输入端，其漏极连接第四NMOS管的源极和第六NMOS管的漏极；

第三PMOS管的栅极连接第二PMOS管、第四PMOS管和第五PMOS管的栅极、第一PMOS管的栅极和漏极以及电流源，其源极连接第一PMOS管、第二PMOS管、第四PMOS管和第五PMOS管的源极以及第三NMOS管和第四NMOS管的栅极并连接电源电压，其漏极连接第三NMOS管的漏极、第五NMOS管和第六NMOS管的栅极；

第七NMOS管的栅极连接第四NMOS管和第四PMOS管的漏极，其源极连接第五NMOS管和第六NMOS管的源极并接地，其漏极连接第五PMOS管的漏极并作为所述第一运算放大器的输出端；

第二电容的一端连接所述第一运算放大器的输出端，另一端通过第六电阻后连接第四NMOS管的源极。

本发明的有益效果为：本发明提出的采样保持电路，输入端和输出端连接多晶硅电阻，信号摆幅可以接近电源轨从而使信噪比(SNR)最大化，通过设置电流源管MN1，最小电源电压为运放最大输入共模电压加电流源管MN1的漏源电压Vdssat1，约等于|Vt|+3Vdssat，能够在低电源电压下正常工作；利用保持电容即第一电容C1作为运放的电容负载，使运放-3dB带宽独立于第一电容C1，保证高带宽从而最小化追踪误差；还提出一种偏置产生模块，通过产生跟随电阻变化的电压和电流保证本发明的采样保持电路能够跟随工艺变化进行追踪。

附图说明

图1是本发明提出的一种采样保持电路的电路结构示意图。

图2是本发明提出的一种采样保持电路中偏置产生模块的具体电路结构示意图。

图3是本发明提出的一种采样保持电路中高增益宽带运算放大器的一种电路结构示意图。

具体实施方式

下面结合附图和具体实施例，详细描述本发明的技术方案。

如图1所示是本发明提出的一种采样保持电路，包括第一运算放大器OP1、第一开关S1a、第二开关S1b、第三开关S2、第一电阻R1、第二电阻R2、第一NMOS管MN1和第一电容C1，第一电阻R1的一端作为采样保持电路的输入端，另一端连接第一NMOS管MN1的漏极、第一开关S1a的一端并通过第二电阻R2后连接第一运算放大器OP1的输出端；第一运算放大器OP1的负向输入端连接第一开关S1a的另一端和第三开关S2的一端，其正向输入端连接第二开关S1b的一端和共模电压，其输出端作为采样保持电路的输出端并通过第一电容C1后连接第二开关S1b的另一端和第三开关S2的另一端；第一NMOS管MN1的栅极连接偏置电压，其源极接地GND。

本发明基于开关电容技术的采样保持电路，通过在输入端加入反馈电阻和偏置电流源(第一NMOS管MN1)的结构，输入和输出均连接电阻(第一电阻R1和第二电阻R2)，使得本发明的信号摆幅可以靠近电源轨道从而使信噪比最大化。第一NMOS管MN1为电流源管。

第一开关S1a、第二开关S1b、第三开关S2由两相时钟(采样相位和保持相位)控制，其中第一开关S1a和第二开关S1b的控制端连接采样相位时钟，第三开关S2的控制端连接保持相位时钟。

在采样相位时钟的控制下，当第一开关S1a、第二开关S1b为高电平时，采样保持电路处于采样模式，此时电路工作状态可以视作一个交流增益为-R2/R1的反向放大器，一些实施例中通过使用多晶硅电阻(poly电阻)可以实现很高线性度的增益，因此本实施例中使用的电阻R1-R6优选为多晶硅电阻。采样模式下电路的输入端和输出端均连接电阻，因此信号摆幅可以接近电源轨道。采样电容即第一电容C1作为第一运算放大器OP1的电容负载，因此第一运算放大器OP1的-3dB带宽ω_-3dB几乎独立于第一电容C1，能够实现高带宽来最小化跟踪误差，ω_-3dB＝ω_T/[1+R2/(R1//rds1)]，其中ω_T是第一运算放大器OP1的单位增益频率，rds1是电流源管第一NMOS管MN1的等效输出阻抗。共模电压设置为Vx，由运放虚短特性可知，Vx的最小值应该大于第一NMOS管MN1的饱和漏源电压Vdssat1以便于电流源管有足够的漏源电压Vds。通过电流源管第一NMOS管MN1，在共模电压Vx很小的情况下，输入和输出的静态电压也可以设置为VDD/2，流过第一NMOS管MN1的电流需满足

开关上的压降非常小，可以用NMOS管，过驱动电压为VDD-Vtn-Vx，Vtn为NMOS管的阈值电压。因此，采样保持电路最小的电源电压等于第一运算放大器OP1最大输入共模电压加电流源管MN1的漏源电压Vdssat1，约等于|Vtn|+3Vdssat1，满足低电源电压下工作需求，而传统采样保持电路最小电源电压约为2|Vt|+4Vdssat，不适用于低压应用。

当第三开关S2为高电平时，采样保持电路处于保持模式，第一电容C1连接在第一运算放大器OP1的反向输入端和输出端之间，处于单位增益反馈，第一运算放大器OP1的输出阻抗将通过开环增益降低，因此从输入到输出的信号馈通衰减，整体衰减近似ro/(R1+R2)，其中ro表示第一运算放大器OP1的输出阻抗除以第一运算放大器OP1的开环增益。

为了更适应于低电压的应用，第一运算放大器OP1需要满足低压工作、高增益、宽带的应用条件，对于高压应用可以不用满足低压工作的要求，如图3所示给出了低压高增益宽带的第一运算放大器OP1的一种实现形式，包括电流源Ibias、第六电阻R6、第二电容C2、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6和第七NMOS管MN7，第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5组成电流镜，第六PMOS管MP6的栅极作为第一运算放大器OP1的负向输入端，其源极连接第七PMOS管MP7的源极和第二PMOS管MP2的漏极，其漏极连接第三NMOS管MN3的源极和第五NMOS管MN5的漏极；第七PMOS管MP7的栅极作为第一运算放大器OP1的正向输入端，其漏极连接第四NMOS管MN4的源极和第六NMOS管MN6的漏极；第三PMOS管MP3的栅极连接第二PMOS管MP2、第四PMOS管MP4和第五PMOS管MP5的栅极、第一PMOS管MP1的栅极和漏极以及电流源Ibias，其源极连接第一PMOS管MP1、第二PMOS管MP2、第四PMOS管MP4和第五PMOS管MP5的源极以及第三NMOS管MN3和第四NMOS管MN4的栅极并连接电源电压V_DD，其漏极连接第三NMOS管MN3的漏极、第五NMOS管MN5和第六NMOS管MN6的栅极；第七NMOS管MN7的栅极连接第四NMOS管MN4和第四PMOS管MP4的漏极，其源极连接第五NMOS管MN5和第六NMOS管MN6的源极并接地GND，其漏极连接第五PMOS管MP5的漏极并作为第一运算放大器OP1的输出端；第二电容C2的一端连接第一运算放大器OP1的输出端，另一端通过第六电阻R6后连接第四NMOS管MN4的源极。

图3所示的第一运算放大器OP1采用两级运算放大器设计，通过两级放大结构，避免运算放大器开环增益在单位增益反馈的时候急剧下降，影响采样保持电路性能，输出级设计足够大的偏置电流，从而使输出可以在给定电阻负载下摆幅接近电源轨道。运放的最小电源电压为max{Vtn5+Vpdssat3，Vpdssat3+Vndssat5+Vndssat3}，Vtn5为第五NMOS管MN5的阈值电压，Vpdssat3、Vndssat3、Vndssat5分别为第三PMOS管MP3、第三NMOS管MN3、第五NMOS管MN5的漏源饱和电压。

为了保证采样保持电路能够跟随工艺变化进行追踪，本发明还设计了可以跟踪工艺变化的偏置产生模块，如图2所示是本发明提出的偏置产生模块的具体实现形式，包括第二NMOS管MN2、第二运算放大器OP2、第三电阻R3、第四电阻R4和第五电阻R5，第三电阻R3和第四电阻R4串联并接在基准电压Vref和地GND之间，其串联点输出共模电压并连接第二运算放大器OP2的负向输入端；第二运算放大器OP2的正向输入端连接第二NMOS管MN2的漏极并通过第五电阻R5后连接基准电压Vref，其输出端连接第二NMOS管MN2的栅极并输出偏置电压；第二NMOS管MN2的源极接地GND。

偏置产生模块利用共模电压Vx在第五电阻R5上产生电流，流过第二NMOS管MN2；第一NMOS管MN1和第二NMOS管栅极均连接偏置电压Vbias，因此第一NMOS管MN1将第二NMOS管MN2上的电流镜像过来作为偏置电流。

第三电阻R3、第四电阻R4对给定的基准电压Vref进行分压得到第一运算放大器OP1输入的共模电压Vx，由于第二NMOS管MN2、第二运算放大器OP2、第五电阻R5组成的反馈，第二NMOS管MN2的漏极电压等于共模电压Vx，第二运算放大器OP2输出偏置电压Vbias接第二NMOS管MN2和第一NMOS管MN1的栅极，第一NMOS管MN1镜像第二NMOS管MN2上的电流，可以通过设置第五电阻R5的值得到电流I₁＝(Vref-Vx)/R5，I₁会跟踪电阻值的变化。由于第一NMOS管MN1和第二NMOS管MN2的漏极电压均为共模电压Vx，所以即使它们工作在线性区，镜像的电流也是相等的，所以共模电压Vx可以设置为很低的值，本发明提出的这种偏置产生模块保证了运放输入共模电压可以设置的接近地的值。

综上所述，本发明提出的采样保持电路，针对第一运算放大器OP1的外部连接进行改进，通过在输入端加入反馈电阻和偏置电流源的结构，以及输入和输出均连接电阻，使得本发明的信号摆幅可以靠近电源轨道从而使信噪比最大化，适应于高电源电压和低电源电压；传统采样保持电路最小电源电压约为2|Vt|+4Vdssat，无法适应低电源电压，而本发明通过设置电流源管MN1，最小电源电压为运放最大输入共模电压加电流源管MN1的漏源电压Vdssat1，约等于|Vt|+3Vdssat，能够在低电源电压下正常工作；利用保持电容C1作为第一运算放大器OP1的电容负载，使运放-3dB带宽独立于电容C1，保证高带宽从而最小化追踪误差；另外提出一种偏置产生模块，能够跟随工艺变化的电压和电流，保证采样保持电路能够跟随工艺变化进行跟踪，通过运放输出偏置电压Vbias信号控制第一NMOS管MN1电流，可以准确控制采样保持电路中第一NMOS管MN1的电流大小，同时允许第一NMOS管MN1的漏极电压很低的情况下也能产生准确的电流，保证运放输入共模电压可以设置的接近地的值，使得本发明的采样保持电路更适应于低电压应用。本发明适用于ADC或其他需要A/D转换的电路。

本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。

Claims (4)

1.一种采样保持电路，其特征在于，包括第一运算放大器、第一开关、第二开关、第三开关、第一电阻、第二电阻、第一NMOS管和第一电容，

第一电阻的一端作为所述采样保持电路的输入端，另一端连接第一NMOS管的漏极、第一开关的一端并通过第二电阻后连接第一运算放大器的输出端；

第一运算放大器的负向输入端连接第一开关的另一端和第三开关的一端，其正向输入端连接第二开关的一端和共模电压，其输出端作为所述采样保持电路的输出端并通过第一电容后连接第二开关的另一端和第三开关的另一端；

第一NMOS管的栅极连接偏置电压，其源极接地；

第一开关和第二开关的控制端连接采样相位时钟，第三开关的控制端连接保持相位时钟。

2.根据权利要求1所述的采样保持电路，其特征在于，所述采样保持电路还包括偏置产生模块，用于产生所述偏置电压和共模电压；

所述偏置产生模块包括第二NMOS管、第二运算放大器、第三电阻、第四电阻和第五电阻，

第三电阻和第四电阻串联并接在基准电压和地之间，其串联点输出所述共模电压并连接第二运算放大器的负向输入端；

第二运算放大器的正向输入端连接第二NMOS管的漏极并通过第五电阻后连接所述基准电压，其输出端连接第二NMOS管的栅极并输出所述偏置电压；

第二NMOS管的源极接地。

3.根据权利要求2所述的采样保持电路，其特征在于，所述第一电阻、第二电阻、第三电阻、第四电阻和第五电阻为多晶硅电阻。

4.根据权利要求1-3任一项所述的采样保持电路，其特征在于，所述第一运算放大器包括电流源、第六电阻、第二电容、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管和第七NMOS管，

第六PMOS管的栅极作为所述第一运算放大器的负向输入端，其源极连接第七PMOS管的源极和第二PMOS管的漏极，其漏极连接第三NMOS管的源极和第五NMOS管的漏极；

第七PMOS管的栅极作为所述第一运算放大器的正向输入端，其漏极连接第四NMOS管的源极和第六NMOS管的漏极；

第三PMOS管的栅极连接第二PMOS管、第四PMOS管和第五PMOS管的栅极、第一PMOS管的栅极和漏极以及电流源，其源极连接第一PMOS管、第二PMOS管、第四PMOS管和第五PMOS管的源极以及第三NMOS管和第四NMOS管的栅极并连接电源电压，其漏极连接第三NMOS管的漏极、第五NMOS管和第六NMOS管的栅极；

第七NMOS管的栅极连接第四NMOS管和第四PMOS管的漏极，其源极连接第五NMOS管和第六NMOS管的源极并接地，其漏极连接第五PMOS管的漏极并作为所述第一运算放大器的输出端；

第二电容的一端连接所述第一运算放大器的输出端，另一端通过第六电阻后连接第四NMOS管的源极。

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