KR20060065002A - 전류셀 및 그를 이용한 디지털-아날로그 변환기 - Google Patents

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KR20060065002A
KR20060065002A KR1020040103705A KR20040103705A KR20060065002A KR 20060065002 A KR20060065002 A KR 20060065002A KR 1020040103705 A KR1020040103705 A KR 1020040103705A KR 20040103705 A KR20040103705 A KR 20040103705A KR 20060065002 A KR20060065002 A KR 20060065002A
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조민형
이승철
권종기
김종대
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한국전자통신연구원
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Abstract

본 발명은 전류셀(current cell) 및 그를 이용한 디지털-아날로그 변환기(Digital-to-Analog Converter)에 관한 것으로, 전류원, 제 1 신호에 따라 상기 전류원으로부터 제공되는 전류를 제 1 출력노드로 전달하는 제 1 트랜지스터, 제 2 신호에 따라 상기 전류원으로부터 제공되는 전류를 제 2 출력노드로 전달하는 제 2 트랜지스터, 상기 제 1 트랜지스터의 게이트 및 상기 제 2 출력노드 간에 접속된 제 1 캐패시터, 상기 제 2 트랜지스터의 게이트 및 상기 제 1 출력노드 간에 접속된 제 2 캐패시터로 구성된 전류셀을 이용하여 전류구동방식 디지털-아날로그 변환기를 구성함으로써 기존의 전류구동방식 디지털-아날로그 변환기에 비해 동적성능(dynamic performance)이 향상된다.
전류스위치, 글리치, 디지털-아날로그 변환기, 동적성능

Description

전류셀 및 그를 이용한 디지털-아날로그 변환기 {Current cell and a digital to analog converter using the same}
도 1은 종래의 일반적인 전류구동방식 디지털-아날로그 변환기를 설명하기 위한 회로도.
도 2a 및 도 2b는 도 1에 도시된 전류셀의 상세 회로도.
도 3a는 전류셀에서의 글리치 발생 원인을 설명하기 위한 회로도.
도 3b는 도 3a를 설명하기 위한 파형도.
도 4는 본 발명에 따른 글리치 제거 원리를 설명하기 위한 회로도.
도 5 및 도 6은 본 발명에 따른 전류셀을 설명하기 위한 회로도.
도 7 및 도 8은 본 발명에 따른 전류셀을 이용한 디지털-아날로그 변환기의 회로도.
<도면의 주요 부분에 대한 부호의 설명>
1, 41, 51: 디코더 및 드라이버
2, 42, 52: 전류셀
10, 20, 30: 전류원
본 발명은 전류셀 및 그를 이용한 디지털-아날로그 변환기에 관한 것으로, 보다 상세하게는 글리치(glitch)의 발생을 최소화시킬 수 있는 전류셀 및 그를 이용한 전류구동방식 디지털-아날로그 변환기에 관한 것이다.
일반적으로 디지털 신호를 아날로그 신호로 변환하는 디지털-아날로그 변환기는 저항, 캐패시터, 전류원 등 여러가지의 소자들을 이용하여 구성할 수 있으며, 여러가지의 구조로 제작된다. 이와 같이 제작된 디지털-아날로그 변환기는 사용되는 소자 및 구조에 따라 변환속도, 해상도, 전력소모 등에서 각각의 장점 및 단점을 갖게 된다.
여러가지 구조의 디지털-아날로그 변환기들 중에서 전류구동방식 디지털-아날로그 변환기는 고속 및 고해상도의 신호 변환에 가장 적합한 구조를 가지며, 고속 및 고해상도를 요구하는 장치의 디지털-아날로그 변환기는 대부분 전류구동방식으로 설계된다.
최근들어 디지털 신호처리기술이 발달됨에 따라 종래에는 아날로그 신호로 처리하던 부분을 디지털 신호로 변환하여 처리하고, 이를 다시 아날로그 신호로 변환하는 신호처리방식이 널리 이용되고 있으며, 이러한 신호처리방식이 적용되는 각종 유무선 통신 시스템에서의 처리 데이터 양도 점차 증가하고 있는 추세이다. 이에 따라 디지털 신호를 아날로그 신호로 변환해야 하는 데이터의 양도 점차 증가하기 때문에 종래보다 성능이 향상되고 고속 및 고해상도의 특성을 갖는 디지털-아날로그 변환기가 요구된다. 또한, 각종 유무선 통신 시스템에서의 처리 데이터 양이 점차 증가함에 따라 신호가 넓은 대역을 차지하는 광대역 특성을 보임에 따라 넓은 대역을 차지하는 신호의 처리를 위해 높은 동적특성을 갖는 디지털-아날로그 변환기가 요구된다.
도 1은 종래의 전류구동방식 디지털-아날로그 변환기의 일 예로서, N 비트(bit)의 디지털 데이터를 입력받는 디코더 및 드라이버(1)와, 출력단(+, -)에 병렬로 연결되며 상기 디코더 및 드라이버(1)로부터 출력되는 신호에 따라 각각의 전류원으로부터 제공되는 전류를 상기 출력단(+, -)으로 전달하는 다수의 전류셀(2)로 구성된다.
상기 전류셀(2)은 도 2a에 도시된 바와 같이 NMOS 트랜지스터들로 구성하거나, 도 2b에 도시된 바와 같이 PMOS 트랜지스터들로 구성할 수 있다.
도 2a를 참조하면, NMOS 트랜지스터(NM3 및 NM4)는 일정한 크기의 전류를 만들어주는 전류원으로 동작되고, NMOS 트랜지스터(NM1 및 NM2)는 상기 전류원으로부터 제공되는 전류를 선택적으로 상기 출력단(+, -)으로 전달하기 위한 전류스위치로 동작된다.
도 2b를 참조하면, PMOS 트랜지스터(PM3 및 PM4)는 일정한 크기의 전류를 만들어주는 전류원으로 동작되고, PMOS 트랜지스터(PM1 및 PM2)는 상기 전류원으로부터 제공되는 전류를 선택적으로 상기 출력단(+, -)으로 전달하기 위한 전류스위치로 동작된다.
그러나 상기와 같이 전류셀을 구성하면 상기 NMOS 트랜지스터(NM1 및 NM2) 또는 PMOS 트랜지스터(PM1 및 PM2)에 존재하는 기생 캐패시터 성분에 의해 출력신 호에 글리치(glitch)가 발생되고, 이와 같은 글리치에 의해 디지털-아날로그 변환기의 동적성능이 저하된다.
미국특허 제6741195호(Micron Technology, "Low glitch current steering digital to analog converter and method", 2004. 5. 25)에는 출력단에 전류버퍼를 설치하여 출력신호에 포함된 글리치를 필터링하는 방법이 개시되어 있다.
미국특허 제6664906호(Intel Corporation, "Apparatus for reduced glitch energy in digital to analog converter", 2003. 12. 16)에는 전류스위치의 온/오프(on/off) 시간을 조절하여 출력신호에 포함된 글리치 성분을 제거하는 기술이 개시되어 있다.
Tien-Yu Wu는 전류스위치의 온/오프 시간을 제어하는 드라이버 회로를 이용하여 글리치를 최소화시키는 기술을 제안하였다(Tien-Yu Wu, "A low glitch 10bit 75MHz CMOS video DAC", JSSC, Vol. 30, pp. 68-72, 1995).
Bruce J. Tesch는 온도 변화에 따른 글리치의 크기 변화를 방지하는 기술을 제안하였다(Bruce J. Tesch, "A low glitch 14bit 100MHz DAC", JSSC, Vol. 32, pp. 1465-1469, 1997).
본 발명의 목적은 글리치에 의한 영향을 최소화시킬 수 있는 전류셀을 제공하고, 글리치에 의한 영향이 최소화된 전류셀을 이용하여 동적특성이 향상된 디지털-아날로그 변환기를 제공하는 데 있다.
상기한 목적을 달성하기 위한 본 발명의 전류셀은 전류원, 제 1 신호에 따라 상기 전류원으로부터 제공되는 전류를 제 1 출력노드로 전달하는 제 1 트랜지스터, 제 2 신호에 따라 상기 전류원으로부터 제공되는 전류를 제 2 출력노드로 전달하는 제 2 트랜지스터, 상기 제 1 트랜지스터의 게이트 및 상기 제 2 출력노드 간에 접속된 제 1 캐패시터, 상기 제 2 트랜지스터의 게이트 및 상기 제 1 출력노드 간에 접속된 제 2 캐패시터를 포함하는 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 전류셀을 이용한 디지털-아날로그 변환기는 N 비트의 디지털 데이터를 입력받는 디코더 및 드라이버, 및 상기 디코더 및 드라이버로부터 출력되는 신호에 따라 각각의 전류원으로부터 제공되는 전류를 제 1 및 제 2 출력단자로 전달하는 다수의 전류셀을 포함하며, 상기 각 전류셀은 상기 전류원, 제 1 신호에 따라 상기 전류원으로부터 제공되는 전류를 상기 제 1 출력단자로 전달하는 제 1 트랜지스터, 제 2 신호에 따라 상기 전류원으로부터 제공되는 전류를 상기 제 2 출력단자로 전달하는 제 2 트랜지스터, 상기 제 1 트랜지스터의 게이트 및 상기 제 2 출력단자 간에 접속된 제 1 캐패시터, 및 상기 제 2 트랜지스터의 게이트 및 상기 제 1 출력단자 간에 접속된 제 2 캐패시터로 구성된 것을 특징으로 한다.
상기 제 1 및 제 2 캐패시터의 크기는 상기 제 1 및 제 2 트랜지스터의 게이트 및 드레인 간에 존재하는 기생 캐패시터의 크기와 동일해야 하고, 이를 위해 상기 제 1 및 제 2 캐패시터는 상기 제 1 및 제 2 트랜지스터와 같은 크기의 트랜지스터로 구성된 것을 특징으로 한다.
그러면 이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이하의 실시예는 이 기술 분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서, 여러가지 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다.
전류구동방식 디지털-아날로그 변환기의 동적특성은 여러가지의 요인들에 의해 제한되지만, 그 중 중요한 요인으로 전류셀에서 발생하는 글리치를 들 수 있다. 그러면 글리치의 발생 원인과 발생된 글리치가 출력신호에 미치는 영향을 도 3a 및 도 3b를 참조하여 설명하면 다음과 같다.
도 3a는 NMOS 트랜지스터들로 구성된 전류셀의 회로도로서, 전류원(10)과, 예를들어, 디코더 등으로부터 출력되는 스위칭 신호(D)에 따라 상기 전류원(10)으로부터 제공되는 전류를 출력노드(OUTP 및 OUTN)로 전달하는 NMOS 트랜지스터(NM11 및 NM12)로 구성된다.
상기 NMOS 트랜지스터(NM11)의 게이트를 통해 도 3b와 같은 스위칭 신호(D)가 인가되면 상기 출력노드(OUTP)에는 도 3b와 같은 신호(OUTP)가 출력되는데, 상기 신호(OUTP)에 원하지 않는 글리치(A 부분)가 발생된다.
이와 같은 현상은 스위칭 신호(D)가 NMOS 트랜지스터(NM11)의 입력노드(NMOS 트랜지스터(NM11)의 게이트)와 출력노드(NMOS 트랜지스터(NM11)의 드레인) 사이에 존재하는 기생 캐패시터(CGD)를 통해 출력노드(OUTP)에 나타나기 때문에 발생된다. 이와 같은 글리치는 출력노드(OUTP)에만 나타나고, 반대 위상의 출력노드(OUTN)에는 나타나지 않는다.
PMOS 트랜지스터들로 구성된 전류셀의 경우에도 동일한 현상에 의해 글리치가 발생되며, 이를 하기의 수학식 1과 같이 나타낼 수 있다.
Figure 112004058096084-PAT00001
Figure 112004058096084-PAT00002
Figure 112004058096084-PAT00003
여기서, OUTP, OUTN은 이상적인 경우 각 노드의 출력신호를 나타내고, ΔG는 글리치 신호를 나타내며, OUTP', OUTN'은 글리치가 존재하는 경우 각 노드의 출력신호를 나타내고, OUTdiff는 차동출력신호를 나타낸다.
상기 수학식 1을 통해 한쪽 노드에서 발생한 글리치가 차동출력신호에 그대로 나타나는 것을 알 수 있다.
지금까지 설명한 바와 같이 전류셀의 전류스위치에서 발생한 글리치는 차동출력노드 중 한쪽 노드에만 영향을 미치며, 디지털-아날로그 변환기의 차동출력신호에 그대로 나타남을 알 수 있다.
만일, 차동출력노드 중 한쪽 노드에 발생하는 글리치 신호와 똑 같은 신호를 반대 위상의 다른쪽 노드에도 나타나게 한다면, 각각의 노드에는 글리치가 존재하지만 차동출력신호의 측면에서 보면 양쪽 노드에 모두 같은 크기 및 위상의 글리치가 나타나기 때문에 글리치 신호가 공통모드(common-mode) 신호가 되어 보이지 않게 된다. 이를 하기의 수학식 2와 같이 나타낼 수 있다.
Figure 112004058096084-PAT00004
Figure 112004058096084-PAT00005
Figure 112004058096084-PAT00006
상기 수학식 2와 같이, 전류셀의 차동출력노드 양쪽에 같은 크기의 글리치가 발생되도록 하면 공통모드 신호가 되어 서로 상쇄되므로 글리치가 발생하지 않은 것과 같은 상태의 차동출력신호를 얻게 된다.
상기와 같이 한쪽 노드에만 발생하는 글리치를 반대 위상의 다른쪽 노드에도 같은 크기로 발생하도록 하려면 도 4에 도시된 바와 같이, 한쪽 노드의 NMOS 트랜지스터(NM11)의 게이트와 다른쪽 노드의 NMOS 트랜지스터(NM12)의 드레인 사이 및 한쪽 노드의 NMOS 트랜지스터(NM12)의 게이트와 다른쪽 노드의 NMOS 트랜지스터(NM11)의 드레인 사이에 각각 캐패시터(CCP)를 연결해야 한다.
그러면 NMOS 트랜지스터(NM11)의 게이트로 인가되는 스위칭 신호(D)가 NMOS 트랜지스터(NM11)의 기생 캐패시터(CGD)를 통해 출력노드(OUTP)에 글리치 신호로 나 타나는 동시에 캐패시터(CCP)를 통해 반대쪽 출력노드(OUTN)에도 글리치 신호로 나타나게 된다. 이 때 상기 캐패시터(CCP)와 NMOS 트랜지스터(NM11)의 기생 캐패시터(CGD)의 크기가 동일하다면 차동출력노드(OUTP 및 OUTN)에 나타나는 글리치의 크기도 같아진다. 따라서 차동출력노드(OUTP 및 OUTN)에 발생한 글리치 노이즈는 공통모드 신호로서 서로 상쇄되어 차동모드(differential-mode)의 출력신호(OUTdiff=OUTP-OUT N)에는 영향을 미치지 않는다. 이와 같이 구성된 전류셀을 이용하여 전류구동방식 디지털-아날로그 변환기를 구성하면 글리치의 감소로 인하여 동적성능이 향상될 수 있다.
상기와 같이 공통모드잡음(common-mode noise)을 만들기 위해 도 4와 같이 캐패시터(CCP)를 추가적으로 연결하는 경우, 추가되는 캐패시터(CCP)의 크기는 NMOS 트랜지스터(NM11 및 NM12)의 게이트와 드레인 사이에 존재하는 기생 캐패시터(CGD)의 크기와 같아야 한다. 이를 위해 본 발명은 캐패시터(CCP)의 크기를 기생 캐패시터(CGD)의 크기와 동일하게 만들기 위해 NMOS 트랜지스터(NM11 및 NM12)와 같은 크기를 갖는 NMOS 트랜지스터를 이용한다.
도 5 및 도 6은 본 발명에 따른 전류셀을 설명하기 위한 회로도로서, 도 5는 NMOS 트랜지스터들로 구성된 전류셀의 일 예이며, 도 6은 PMOS 트랜지스터들로 구성된 전류셀의 일 예이다.
도 5를 참조하면, 노드(K) 및 접지 간에 전류원(20)이 연결된다. 상기 노드(K) 및 출력노드(OUTP) 간에는 게이트를 통해 스위칭 신호(D)를 입력받는 NMOS 트랜지스터(NM21)가 연결되고, 상기 노드(K) 및 출력노드(OUTN) 간에는 게이트를 통해 반대 위상의 스위칭 신호(DB)를 입력받는 NMOS 트랜지스터(NM22)가 연결된다. 또한, 상기 출력노드(OUTN)에는 게이트가 상기 NMOS 트랜지스터(NM21)의 게이트와 연결된 NMOS 트랜지스터(NM23)가 연결되고, 상기 출력노드(OUTP)에는 게이트가 상기 NMOS 트랜지스터(NM22)의 게이트와 연결된 NMOS 트랜지스터(NM24)가 연결된다.
상기 NMOS 트랜지스터(NM21, NM22, NM23 및 NM24)는 모두 같은 크기의 트랜지스터로 구성하여 공통모드잡음을 만들어 주기 위한 캐패시터(CCP)와 트랜지스터들에 존재하는 기생 캐패시터(CGD)의 크기가 같아지도록 한다. 또한, 상기 전류원(20)은 도 2a와 같이 NMOS 트랜지스터들로 구성할 수 있다.
도 6을 참조하면, 노드(Q) 및 전원전압(Vcc) 간에 전류원(30)이 연결된다. 상기 노드(Q) 및 출력노드(OUTP) 간에는 게이트를 통해 스위칭 신호(D)를 입력받는 PMOS 트랜지스터(PM31)가 연결되고, 상기 노드(Q) 및 출력노드(OUTN) 간에는 게이트를 통해 반대 위상의 스위칭 신호(DB)를 입력받는 PMOS 트랜지스터(PM32)가 연결된다. 또한, 상기 출력노드(OUTN)에는 게이트가 상기 PMOS 트랜지스터(PM31)의 게이트와 연결된 PMOS 트랜지스터(PM33)가 연결되고, 상기 출력노드(OUTP)에는 게이트가 상기 PMOS 트랜지스터(PM32)의 게이트와 연결된 PMOS 트랜지스터(PM34)가 연결된다.
상기 PMOS 트랜지스터(PM31, PM32, PM33 및 PM34)는 모두 같은 크기의 트랜지스터로 구성하여 공통모드잡음을 만들어 주기 위한 캐패시터(CCP)와 트랜지스터들에 존재하는 기생 캐패시터(CGD)의 크기가 같아지도록 한다. 또한, 상기 전류원(30)은 도 2b와 같이 PMOS 트랜지스터들로 구성할 수 있다.
도 5와 같이 NMOS 트랜지스터들을 이용하여 전류셀을 구성하면, 스위칭 신호(D)에 의해 발생된 글리치가 MOS 트랜지스터(NM21)의 게이트 및 드레인 사이에 존재하는 기생 캐패시터(CGD)를 통해 출력노드(OUTP)로 전달되는 동시에 MOS 트랜지스터(NM23)의 게이트 및 드레인 사이의 캐패시터(CCP)를 통해 출력노드(OUTN)로 전달된다. 그리고 반대 위상의 스위칭 신호(DB)에 의해 발생된 글리치가 NMOS 트랜지스터(NM22)의 게이트 및 드레인 사이에 존재하는 기생 캐패시터(CGD)를 통해 출력노드(OUTN)로 전달되는 동시에 MOS 트랜지스터(NM24)의 게이트 및 드레인 사이의 캐패시터(CCP)를 통해 출력노드(OUTP)로 전달된다. 따라서 출력노드(OUTP 및 OUT N)에 같은 크기의 글리치가 나타나게 된다.
도 6과 같이 PMOS 트랜지스터들을 이용하여 전류셀을 구성하여도 상기와 같은 동작에 의해 동일한 효과를 얻게 된다.
도 7 및 도 8은 본 발명에 따른 전류셀을 이용한 전류구동방식 디지털-아날 로그 변환기로서, 도 7은 도 5와 같이 NMOS 트랜지스터들로 구성된 전류셀을 적용한 예이고, 도 8은 도 6과 같이 PMOS 트랜지스터들로 구성된 전류셀을 적용한 예이다.
도 7을 참조하면, N 비트(bit)의 디지털 데이터를 입력받는 디코더 및 드라이버(41)와, 출력단(+, -)에 병렬로 연결되며 상기 디코더 및 드라이버(41)로부터 출력되는 신호에 따라 각각의 전류원으로부터 제공되는 전류를 상기 출력단(+, -)으로 전달하는 다수의 전류셀(42)로 구성된다. 상기 전류셀(42)의 구성은 도 5의 설명과 동일하므로 생략하기로 한다.
도 8을 참조하면, N 비트(bit)의 디지털 데이터를 입력받는 디코더 및 드라이버(51)와, 출력단(+, -)에 병렬로 연결되며 상기 디코더 및 드라이버(51)로부터 출력되는 신호에 따라 각각의 전류원으로부터 제공되는 전류를 상기 출력단(+, -)으로 전달하는 다수의 전류셀(52)로 구성된다. 상기 전류셀(52)의 구성은 도 6의 설명과 동일하므로 생략하기로 한다.
이상에서와 같이 상세한 설명과 도면을 통해 본 발명의 최적 실시예를 개시하였다. 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명은 전류셀의 차동출력노드 양쪽에 같은 크기의 글리치가 발생되도록 하여 공통모드 신호의 상쇄에 의해 글리치가 발생하지 않은 것과 같은 상태의 차동출력신호를 얻게 한다. 따라서 본 발명의 전류셀을 이용하여 전류구동방식 디지털-아날로그 변환기를 구성하면 동적성능을 향상시킬 수 있다.

Claims (8)

  1. 전류원,
    제 1 신호에 따라 상기 전류원으로부터 제공되는 전류를 제 1 출력노드로 전달하는 제 1 트랜지스터,
    제 2 신호에 따라 상기 전류원으로부터 제공되는 전류를 제 2 출력노드로 전달하는 제 2 트랜지스터,
    상기 제 1 트랜지스터의 게이트 및 상기 제 2 출력노드 간에 접속된 제 1 캐패시터,
    상기 제 2 트랜지스터의 게이트 및 상기 제 1 출력노드 간에 접속된 제 2 캐패시터를 포함하는 것을 특징으로 하는 전류셀.
  2. 제 1 항에 있어서, 상기 제 1 및 제 2 캐패시터의 크기는 상기 제 1 및 제 2 트랜지스터의 게이트 및 드레인 간에 존재하는 기생 캐패시터의 크기와 동일한 것을 특징으로 하는 전류셀.
  3. 제 1 항에 있어서, 상기 제 1 및 제 2 캐패시터는 각각 트랜지스터로 구성된 것을 특징으로 하는 전류셀.
  4. 제 3 항에 있어서, 상기 트랜지스터는 상기 제 1 및 제 2 트랜지스터와 동일 한 크기를 가지는 것을 특징으로 하는 전류셀.
  5. N 비트의 디지털 데이터를 입력받는 디코더 및 드라이버, 및
    상기 디코더 및 드라이버로부터 출력되는 신호에 따라 각각의 전류원으로부터 제공되는 전류를 제 1 및 제 2 출력단자로 전달하는 다수의 전류셀을 포함하며,
    상기 각 전류셀은 상기 전류원,
    제 1 신호에 따라 상기 전류원으로부터 제공되는 전류를 상기 제 1 출력단자로 전달하는 제 1 트랜지스터,
    제 2 신호에 따라 상기 전류원으로부터 제공되는 전류를 상기 제 2 출력단자로 전달하는 제 2 트랜지스터,
    상기 제 1 트랜지스터의 게이트 및 상기 제 2 출력단자 간에 접속된 제 1 캐패시터, 및
    상기 제 2 트랜지스터의 게이트 및 상기 제 1 출력단자 간에 접속된 제 2 캐패시터로 구성된 것을 특징으로 하는 디지털-아날로그 변환기.
  6. 제 5 항에 있어서, 상기 제 1 및 제 2 캐패시터의 크기는 상기 제 1 및 제 2 트랜지스터의 게이트 및 드레인 간에 존재하는 기생 캐패시터의 크기와 동일한 것을 특징으로 하는 디지털-아날로그 변환기.
  7. 제 5 항에 있어서, 상기 제 1 및 제 2 캐패시터는 각각 트랜지스터로 구성된 것을 특징으로 하는 디지털-아날로그 변환기.
  8. 제 7 항에 있어서, 상기 트랜지스터는 상기 제 1 및 제 2 트랜지스터와 동일한 크기를 가지는 것을 특징으로 하는 디지털-아날로그 변환기.
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