JP2001228214A

JP2001228214A - 半導体試験装置

Info

Publication number: JP2001228214A
Application number: JP2000041365A
Authority: JP
Inventors: Akio Osaki; 昭雄大崎; Yoshihiko Hayashi; 林　　良彦; Kazuhiko Murata; 和彦村田
Original assignee: Hitachi Ltd; Hitachi Electronics Engineering Co Ltd
Current assignee: Hitachi Ltd; Hitachi High Tech Corp
Priority date: 2000-02-15
Filing date: 2000-02-15
Publication date: 2001-08-24

Abstract

(57)【要約】【課題】被試験ＩＣと電気的に接続するソケット先端に
おけるタイミング補正を高精度に且つ容易に行えるよう
にした半導体試験装置を提供する。【解決手段】被試験ＩＣと電気的に接続するソケット先
端におけるソケット毎の双方向ピン、およびドライバ専
用ピンのタイミングを各々同一タイミングに補正するた
め、被試験ＩＣに代えて、全信号ピンが一点で接続され
た専用ショートＩＣによるタイミング補正を行う半導体
試験装置において、ドライバ専用ピンのドライバにタイ
ミング補正時のみ接続するタイミング補正用のコンパレ
ータを備え、等価的にすべてのピンを双方向ピンとする
ことで、上記専用ショートＩＣ１種類のみでタイミング
補正を可能としたドライバ専用ピンとそのドライバ専用
ピンを備えた半導体試験装置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ドライバ回路を有
するドライバ専用ピンと、ドライバ回路とコンパレータ
回路とを有する双方向ピン（I/Oピン）とを備えた半導
体試験装置に関し、特にそれらのタイミング補正を容易
に行える半導体試験装置に関するものである。

【０００２】

【従来の技術】テスタのタイミング補正を高精度に行う
方法が、特開平４−１２７０７３号公報などに開示され
る。

【０００３】従来のタイミング補正方法を図５、図６に
示す。

【０００４】図５において、１０はテスタ、１１はテス
タに接続されたショートチップ、１２はタイミング発生
器（ＴＧ）、１３はＩ／Ｏピン５のドライバ、１４はＩ
／Ｏピン５のコンパレータ、１５、１６は可変遅延回
路、１７はドライバ専用ピンのドライバ、Ａ点はテスタ
１０とショートチップ１１のショート点、Ａ’点はタイ
ミング補正対象以外の双方向ドライバの出力、Ｂ点はド
ライバ１３の出力（コンパレータ１４の入力）、Ｃは可
変遅延回路１６の出力、Ｄ点はコンパレータ１４の出
力、Ｅ点は可変遅延回路１５の出力である。

【０００５】ここで、ドライバ１３、コンパレータ１
４、可変遅延回路１５、１６で、テスタの双方向ピン
（Ｉ／Ｏピン）１ピン分を構成し、ドライバ１７、可変
遅延回路１８で、ドライバ専用ピン１ピン分を構成す
る。

【０００６】次に、テスタ１０のタイミング補正につい
て説明する。この場合、被試験ＩＣの代りにショートチ
ップ１１を接続してタイミング補正、すなわち各可変遅
延回路の遅延量を設定する。

【０００７】まず、ショートチップ１１を接続した状態
で、可変遅延回路１５の初期値を可変量の中点にし、可
変遅延回路１６の初期値を最小にして、コンパレータ側
のタイミング補正を行う。

【０００８】図７（ａ）は、そのコンパレータ側のタイ
ミング補正のタイミングチャートである。なお、図中の
A'、A、B、C、Dは、図５に示す同一記号の付された点で
の出力信号を示している。

【０００９】ドライバ１３とコンパレータ１４が接続さ
れたI/Oピン５を補正対象とする場合について説明する
と、まず、補正対象となったI/Oピン５以外の全てのド
ライバから信号を出力する。波形Ａ’は、他のI/Oピン
の有するドライバの出力端の波形である。ドライバ間で
は出力信号の位相差が存在するので、波形Ａ’には時間
ｔの位相差が示されている。すなわち、これは、位相差
t内で各ドライバからの信号は出力されることを意味す
る。

【００１０】このようにドライバ間で時間ｔの位相差が
あると、ショートチップ１１のショート点Ａでの立上り
時間はｔｒとなる。このとき、位相差ｔと立上り時間ｔ
ｒは等しく、これをコンパレータ側のタイミング補正の
時間基準とする。

【００１１】そして、このショートチップ１１上の基準
波形Ａは、タイミング補正を行うピンのコンパレータ１
４の入力Ｂ点に伝搬する。コンパレータ１４では、この
信号の５０％点を比較レベルとし、比較レベルより高電
位の場合はＨレベル、低電位の場合はＬレベルと判定し
て出力する。

【００１２】次に、可変遅延回路１６の遅延量を徐々に
大きくして行き、図７（ａ）中の波形Ｃの点線部分が実
線に変化する点を検出する。すなわち前述のタイミング
補正の時間基準にコンパレータ側のタイミングを合わ
せ、そのときの遅延量を可変遅延回路１６に設定する。

【００１３】以上の手順をコンパレータを備えた全ての
I/Oピンについて行い、１ピンずつタイミング補正を行
う。これにより各コンパレータ側のタイミングは、時間
基準を基準として設定され、各出力信号の位相差は概ね
ゼロとなる。

【００１４】次に、I/Oピンの有するドライバ側のタイ
ミング補正を行う。この場合、ショートチップ１１を外
し、テスタ出力が開放端となるようにして行う。図７
（ｂ）は、ドライバ側のタイミング補正の際のタイミン
グチャートである。図７（ｂ）において、波形Ｅはタイ
ミング発生器１２からの出力を可変遅延回路１５により
遅延した波形であり、波形Ｂはドライバ１３からの出力
であり、波形Ａは開放端での波形であり、波形Ｃは既に
タイミング補正を完了した可変遅延回路１６からの出力
であり、Ｄはコンパレータ１４からの出力である。

【００１５】まず、ショートチップ１１を外した状態で
各ドライバから信号を出力し、開放端で全反射した波形
を各コンパレータで取り込む。波形Ｂには、その反射波
が示されている。

【００１６】次に、可変遅延回路１５の遅延量を増減
し、コンパレータ側のタイミング信号を基準とし、反射
波の変化点を求める。例えば、ドライバ１３への入力Ｅ
の遅延量を図中の点線で示すタイミングから実線で示す
タイミングに変化させていき、コンパレータ１４の出力
Ｄが反転（ＬからＨに変化）するタイミングを検出す
る。そして、このときの遅延量を可変遅延回路１５（ド
ライバ側）に設定する。

【００１７】この処理は、全I/Oピンを同時に行うこと
ができ、全ピンが終了した時点でI/Oピンのドライバ側
のタイミングが前述の時間基準を基準として設定され、
各出力信号の位相差は概ねゼロとなる。

【００１８】次に、ドライバ専用ピン１７とタイミング
補正の完了したI/Oピン５の各々を１対１で接続するシ
ョートチップ１１ｂを接続し、ドライバ専用ピンのドラ
イバ側のタイミング補正を行う。図６はそのショートチ
ップ１１ｂとテスタとの接続関係を示している。

【００１９】図７（ｃ）はドライバ専用ピンのドライバ
側タイミング補正のタイムチャートである。

【００２０】まず、ショートチップ１１ｂを介して、タ
イミング補正の完了したI/Oピンのコンパレータ１４
と、タイミング補正を行うドライバ１７とを１対１に接
続する。

【００２１】次に、可変遅延回路１８の遅延量を増減
し、コンパレータ１４側のタイミング信号を基準とし、
波形Ａ’の変化点を求める。例えば、ドライバ１７への
入力Ｅの遅延量を図中の点線で示すタイミングから実線
で示すタイミングに変化させていき、コンパレータ１４
の出力Ｄが反転（ＬからＨに変化）するタイミングを検
出する。この反転がコンパレータ１４側のタイミングに
ドライバ１７のタイミングが合致したことを意味し、こ
のときの遅延量を可変遅延回路１８（ドライバ）に設定
する。

【００２２】以上の手順を全てのドライバ専用ピンの有
するドライバについて行う。これにより全てのドライバ
専用ピンのタイミングが前述の基準信号を基準として設
定され、各出力信号の位相差は概ねゼロとなる。

【００２３】以上の方法により、I/Oピンの有するコン
パレータとドライバ、及びドライバ専用ピンの有するド
ライバのタイミング補正が完了して、全ピンの位相差が
概ねゼロとなるようにタイミング補正される。

【００２４】

【発明が解決しようとする課題】しかしながら、上記従
来技術は、ドライバ専用ピンのタイミング補正のため、
時間基準となるI/Oピンのコンパレータに補正対象のド
ライバ専用ピンのドライバを接続するための専用ショー
トＩＣが必要なる。実際には、コンパレータとドライバ
専用ピンの接続パターン数によって、専用ショートＩＣ
が複数個必要となる。特に、I/Oピンに対しドライバ専
用ピンが多い場合は、２種類以上のショートチップ１１
ｂが必要であり、全ピンショートのショートチップ１１
aと合わせ３種類以上の専用ショートチップが必要とな
る。これらの専用ショートチップは、被試験メモリの多
数個同時測定可能数分だけ乗じた個数が必要となるが、
専用ショートチップが増えると、その交換に時間を要す
るので好ましくない。

【００２５】一方、特開平１１−１９０７６０号などで
は、図５に示した専用ショートＩＣ１１ｂに接続切替え
手段を設け、基準となるI/Oピンのコンパレータに補正
対象のドライバ専用ピンまたは、I/Oピンのドライバを
接続して、順次タイミング補正する方法が開示されてい
る。しかし、この手法の場合、ショート部の切替え手段
を制御するための制御信号が必要となり、その設計はさ
らに複雑となる。また、この専用ショートＩＣも試験対
象のＬＳＩ毎に用意する必要があり、コスト高となる。

【００２６】本発明の目的は、全信号ピンが一点で接続
されたショートチップ１種類のみでタイミング補正が行
える半導体試験装置を提供することにある。

【００２７】

【課題を解決するための手段】本発明は、上記目的を達
成するために、ドライバ専用ピンにタイミング補正時の
みに接続可能なコンパレータ回路を備えたものであり、
これにより等価的に全ピンが双方向ピン(I/Oピン)であ
るがごとく動作させタイミング補正を行えるようにした
ものである。

【００２８】より具体的には、ドライバ回路とコンパレ
ータ回路とを有するI/Oピンと、ドライバ回路を有する
ドライバ専用ピンとを有する半導体試験装置において、
該ドライバ専用ピンのドライバ回路の出力に接続された
タイミング補正のためのコンパレータ回路を備えたもの
である。

【００２９】また、前記ドライバ専用ピンの有する複数
個のドライバ回路を順に前記コンパレータ回路に接続す
る機能を有するものである。

【００３０】また、被試験ＩＣを検査する場合に、前記
タイミング補正のためのコンパレータ回路を前記ドライ
バ専用ピンの有するドライバ回路から切り離す機能を有
するものである。

【００３１】また、被試験ＩＣを検査する場合に、前記
タイミング補正のためのコンパレータ回路を待機状態に
する機能を有するものである。

【００３２】

【発明の実施の形態】以下に本発明の実施の形態を図面
を参照して説明する。

【００３３】図１は本発明の一実施例によるタイミング
補正のためのコンパレータを備えたドライバ専用ピンの
構成と、そのドライバ専用ピンを備えたテスタの構成を
示すものである。

【００３４】図において、１１は被試験ＬＳＩに替えて
テスタに接続されたショートチップ、１２はタイミング
発生器（ＴＧ）、１３はＩ／Ｏピンのドライバ、１４は
Ｉ／Ｏピンのコンパレータ、１５はＩ／Ｏピンのドライ
バタイミングを調整する可変遅延回路、１８、１９は、
ドライバ専用ピンのドライバタイミングを調整する可変
遅延回路、１７、２０はドライバ専用ピンのドライバ、
２１はドライバ専用ピンのドライバ出力を切り替える選
択回路、２２はドライバ専用ピンのタイミング補正のた
めのコンパレータ、２３はＩ／Ｏピンのコンパレータ出
力とドライバ専用ピンのコンパレータ出力を選択する選
択回路、２４はデジタルコンパレータ、１６はデジタル
コンパレータ２４のストローブタイミングを調整する可
変遅延回路、４ａ，４ｂ，４ｃはドライバ出力を切離す
リレー、９ａ，９ｂ，９ｃはテスタとショートチップ１
１を接続する伝送線路である。

【００３５】ドライバ１３、コンパレータ１４、可変遅
延回路１５、１６、デジタルコンパレータ２４で、テス
タの双方向ピン（Ｉ／Ｏピン）１ピン分を構成し、ドラ
イバ１７、可変遅延回路１８で、ドライバ専用ピン１ピ
ン分を構成し、これらが複数集まってテスタを構成して
いる。本実施例では、簡略化のため、Ｉ／Ｏピンを１ピ
ン分、ドライバピンを２ピン分のみを図示している。

【００３６】また、可変遅延回路１５は、タイミング発
生器１２から出力され、ドライバ１３へ送るドライバ側
タイミング信号の遅延量を増減する。また、可変遅延回
路１６は、タイミング発生器１２から出力され、デジタ
ルコンパレータ２４に送るコンパレータ側タイミング信
号（ストローブ信号）の遅延量を増減する。可変遅延回
路１８、１９は、タイミング発生器１２から出力され、
ドライバ１７、２０へ送るドライバ側タイミング信号の
遅延量を増減する。切替回路２１は、タイミング補正時
にドライバ１７、２０の出力をタイミング補正用コンパ
レータ２２に接続切替えを行う。タイミング補正用コン
パレータ２２は、入力したドライバ１７または２０の信
号を図示しない比較電圧と比較し、その比較結果を切替
回路２３を介しデジタルコンパレータ２４に出力する。
また、タイミング補正時にショートチップ１１は、被試
験ＬＳＩの代りにテスタに接続される。

【００３７】また、図において、Ａ点はショートチップ
１１上のショート点、Ｅ点はＩ／Ｏピンのドライバ１３
の入力、Ｂ点はそのドライバ１３の出力（コンパレータ
１４の入力）、Ｄ点はＩ／Ｏピンのコンパレータ１４と
ドライバ専用ピンのコンパレータ２２の出力を切替える
切替回路２３の出力、Ｃ点はデジタルコンパレータ２４
のストローブ信号、Ｆ点はデジタルコンパレータ２４の
出力、Ｇ点はドライバ専用ピンのドライバ１７の入力、
Ｈ点はそのドライバ１７の出力、Ｉ点はドライバ専用ピ
ンのドライバ２０の入力、Ｊ点はそのドライバ２０の出
力である。

【００３８】次に、タイミング補正を行う手順を説明す
る。

【００３９】始めに、I/Oピンの有するコンパレータ系
のタイミング補正を行う。

【００４０】図２(a)はコンパレータをタイミング補正
する場合のタイミングチャートを示す。

【００４１】まず、例えば、I/Oピン５のコンパレータ
１４のタイミング補正を行う場合は、ドライバ１３の出
力をローレベルに固定し、このI/Oピン５以外の全ての
ピンのドライバから信号を出力する。ドライバ専用ピン
６の有するドライバ１７、２０の出力波形は、Ｈ点・Ｊ
点に示されるが、実際にはドライバ１７、２０以外のド
ライバからも信号が出力されるため、各々のドライバ出
力間の位相差ｔを考慮して図中の波形H,Jのように示し
た。

【００４２】この各々のドライバ出力信号は各々のリレ
ー、各々の伝送線路を介し（このリレーと伝送線路を通
過する伝搬遅延時間をtd4，td5とする）、ショートチッ
プ１１のショート点Ａで合成されるが、前述の通り、ド
ライバ出力信号間には時間ｔの位相差があるので、ショ
ートチップ１１のショート点Ａでの波形Ａにおいて立上
り時間ｔｒが存在することとなる。なお、この立上り時
間ｔｒは位相差ｔと等しく、コンパレータ側タイミング
補正の時間基準信号として用いる。

【００４３】次に、このショートチップ１１上の基準波
形Ａは、伝送線路９ａ、リレー４ａを介し、タイミング
補正を行うピンのコンパレータ１４の入力Ｂ点に伝搬す
る。ここで基準波形がＢ点に入力されるまでの遅延時間
をtd3とする。

【００４４】次に、コンパレータ１４では、この信号の
例えば５０％点を比較レベルとし、比較レベルより高電
位はＨレベル、低電位はＬレベルと判定して出力する。
その出力信号は、切替回路２３を介し、デジタルコンパ
レータ２４の入力波形Ｄとなる。ここで、コンパレータ
Ｂ点から切替回路２３出力までの伝搬遅延時間をtd1と
する。

【００４５】次に、可変遅延回路１６の遅延量を可変し
て、デジタルコンパレータ２４の出力Ｆが例えばＬｏｗ
レベルからＨｉレベルに切り替るタイミングに調整す
る。すなわち、図２（ａ）の波形Ｃにおいて点線部分が
実線に変化したタイミングにデジタルコンパレータ２４
の出力Ｆを合わせ、そのときの遅延量を可変遅延回路１
６に設定する。これによりコンパレータ１４のタイミン
グ調整が終了する。

【００４６】そして、同様の処理を全てのＩ／Ｏピンの
コンパレータに対して行い、全コンパレータのタイミン
グ調整を行う。図においては、切替回路２３には、Ｉ/
Ｏピン５の有するコンパレータ１４の出力とドライバ専
用ピン６の有するコンパレータ２２の出力とが接続した
構成となっているが、ドライバ専用ピン６からの出力と
接続しない切替回路２３も存在する。これはドライバ専
用ピン６の数、ドライバ専用ピン６に含まれるドライバ
の数によって決まる。この場合であっても、前述同様の
処理によりコンパレータのタイミング調整を行うことが
できるのは言うまでもない。また、タイミング補正時以
外は、ドライバ１７または、ドライバ２０の出力にコン
パレータ２２が接続されたことにによる影響を防ぐた
め、切替回路２１は、例えばグランドに接続させる。

【００４７】次に、ドライバ専用ピン６の有するコンパ
レータ２２のタイミング補正を行う。これは、切替回路
２１を介してドライバ１７に接続した場合と、ドライバ
２０に接続した場合のそれぞれについて行う。なお、前
述のコンパレータ１４のタイミング補正において設定さ
れた可変遅延回路１６の遅延量は図示しない記憶手段に
記憶しておく。

【００４８】図８(a)にコンパレータ２２のタイミング
補正におけるタイミングチャートを示す。

【００４９】まず、例えば、ドライバ１７側をタイミン
グ補正するときは、切替回路２１をドライバ１７の出力
と接続させ、ドライバ１７の出力をローレベルに固定す
る。そして、この状態において前述のＩ／Ｏピンのタイ
ミング補正の場合と同様にこれ以外の全てのピンのドラ
イバから信号を出力し、ショートチップ１１のショート
点Ａで合成された基準波形を伝送線路９ｂ、リレー４
ｂ、切替回路２１を介し、コンパレータ２２に伝播させ
る。ここで、ショートチップ１１のショート点Ａからド
ライバ１７のＨ点までの伝播遅延時間をｔｄ４とする。

【００５０】次に、コンパレータ２２では、この信号の
例えば５０％点を比較レベルとし、比較レベルより高電
位はＨレベル、低電位はＬレベルと判定して出力する。
その出力信号は、切替回路２３を介し、デジタルコンパ
レータ２４の入力波形Ｄとなる。ここで、ドライバ１７
のＨ点から切替回路２３の出力までの伝搬遅延時間をtd
1とする。

【００５１】次に、可変遅延回路１６の遅延量を可変し
て、デジタルコンパレータ２４の出力Ｆが例えばＬｏｗ
レベルからＨｉレベルに切り替るタイミングに調整す
る。図8(a)の波形Ｃにおいて点線部分が実線に変化した
タイミングにデジタルコンパレータ２４の出力Ｆを合わ
せ、そのときの遅延量を可変遅延回路１６に設定する。
これによりドライバ１７と接続した場合のコンパレータ
２２のタイミング調整が終了する。このドライバ１７と
接続した場合に設定した可変遅延回路１６の遅延量は、
前述の図示しない記憶手段に記憶する。

【００５２】さらに同様の処理により、ドライバ２０と
接続した場合のコンパレータ２２のタイミング調整を行
う。この場合、切替回路２１はドライバ２０の出力と接
続させ、ドライバ２０の出力をローレベルに固定してタ
イミング補正を行えば良い。この場合も設定した可変遅
延回路１６の遅延量は、前述の図示しない記憶手段に記
憶する。

【００５３】以上の処理により、ドライバ専用ピン６の
有するコンパレータ２２のタイミング補正を終了する。

【００５４】次に、I/Oピン５及びドライバ専用ピン６
のドライバ側タイミング補正を行う。この場合、ショー
トチップ１１を外し、テスタ出力が開放端となるように
してタイミング補正を行う。図２（ｂ）は、ドライバ側
タイミング補正のタイミングチャートである。

【００５５】まず、ショートチップ１１をテスタから外
し、各ドライバから信号を出力し、開放端で全反射した
波形を各コンパレータで取り込む。なお、テスタ１０側
のドライバは、伝送線路とインピーダンス整合が取れて
いるため、反射波は、テスタ側に到達した時点で終了す
る。

【００５６】次に、各可変遅延回路の遅延量を増減し、
コンパレータ側タイミング信号を基準とし、反射波の変
化点を求める。

【００５７】例えば、可変遅延回路１５の遅延量を減少
させる場合、図２（ｂ）における波形Ｅの点線で示すタ
イミング関係から実線で示すように変化させ、コンパレ
ータ１４の出力Ｄが反転（ＬからＨに変化）するタイミ
ングを検出する。検出した変化点が、コンパレータ側タ
イミングにドライバ側タイミングが合致したタイミング
であり、このときの可変遅延回路１５の遅延量がドライ
バ側タイミングの補正値となる。この場合、可変遅延回
路１６にはコンパレータ１４のタイミング補正を行った
ときの遅延量が図示しない記憶手段から呼び出され設定
されている。なお、ドライバ１３の出力点Ｂからデジタ
ルコンパレータの入力点Ｄまでの伝搬遅延時間は、リレ
ー４ａと伝送線路９ａの開放端までの遅延時間ｔｄ３の
往復分と、コンパレータ１３、切替回路２３を通過する
伝搬遅延時間ｔｄ１の合計となる。

【００５８】次に、ドライバ専用ピン６の有するドライ
バのタイミング補正を行う。この場合はドライバ専用ピ
ンの切替回路２１をドライバ１７もしくはドライバ２０
に接続して前述と同様の処理を行う。なお、このときも
可変遅延回路１６にはコンパレータ２２のタイミング補
正を行ったときの遅延量が図示しない記憶手段から呼び
出され設定されている。すなわち、ドライバ１７のタイ
ミング補正を行う場合は、コンパレータ２２がドライバ
１７と接続したときに設定した遅延量が設定され、ドラ
イバ２０のタイミング補正を行う場合は、コンパレータ
２２がドライバ２０と接続したときに設定した遅延量が
設定される。また、実施例では、I/Oピン５の有するド
ライバからタイミング補正を行ったが、ドライバ専用ピ
ン６の有するドライバから先にタイミング補正を行って
も良い。なお、ここで、ドライバ１７の出力点Ｈからデ
ジタルコンパレータの入力点Ｄまでの伝搬遅延時間は、
リレー４ｂと伝送線路９ｂの開放端までの遅延時間ｔｄ
４の往復分と、切替回路２１、コンパレータ２２、切替
回路２３を通過する伝搬遅延時間ｔｄ２の合計となる。
図8(b)はそのタイミングチャートである。

【００５９】以上の処理は、各々のデジタルコンパレー
タ毎に（接続されたI/Oピンと二つのドライバ専用ピン
を順次切り替えて行う）同時に行うことがでる。

【００６０】以上の動作を繰り返し行うことで、各ピン
のドライバ波形の出力タイミングが合うので、ショート
チップ１１上の基準波形の立ち上がりも急峻となり、精
度も向上する。実際には、これらの動作を繰り返し行
い、各遅延回路の設定データが前回実施のデータと比
べ、許容範囲より小さくなったところで、タイミング補
正を終了するのが好ましい。

【００６１】ところで、タイミング補正を終了した後に
リレー４ａ、４ｂ，４ｃなどのドライバ出力に接続され
たすべてのリレーをオープン状態にして、再度ドライバ
出力を各々のコンパレータで取り込むと、図２(c)、図8
(c)のようなタイミングチャートが得られる。

【００６２】例えば、ドライバ１３の出力は、リレー４
ａがドライバ１３出力の直近に接続されているため、Ｂ
点で直ちにドライバ１３の出力波形の全振幅が得られ、
その出力波形がコンパレータ１４，切替回路２３を介し
てデジタルコンパレータ２４に取り込まれる。このとき
のデジタルコンパレータ２４で取り込まれたタイミング
と図２（ｂ）に示すタイミングとの差は、リレー４ａと
伝送線路９ａの伝搬遅延時間ｔｄ３の２倍となり、また
図２（ａ）に示すタイミングはｔｄ３とｔｄ１の合計値
であることから、これらの値からtd1〜td5の各遅延時間
を算出するこも可能となる。

【００６３】さて、これまで説明してきたタイミングチ
ャートでは、ショートチップ１１を切り離して行った
が、補正対象となるドライバ以外の出力をＬレベルにし
て出力すれば、ショートチップ１１をテスタに接続した
ままでも行うことができる。

【００６４】図３にショートチップ１１を接続したまま
行うＴＤＲ反射のタイミングチャートを示す。なお、補
正対象となるドライバ以外の出力をＬレベルにして出力
する点以外は、図２や図８と同様の処理によりタイミン
グ補正を行う。

【００６５】図３において、例えば、Ｉ／Ｏピン５の有
するドライバ１３のタイミング補正を行う場合は、ドラ
イバ１３から波形を出力し、それ以外のすべてのドライ
バ出力をＬレベル（例えば０Ｖ）にする。ドライバ１３
から出力した波形は、ショートチップ１１上Ａ点で短絡
となるので、その全反射した波形をコンパレータ１４で
取り込むことができる。この反射波は、テスタ側でイン
ピーダンス整合されているため、テスタ側に到達した時
点で終了する。

【００６６】これによって、前述のタイミング補正と同
様に可変遅延回路１５の遅延量を増減し、コンパレータ
側タイミング信号を基準として反射波の変化点を求めて
タイミング補正を行うことができる。これを順次ドライ
バ及びコンパレータを切り替えて行うことで、伝送線路
を含めたタイミング補正を完了することができる。

【００６７】図４に、他のドライバ専用ピンの構成を示
す。いずれもドライバを２個有するデュアルドライバの
構成図であり、図１に示すアドレス専用ピンと相当部分
は同一符号とした。

【００６８】図４（ａ）に示すデュアルドライバは、切
替信号ＳＥＬに従いドライバ出力を選択し、コンパレー
タ２２に入力することが可能な構成であり、切替回路２
１に対する切替信号ＳＥＬが必要に応じて入力される構
成となっている。例えば、切替信号ＳＥＬとして、Ｌレ
ベルの信号が入力されると、切替回路２１はドライバ１
７の出力ＯＵＴ１と接続するように構成されている。

【００６９】図４（ｂ）は、切替信号ＳＥＬの他に、コ
ンパレータイネーブル信号ENを入力し、タイミング補正
時以外は、コンパレータ２２の入力を例えばＧＮＤレベ
ルとし、ドライバ１７、２０の出力をコンパレータ２２
から切り離すことが可能である。これにより、ドライバ
１７、２０の出力時の影響を軽減することが可能な構成
であり、切替回路２１に対して論理回路２５からの信号
が入力される構成となっている。この論理回路２５は、
切替信号ＳＥＬとコンパレータイネーブル信号ENの組み
合わせにより切替回路２１を制御するように構成されて
いる。例えば、切替信号ＳＥＬがＬレベル、コンパレー
タイネーブル信号ENにＬレベルの信号が入力されると、
切替回路２１はドライバ１７の出力ＯＵＴ１と接続する
ように構成されている。

【００７０】図４（ｃ）は、さらに、タイミング補正時
以外は、コンパレータ２２、切替回路２１を待機モード
とし消費電力を低減することが可能な構成であり、図４
（ｂ）に示す構成にさらにコンパレータイネーブル信号
ENをコンパレータ２２と切替回路２１とに出力し、その
信号に基づいて動作モードと待機モードとを切り替える
ように構成したものである。例えば、切替信号ＳＥＬに
Ｌレベル、コンパレータイネーブル信号ENにＬレベルの
信号が入力されると、コンパレータ２２と切替回路２１
とは動作モードに切り替わるとともに、切替回路２１は
ドライバ１７の出力ＯＵＴ１と接続するように構成され
ている。一方、例えば、切替信号ＳＥＬにＨｉレベル、
コンパレータイネーブル信号ENにＨｉレベルの信号が入
力されると、コンパレータ２２と切替回路２１とは待機
モードに切り替わるとともに、切替回路２１はグランド
と接続するように構成されている。テスタのピン数は益
々増加しており、待機モードと動作モードを切り替える
ことの効果（消費電力低減）は大きい。なお、その他の
消費電力を低減する方法としては、専用バイアス回路の
バイアス電圧を変化させる方法などがある。例えば、通
常のバイアス電圧は、バイアス回路により、ＶＥＥ電源
にバンドギャップ電圧１．２Vを加算した電圧を発生
し、各回路の定電流源トランジスタのベースに印可する
が、待機モードとする回路には、このバイアス電圧を強
制的にＶＥＥ電源と同電位にする機能を設けた専用のバ
イアス回路により、回路を使用しない待機時に回路の定
電流源電流をゼロにすることで実現できる。

【００７１】以上のドライバ専用ピンに含まれるドライ
バの数は２個であるが、例えばドライバ４つに１つのコ
ンパレータを備えるクワッドドライバなどであっても前
述の方式を適用できることは言うまでもない。また、ド
ライバ専用ピンにおいては、ドライバ数とタイミング補
正のコンパレータ数に制限はないが、タイミング補正用
のコンパレータ２２に接続するドライバの数を増やすほ
ど低消費電力化の効果は高い。また、上記デュアルドラ
イバ、クワッドドライバなどは、ＩＣに集積化すること
が実装面積、コンパレータの経路差が少ないなどの点で
望ましい。

【００７２】以上述べたように、本発明によるタイミン
グ補正のためのコンパレータをドライバ専用ピンに備え
ることで、１種類の専用ショートＩＣにより、I/Oピン
とドライバ専用ピンのタイミング補正が可能となる。ま
た、専用ショートＩＣをハンドラ装置に内蔵すれば、タ
イミング補正が必要ときの交換も容易となり、高精度の
タイミング補正が短時間に行える効果がある。例えば、
ハンドラ内部に、順送りに装填される試験ＬＳＩの物流
経路とは別に、専用ショートＩＣを常時保持する専用機
構と、スペースを備え、タイミング補正時に自動に、保
管しておいたショートＩＣ群を試験ＬＳＩに替えてソケ
ットに装着し、タイミング補正の終了後に、再び専用ス
ペースに格納する手段を設けることで実現できる。ま
た、試験ＬＳＩの品種が別となった場合には、専用スペ
ースに保管されたショートＩＣ群を適宜交換する。

【００７３】

【発明の効果】本発明によれば、信号ピンが一点で接続
された専用ショートＩＣ１種類のみでタイミング補正が
行える半導体試験装置を提供することができる。

【図面の簡単な説明】

【図１】本発明のタイミング補正のためのコンパレータ
を備えたテスタの一実施形態を示す図である。

【図２】ショートチップによるタイミング補正の動作を
示すタイミングチャート図である。

【図３】ショートチップによる別なタイミング補正の動
作を示すタイミングチャート図である。

【図４】本発明のタイミング補正のためのコンパレータ
を備えたデュアルドライバの具体的な実施形態を示す図
である。

【図５】従来の複数のショートチップによるタイミング
補正の実施例におけるテスタの構成図である。

【図６】従来の複数のショートチップによるタイミング
補正の実施例におけるテスタの構成図である。

【図７】従来の複数のショートチップによるタイミング
補正の動作を示すタイミングチャート図である。

【図８】ショートチップによるタイミング補正の動作を
示すタイミングチャート図である。

【符号の説明】

１０テスタ１１ショートチップ１２タイミング発生器１３Ｉ／Ｏピンのドライバ１４Ｉ／Ｏピンのコンパレータ１５、１６可変遅延回路１７、２０ドライバ専用ピンのドライバ１８、１９可変遅延回路２１ドライバ出力選択回路２２タイミング補正用コンパレータ２３コンパレータ出力選択回路２４デジタルコンパレータ９ａ〜９ｂ伝送線路４ａ〜４ｂリレー５Ｉ／Ｏピン（双方向ピン）６ドライバ専用ピン（デュアルドライバ）

フロントページの続き (72)発明者林良彦神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所生産技術研究所内 (72)発明者村田和彦東京都渋谷区東３丁目16番３号日立電子エンジニアリング株式会社内Ｆターム(参考） 2G032 AA00 AD06 AE06 AE07 AE08 AG07 AH07 AJ05 AL00

Claims

【特許請求の範囲】

【請求項１】ドライバ回路とコンパレータ回路とを有す
るI/Oピンと、ドライバ回路を有するドライバ専用ピン
とを有する半導体試験装置において、該ドライバ専用ピ
ンのドライバ回路の出力に接続されたタイミング補正の
ためのコンパレータ回路を備えたことを特徴とする半導
体試験装置。
【請求項２】前記ドライバ専用ピンの有する複数個のド
ライバ回路を順に前記コンパレータ回路に接続する機能
を有した請求項１記載の半導体試験装置。
【請求項３】被試験ＩＣを検査する場合に、前記タイミ
ング補正のためのコンパレータ回路を前記ドライバ専用
ピンの有するドライバ回路から切り離す機能を有するこ
とを特徴とする請求項１または2記載の半導体試験装
置。
【請求項４】被試験ＩＣを検査する場合に、前記タイミ
ング補正のためのコンパレータ回路を待機状態にする機
能を有することを特徴とする請求項１または２記載の半
導体試験装置。