JP2000009804A - 半導体デバイス試験装置および信号出力装置 - Google Patents
半導体デバイス試験装置および信号出力装置Info
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
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- G01R31/31924—Voltage or current aspects, e.g. driver, receiver
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Abstract
(57)【要約】
【課題】 差動信号又は２つの独立した信号を選択的に
出力することができる信号出力回路を提供する。 【解決手段】 フォーマッタ要素２０ａ及び２０ｂが、
独立して入力信号２２ａ及び２２ｂをそれぞれドライバ
９２及び９４に出力する。ドライバ９２に入力された入
力信号２２ａは、時間遅延回路９６と選択回路９８の入
力"ポート０"に伝送される。ドライバ９４に入力された
入力信号２２ｂは、選択回路９８の入力"ポート１"に伝
送される。選択回路９８は、入力信号２２ａを反転した
反転信号と、入力信号２２ｂのいずれを出力するかを選
択する。時間遅延回路９６が、入力信号２２ｂ又は２２
ａが選択回路９８を通過する時間に実質的に等しい時間
だけ、時間遅延回路９６に入力された入力信号２２ａの
伝送を遅延させる。選択回路９８が入力信号２２ｂを選
択する場合、信号出力回路１２０は、２つの独立した信
号を出力する。選択回路９８が入力信号２２ａの反転信
号を選択する場合、信号出力回路１２０は差動信号を出
力する。
出力することができる信号出力回路を提供する。 【解決手段】 フォーマッタ要素２０ａ及び２０ｂが、
独立して入力信号２２ａ及び２２ｂをそれぞれドライバ
９２及び９４に出力する。ドライバ９２に入力された入
力信号２２ａは、時間遅延回路９６と選択回路９８の入
力"ポート０"に伝送される。ドライバ９４に入力された
入力信号２２ｂは、選択回路９８の入力"ポート１"に伝
送される。選択回路９８は、入力信号２２ａを反転した
反転信号と、入力信号２２ｂのいずれを出力するかを選
択する。時間遅延回路９６が、入力信号２２ｂ又は２２
ａが選択回路９８を通過する時間に実質的に等しい時間
だけ、時間遅延回路９６に入力された入力信号２２ａの
伝送を遅延させる。選択回路９８が入力信号２２ｂを選
択する場合、信号出力回路１２０は、２つの独立した信
号を出力する。選択回路９８が入力信号２２ａの反転信
号を選択する場合、信号出力回路１２０は差動信号を出
力する。
Description
【０００１】
【発明の属する技術分野】本発明は、差動信号を出力す
ることができる信号出力装置に関し、特に、半導体デバ
イス試験装置において被試験半導体デバイスに差動信号
を出力する信号出力装置に関する。
ることができる信号出力装置に関し、特に、半導体デバ
イス試験装置において被試験半導体デバイスに差動信号
を出力する信号出力装置に関する。
【０００２】
【従来の技術】図１は、半導体デバイス試験装置におい
て、２つの信号出力部を用いて、半導体デバイスに差動
信号を生成する従来の構成を示す。半導体デバイス試験
装置が、フォーマッタ２０と差動出力回路３０を備え
る。フォーマッタ２０は、複数のフォーマッタ要素を有
し、差動出力回路３０は、複数の差動出力回路要素を有
する。フォーマッタ要素２０ａ及び差動出力回路要素３
４ａが、第１の信号出力部を構成する。差動出力回路要
素３４ａは、ピンドライバ８０ａ、スイッチ８２ａ及び
８４ａを有する。フォーマッタ要素２０ｂ及び差動出力
回路要素３４ｂが、第２の信号出力部を構成する。差動
出力回路要素３４ｂは、ピンドライバ８０ｂ、スイッチ
８２ｂ及び８４ｂを有する。図示されるとおり、第１の
信号出力部と第２の信号出力部は、同一の構成を有す
る。
て、２つの信号出力部を用いて、半導体デバイスに差動
信号を生成する従来の構成を示す。半導体デバイス試験
装置が、フォーマッタ２０と差動出力回路３０を備え
る。フォーマッタ２０は、複数のフォーマッタ要素を有
し、差動出力回路３０は、複数の差動出力回路要素を有
する。フォーマッタ要素２０ａ及び差動出力回路要素３
４ａが、第１の信号出力部を構成する。差動出力回路要
素３４ａは、ピンドライバ８０ａ、スイッチ８２ａ及び
８４ａを有する。フォーマッタ要素２０ｂ及び差動出力
回路要素３４ｂが、第２の信号出力部を構成する。差動
出力回路要素３４ｂは、ピンドライバ８０ｂ、スイッチ
８２ｂ及び８４ｂを有する。図示されるとおり、第１の
信号出力部と第２の信号出力部は、同一の構成を有す
る。
【０００３】半導体デバイス試験装置は、物理的には、
被試験半導体デバイスに入力する半導体デバイス入力信
号を生成する試験装置本体と、被試験半導体デバイスを
ロードして試験するテストヘッドとに分かれている。図
１に示される従来の差動信号を生成する構成において、
フォーマッタ２０は、試験装置本体に含まれ、差動出力
回路３０は、テストヘッドに含まれる。ケーブル６０ａ
及び６０ｂは、試験装置本体とテストヘッドの間を接続
する。
被試験半導体デバイスに入力する半導体デバイス入力信
号を生成する試験装置本体と、被試験半導体デバイスを
ロードして試験するテストヘッドとに分かれている。図
１に示される従来の差動信号を生成する構成において、
フォーマッタ２０は、試験装置本体に含まれ、差動出力
回路３０は、テストヘッドに含まれる。ケーブル６０ａ
及び６０ｂは、試験装置本体とテストヘッドの間を接続
する。
【０００４】フォーマッタ要素２０ａ及び２０ｂは、試
験装置本体で生成された半導体デバイス入力信号１２ａ
及び１２ｂを被試験半導体デバイスに入力するために、
その信号波形を整形する。信号波形を整形された半導体
デバイス入力信号２２ａ及び２２ｂが、差動でピンドラ
イバ８０ａ及び８０ｂのそれぞれに入力される。ピンド
ライバ８０ａが第１信号３２ａを出力し、ピンドライバ
８０ｂが第２信号３２ｂを出力する。第2信号３２ｂ
は、第1信号３２ａを反転したパターンを有する。
験装置本体で生成された半導体デバイス入力信号１２ａ
及び１２ｂを被試験半導体デバイスに入力するために、
その信号波形を整形する。信号波形を整形された半導体
デバイス入力信号２２ａ及び２２ｂが、差動でピンドラ
イバ８０ａ及び８０ｂのそれぞれに入力される。ピンド
ライバ８０ａが第１信号３２ａを出力し、ピンドライバ
８０ｂが第２信号３２ｂを出力する。第2信号３２ｂ
は、第1信号３２ａを反転したパターンを有する。
【０００５】スイッチ８２ａ及び８４ａは、選択的に開
閉され、同様に、スイッチ８２ｂ及び８４ｂが、選択的
に開閉される。スイッチ８２ａ及びスイッチ８２ｂが閉
じていると、第１信号３２ａ及び第２信号３２ｂのそれ
ぞれが、被試験半導体デバイスに伝送される。スイッチ
８４ａ及び８４ｂが閉じていると、アース電位が、被試
験半導体デバイスに供給される。
閉され、同様に、スイッチ８２ｂ及び８４ｂが、選択的
に開閉される。スイッチ８２ａ及びスイッチ８２ｂが閉
じていると、第１信号３２ａ及び第２信号３２ｂのそれ
ぞれが、被試験半導体デバイスに伝送される。スイッチ
８４ａ及び８４ｂが閉じていると、アース電位が、被試
験半導体デバイスに供給される。
【０００６】従来の半導体デバイス試験装置において
は、差動信号入力ピン・セットを有する半導体デバイス
を試験する場合に、独立した２つの第１信号３２ａ及び
第２信号３２ｂを用いて、差動信号が生成されていた。
は、差動信号入力ピン・セットを有する半導体デバイス
を試験する場合に、独立した２つの第１信号３２ａ及び
第２信号３２ｂを用いて、差動信号が生成されていた。
【０００７】
【発明が解決しようとする課題】図１に示される従来の
構成を用いて差動信号を生成すると、差動信号間のスキ
ューが大きくなる。すなわち、第１信号出力部と第２信
号出力部は、互いに独立して第１信号３２ａ及び第２信
号３２ｂを出力するため、出力される第１信号３２ａと
第２信号３２ｂからなる差動信号のスキューには、フォ
ーマッタ２０ａ及び２０ｂが生成する信号のスキュー
と、ピンドライバ８０ａ及び８０ｂが生成する信号のス
キューが少なくとも含まれる。
構成を用いて差動信号を生成すると、差動信号間のスキ
ューが大きくなる。すなわち、第１信号出力部と第２信
号出力部は、互いに独立して第１信号３２ａ及び第２信
号３２ｂを出力するため、出力される第１信号３２ａと
第２信号３２ｂからなる差動信号のスキューには、フォ
ーマッタ２０ａ及び２０ｂが生成する信号のスキュー
と、ピンドライバ８０ａ及び８０ｂが生成する信号のス
キューが少なくとも含まれる。
【０００８】この差動信号間のスキューは、試験中の半
導体デバイスを誤動作させる。被試験半導体デバイスに
入力される差動信号間のスキューは、厳密に取り除かな
ければならず、又は可能な限り小さくされなければなら
ない。
導体デバイスを誤動作させる。被試験半導体デバイスに
入力される差動信号間のスキューは、厳密に取り除かな
ければならず、又は可能な限り小さくされなければなら
ない。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、差動信号が入力される差動信号入力ピン
・セットを有する半導体デバイスを試験する、半導体デ
バイス試験装置であって、前記半導体デバイスを試験す
るための半導体デバイス入力信号を生成するパターン発
生器と、前記半導体デバイス入力信号が入力されて、前
記半導体デバイスの前記差動信号入力ピン・セットに前
記半導体デバイス入力信号を差動信号として２本の伝送
線に分けて出力する差動信号分離ドライバと、前記半導
体デバイスを差込み、前記差動信号分離ドライバから出
力された前記差動信号を前記半導体デバイスに与える半
導体デバイス差込み部と、前記半導体デバイス差込み部
によって前記半導体デバイスに与えられた前記差動信号
に基づいて生成される出力信号を検出する検出部とを備
える半導体デバイス試験装置を提供する。
に、本発明は、差動信号が入力される差動信号入力ピン
・セットを有する半導体デバイスを試験する、半導体デ
バイス試験装置であって、前記半導体デバイスを試験す
るための半導体デバイス入力信号を生成するパターン発
生器と、前記半導体デバイス入力信号が入力されて、前
記半導体デバイスの前記差動信号入力ピン・セットに前
記半導体デバイス入力信号を差動信号として２本の伝送
線に分けて出力する差動信号分離ドライバと、前記半導
体デバイスを差込み、前記差動信号分離ドライバから出
力された前記差動信号を前記半導体デバイスに与える半
導体デバイス差込み部と、前記半導体デバイス差込み部
によって前記半導体デバイスに与えられた前記差動信号
に基づいて生成される出力信号を検出する検出部とを備
える半導体デバイス試験装置を提供する。
【００１０】本発明の一つの態様においては、前記差動
信号分離ドライバが、前記半導体デバイスの前記差動信
号入力ピン・セットの各々に対して一つづつ設けられて
もよい。
信号分離ドライバが、前記半導体デバイスの前記差動信
号入力ピン・セットの各々に対して一つづつ設けられて
もよい。
【００１１】本発明の別の態様においては、半導体デバ
イス試験装置が、前記パターン発生器により生成された
前記半導体デバイス入力信号の波形を整形するフォーマ
ッタを更に備えることができる。
イス試験装置が、前記パターン発生器により生成された
前記半導体デバイス入力信号の波形を整形するフォーマ
ッタを更に備えることができる。
【００１２】本発明の更に別の態様においては、前記差
動信号分離ドライバに入力される前記半導体デバイス入
力信号が、差動信号であってもよい。
動信号分離ドライバに入力される前記半導体デバイス入
力信号が、差動信号であってもよい。
【００１３】また、本発明は、第１信号と、第２信号を
受け取り、前記第１信号を反転した反転第１信号及び前
記第２信号のいずれを出力するかを選択する選択回路
と、前記第１信号を出力する第１ドライバと、前記選択
回路で選択された前記反転第１信号又は前記第２信号を
出力する第２ドライバとを備える信号出力装置を提供す
る。
受け取り、前記第１信号を反転した反転第１信号及び前
記第２信号のいずれを出力するかを選択する選択回路
と、前記第１信号を出力する第１ドライバと、前記選択
回路で選択された前記反転第１信号又は前記第２信号を
出力する第２ドライバとを備える信号出力装置を提供す
る。
【００１４】本発明の一つの態様において、信号出力装
置が、前記第１信号を発生する第１フォーマッタと、前
記第２信号を発生する第２フォーマッタとを更に備えて
もよい。
置が、前記第１信号を発生する第１フォーマッタと、前
記第２信号を発生する第２フォーマッタとを更に備えて
もよい。
【００１５】本発明の別の態様において、信号出力装置
が、前記第１信号を遅延させる時間遅延回路を更に備え
てもよい。
が、前記第１信号を遅延させる時間遅延回路を更に備え
てもよい。
【００１６】本発明の更に別の態様において、前記時間
遅延回路が、前記選択回路における前記反転第１信号及
び前記第２信号の通過時間と実質的に等しい時間だけ、
前記第１信号の伝送を遅延させることができる。
遅延回路が、前記選択回路における前記反転第１信号及
び前記第２信号の通過時間と実質的に等しい時間だけ、
前記第１信号の伝送を遅延させることができる。
【００１７】本発明の更に別の態様において、前記第１
フォーマッタ及び前記第２フォーマッタは、前記第１信
号及び前記第２信号の波形を、それぞれ整形して発生さ
せることができる。
フォーマッタ及び前記第２フォーマッタは、前記第１信
号及び前記第２信号の波形を、それぞれ整形して発生さ
せることができる。
【００１８】更に、本発明は、半導体デバイスを試験す
るための半導体デバイス入力信号を生成するパターン発
生器と、前記パターン発生器によって生成された前記半
導体デバイス入力信号を前記半導体デバイスに出力する
信号出力回路と、前記半導体デバイスを差込み、前記信
号出力回路から出力された前記半導体デバイス入力信号
を前記半導体デバイスに与える半導体デバイス差込み部
と、前記半導体デバイス差込み部によって前記半導体デ
バイスに与えられた前記差動信号に基づいて生成される
出力信号を検出する検出部とを備える半導体デバイスの
良否を試験する半導体デバイス試験装置を提供する。こ
の半導体デバイス試験装置において、前記信号出力回路
が、第１信号と第２信号を受け取り、前記第１信号を反
転した反転第１信号及び前記第２信号のいずれを出力す
るかを選択する選択回路と、前記第１信号を出力する第
１ドライバと、前記選択回路で選択された前記反転第１
信号又は前記第２信号を出力する第２ドライバとを有す
る。
るための半導体デバイス入力信号を生成するパターン発
生器と、前記パターン発生器によって生成された前記半
導体デバイス入力信号を前記半導体デバイスに出力する
信号出力回路と、前記半導体デバイスを差込み、前記信
号出力回路から出力された前記半導体デバイス入力信号
を前記半導体デバイスに与える半導体デバイス差込み部
と、前記半導体デバイス差込み部によって前記半導体デ
バイスに与えられた前記差動信号に基づいて生成される
出力信号を検出する検出部とを備える半導体デバイスの
良否を試験する半導体デバイス試験装置を提供する。こ
の半導体デバイス試験装置において、前記信号出力回路
が、第１信号と第２信号を受け取り、前記第１信号を反
転した反転第１信号及び前記第２信号のいずれを出力す
るかを選択する選択回路と、前記第１信号を出力する第
１ドライバと、前記選択回路で選択された前記反転第１
信号又は前記第２信号を出力する第２ドライバとを有す
る。
【００１９】本発明の一つの態様において、前記信号出
力回路が、前記第１信号を発生する第１フォーマッタ
と、前記第２信号を発生する第２フォーマッタとを更に
有してもよい。
力回路が、前記第１信号を発生する第１フォーマッタ
と、前記第２信号を発生する第２フォーマッタとを更に
有してもよい。
【００２０】本発明の別の態様において、前記信号出力
回路が、前記第１信号を遅延させる時間遅延回路を更に
有してもよい。
回路が、前記第１信号を遅延させる時間遅延回路を更に
有してもよい。
【００２１】本発明の更に別の態様において、前記時間
遅延回路が、前記選択回路における前記反転第１信号及
び前記第２信号の通過時間と実質的に等しい時間だけ、
前記第１信号の伝送を遅延させることができる。
遅延回路が、前記選択回路における前記反転第１信号及
び前記第２信号の通過時間と実質的に等しい時間だけ、
前記第１信号の伝送を遅延させることができる。
【００２２】本発明の更に別の態様において、前記第１
フォーマッタ及び前記第２フォーマッタが、前記第１信
号及び前記第２信号の波形を、それぞれ整形して発生さ
せることができる。
フォーマッタ及び前記第２フォーマッタが、前記第１信
号及び前記第２信号の波形を、それぞれ整形して発生さ
せることができる。
【００２３】
【発明の実施の形態】アナログＩＣは、テレビ、ラジ
オ、オーディオ装置などで、アナログ信号の増幅、検
波、変調、発振などに広く使われている。アナログＩＣ
は、アナログ信号の処理を行うため、厳格に電圧制御さ
れることが必要である。そのため、２つの入力信号の差
を用いて動作する差動式アナログＩＣが、用いられるこ
とが多い。また、ディジタルＩＣにおいても、動作を高
速化する要求に伴い、差動入力を用いるものがある。
オ、オーディオ装置などで、アナログ信号の増幅、検
波、変調、発振などに広く使われている。アナログＩＣ
は、アナログ信号の処理を行うため、厳格に電圧制御さ
れることが必要である。そのため、２つの入力信号の差
を用いて動作する差動式アナログＩＣが、用いられるこ
とが多い。また、ディジタルＩＣにおいても、動作を高
速化する要求に伴い、差動入力を用いるものがある。
【００２４】図２は、本発明の第１の実施の形態であ
る、半導体デバイス４２を試験する半導体デバイス試験
装置を示す。この半導体試験装置は、パターン発生器１
０、信号出力回路１２０、半導体デバイス差込部４０及
び検出部５０を有する。信号出力回路１２０が、フォー
マッタ２０及び差動出力回路３０を有する。半導体デバ
イス試験装置は、半導体デバイス４２に供給する半導体
デバイス入力信号を生成するための試験装置本体と、半
導体デバイス４２をロードするテストヘッドとを有す
る。この実施の形態においては、パターン発生器１０及
びフォーマッタ２０が、試験装置本体に含まれ、差動出
力回路３０、半導体デバイス差込部４０及び検出部５０
が、テストヘッドに含まれる。試験装置本体とテストヘ
ッドは別ユニットであり、ケーブル６０で接続されてい
る。フォーマッタ２０が試験装置本体に含まれている
が、別の実施の形態においては、フォーマッタ２０が、
テストヘッドに含まれてもよい。
る、半導体デバイス４２を試験する半導体デバイス試験
装置を示す。この半導体試験装置は、パターン発生器１
０、信号出力回路１２０、半導体デバイス差込部４０及
び検出部５０を有する。信号出力回路１２０が、フォー
マッタ２０及び差動出力回路３０を有する。半導体デバ
イス試験装置は、半導体デバイス４２に供給する半導体
デバイス入力信号を生成するための試験装置本体と、半
導体デバイス４２をロードするテストヘッドとを有す
る。この実施の形態においては、パターン発生器１０及
びフォーマッタ２０が、試験装置本体に含まれ、差動出
力回路３０、半導体デバイス差込部４０及び検出部５０
が、テストヘッドに含まれる。試験装置本体とテストヘ
ッドは別ユニットであり、ケーブル６０で接続されてい
る。フォーマッタ２０が試験装置本体に含まれている
が、別の実施の形態においては、フォーマッタ２０が、
テストヘッドに含まれてもよい。
【００２５】パターン発生器１０は、半導体デバイス４
２を試験するための半導体デバイス入力信号１２を生成
する。半導体デバイス入力信号１２は、フォーマッタ２
０に入力され、半導体デバイス４２の特性に応じて、波
形を整形される。波形を整形された半導体デバイス入力
信号２２は、ケーブル６０を通って、差動出力回路３０
に入力される。このケーブル６０は、数メートルにも及
ぶ。差動出力回路３０は、入力された半導体デバイス入
力信号２２を差動信号３２として半導体デバイス差込部
４０に出力する。半導体デバイス４２は、半導体デバイ
ス差込部４０に差し込まれ、半導体デバイス差込部４０
を介して、差動信号３２を入力信号として受け取る。半
導体デバイス４２は、入力された差動信号３２に基づい
て、半導体デバイス差込部４０を介して、検出部５０に
出力信号４４を出力する。検出部５０は、出力信号４４
を受け取って、半導体デバイス４２の良否を判定する。
２を試験するための半導体デバイス入力信号１２を生成
する。半導体デバイス入力信号１２は、フォーマッタ２
０に入力され、半導体デバイス４２の特性に応じて、波
形を整形される。波形を整形された半導体デバイス入力
信号２２は、ケーブル６０を通って、差動出力回路３０
に入力される。このケーブル６０は、数メートルにも及
ぶ。差動出力回路３０は、入力された半導体デバイス入
力信号２２を差動信号３２として半導体デバイス差込部
４０に出力する。半導体デバイス４２は、半導体デバイ
ス差込部４０に差し込まれ、半導体デバイス差込部４０
を介して、差動信号３２を入力信号として受け取る。半
導体デバイス４２は、入力された差動信号３２に基づい
て、半導体デバイス差込部４０を介して、検出部５０に
出力信号４４を出力する。検出部５０は、出力信号４４
を受け取って、半導体デバイス４２の良否を判定する。
【００２６】半導体デバイス試験装置を構成する電気的
素子は、回路動作の安定を図るために、差動信号で動作
する。そのために、実際の半導体デバイス試験装置にお
いては、ほとんどの信号の伝送が差動で行われている。
従って、図２において伝送される信号は、実際には二本
の伝送線で差動信号として伝送されていることが多い。
素子は、回路動作の安定を図るために、差動信号で動作
する。そのために、実際の半導体デバイス試験装置にお
いては、ほとんどの信号の伝送が差動で行われている。
従って、図２において伝送される信号は、実際には二本
の伝送線で差動信号として伝送されていることが多い。
【００２７】図３は、図２に示された本発明の第１の実
施の形態における、信号出力回路１２０の詳細な構成を
示す。第１の実施の形態において、フォーマッタ２０
が、フォーマッタ要素２０ａを有し、差動出力回路３０
が、差動出力回路要素３６ａを有する。この信号出力回
路１２０は、図１に示された従来の構成と異なり、１つ
のフォーマッタ要素２０ａを用いて差動信号を出力する
ことができる。図３においては、１つのフォーマッタ要
素２０ａ及び１つの差動出力回路要素３６ａしか示され
ていないが、フォーマッタ２０は複数のフォーマッタ要
素を有してもよく、また、差動出力回路３０が複数の差
動出力回路要素を有してもよい。差動出力回路要素３６
ａが、差動信号分離ドライバ８６、スイッチ８８ａ、９
０ａ、８８ｂ及び９０ｂを有する。スイッチ８８ａは、
差動信号分離ドライバ８６の一方の出力に接続し、スイ
ッチ８８ｂは、差動信号分離ドライバ８６の他方の出力
に接続する。スイッチ９０ａ及び９０ｂは、アースに接
地される。フォーマッタ要素２０ａと差動出力回路要素
３６ａは、ケーブル６０ａで接続されている。半導体デ
バイス４２が複数の差動信号入力ピン・セットを有する
場合に、このフォーマッタ要素２０ａ及び差動出力回路
要素３６ａは、差動信号入力ピン・セットの各々に対し
て設けられる。本明細書において、差動信号入力ピン・
セットとは、差動入力を受ける２本の差動信号入力ピン
を意味する。
施の形態における、信号出力回路１２０の詳細な構成を
示す。第１の実施の形態において、フォーマッタ２０
が、フォーマッタ要素２０ａを有し、差動出力回路３０
が、差動出力回路要素３６ａを有する。この信号出力回
路１２０は、図１に示された従来の構成と異なり、１つ
のフォーマッタ要素２０ａを用いて差動信号を出力する
ことができる。図３においては、１つのフォーマッタ要
素２０ａ及び１つの差動出力回路要素３６ａしか示され
ていないが、フォーマッタ２０は複数のフォーマッタ要
素を有してもよく、また、差動出力回路３０が複数の差
動出力回路要素を有してもよい。差動出力回路要素３６
ａが、差動信号分離ドライバ８６、スイッチ８８ａ、９
０ａ、８８ｂ及び９０ｂを有する。スイッチ８８ａは、
差動信号分離ドライバ８６の一方の出力に接続し、スイ
ッチ８８ｂは、差動信号分離ドライバ８６の他方の出力
に接続する。スイッチ９０ａ及び９０ｂは、アースに接
地される。フォーマッタ要素２０ａと差動出力回路要素
３６ａは、ケーブル６０ａで接続されている。半導体デ
バイス４２が複数の差動信号入力ピン・セットを有する
場合に、このフォーマッタ要素２０ａ及び差動出力回路
要素３６ａは、差動信号入力ピン・セットの各々に対し
て設けられる。本明細書において、差動信号入力ピン・
セットとは、差動入力を受ける２本の差動信号入力ピン
を意味する。
【００２８】図３に示された信号出力回路１２０が、差
動信号を出力する方法について説明する。まず、半導体
デバイス入力信号１２ａが、フォーマッタ要素２０ａに
入力される。半導体デバイス入力信号１２ａは、一本の
伝送線で伝送されても、二本の伝送線で差動信号として
伝送されてもよい。フォーマッタ要素２０ａは、被試験
半導体デバイス４２の特性に応じて半導体デバイス入力
信号１２ａの波形を整形し、波形を整形された半導体デ
バイス入力信号２２ａを出力する。図３において、半導
体デバイス入力信号２２ａは、二本の伝送線で差動信号
として伝送されているが、一本の伝送線で伝送されても
よい。
動信号を出力する方法について説明する。まず、半導体
デバイス入力信号１２ａが、フォーマッタ要素２０ａに
入力される。半導体デバイス入力信号１２ａは、一本の
伝送線で伝送されても、二本の伝送線で差動信号として
伝送されてもよい。フォーマッタ要素２０ａは、被試験
半導体デバイス４２の特性に応じて半導体デバイス入力
信号１２ａの波形を整形し、波形を整形された半導体デ
バイス入力信号２２ａを出力する。図３において、半導
体デバイス入力信号２２ａは、二本の伝送線で差動信号
として伝送されているが、一本の伝送線で伝送されても
よい。
【００２９】半導体デバイス入力信号２２ａは、ケーブ
ル６０ａを通って、差動信号分離ドライバ８６に入力さ
れる。差動信号分離ドライバ８６は、入力された半導体
デバイス入力信号２２ａを、二本の伝送線に分けて、非
反転信号３２ｃと反転信号３２ｄを出力する。
ル６０ａを通って、差動信号分離ドライバ８６に入力さ
れる。差動信号分離ドライバ８６は、入力された半導体
デバイス入力信号２２ａを、二本の伝送線に分けて、非
反転信号３２ｃと反転信号３２ｄを出力する。
【００３０】スイッチ８８ａ及び９０ａは、選択的に開
閉される。この選択は、半導体デバイス４２の差動信号
入力ピンが非反転信号３２ｃの入力を要求するか、又は
接地される必要があるかどうかに基づく。スイッチ８８
ａを閉じて、スイッチ９０ａを開く場合には、半導体デ
バイス４２の差動信号入力ピンに、非反転信号３２ｃが
入力される。逆に、スイッチ８８ａを開いて、スイッチ
９０ａを閉じる場合には、差動信号入力ピンに、アース
電位が入力される。同様に、スイッチ８８ｂ及び９０ｂ
も、選択的に開閉される。非反転信号３２ｃ及び反転信
号３２ｄを半導体デバイス４２に供給するためには、ス
イッチ８８ａ及び８８ｂを閉じて、スイッチ９０ａ及び
スイッチ９０ｂを開く。
閉される。この選択は、半導体デバイス４２の差動信号
入力ピンが非反転信号３２ｃの入力を要求するか、又は
接地される必要があるかどうかに基づく。スイッチ８８
ａを閉じて、スイッチ９０ａを開く場合には、半導体デ
バイス４２の差動信号入力ピンに、非反転信号３２ｃが
入力される。逆に、スイッチ８８ａを開いて、スイッチ
９０ａを閉じる場合には、差動信号入力ピンに、アース
電位が入力される。同様に、スイッチ８８ｂ及び９０ｂ
も、選択的に開閉される。非反転信号３２ｃ及び反転信
号３２ｄを半導体デバイス４２に供給するためには、ス
イッチ８８ａ及び８８ｂを閉じて、スイッチ９０ａ及び
スイッチ９０ｂを開く。
【００３１】非反転信号３２ｃ及び反転信号３２ｄは、
差動信号として半導体デバイス４２に出力されることが
できる。本発明の第１の実施形態における差動出力回路
要素３６ａにおいて、差動信号分離ドライバ８６が差動
信号（３２ｃ、３２ｄ）を出力するので、図１に示され
た従来の構成により出力される差動信号（３２ａ、３２
ｂ）と比較すると、差動信号（３２ｃ、３２ｄ）の間の
スキューは非常に小さい。
差動信号として半導体デバイス４２に出力されることが
できる。本発明の第１の実施形態における差動出力回路
要素３６ａにおいて、差動信号分離ドライバ８６が差動
信号（３２ｃ、３２ｄ）を出力するので、図１に示され
た従来の構成により出力される差動信号（３２ａ、３２
ｂ）と比較すると、差動信号（３２ｃ、３２ｄ）の間の
スキューは非常に小さい。
【００３２】図４は、図２に示された本発明の第２の実
施の形態における、信号出力回路１２０の詳細な構成を
示す。この第２の実施形態においては、第１の実施形態
と異なり、信号出力回路１２０が差動信号を出力するた
めに、１つのフォーマッタ要素２０ａ及び１つの差動出
力回路要素３８ａが用いられる。図４においては、２つ
のフォーマッタ要素２０ａ及び２０ｂと１つの差動出力
回路要素３８ａしか図示されていないが、フォーマッタ
２０は３つ以上のフォーマッタ要素を有してよく、ま
た、差動出力回路３０が複数の差動出力回路要素を有し
てもよい。図２と同一の符号を有する構成は、図２に示
された構成と実質的に同一であるので、説明を省略す
る。
施の形態における、信号出力回路１２０の詳細な構成を
示す。この第２の実施形態においては、第１の実施形態
と異なり、信号出力回路１２０が差動信号を出力するた
めに、１つのフォーマッタ要素２０ａ及び１つの差動出
力回路要素３８ａが用いられる。図４においては、２つ
のフォーマッタ要素２０ａ及び２０ｂと１つの差動出力
回路要素３８ａしか図示されていないが、フォーマッタ
２０は３つ以上のフォーマッタ要素を有してよく、ま
た、差動出力回路３０が複数の差動出力回路要素を有し
てもよい。図２と同一の符号を有する構成は、図２に示
された構成と実質的に同一であるので、説明を省略す
る。
【００３３】差動出力回路要素３８ａは、ドライバ９
２、９４、時間遅延回路９６、選択回路９８、ピンドラ
イバ１００、１０２、スイッチ１０４ａ、１０６ａ、１
０４ｂ及び１０６ｂを有する。ドライバ９２の出力は、
選択回路９８の入力"ポート０"と、時間遅延回路９６の
入力に接続される。ドライバ９４の出力は、選択回路９
８の入力"ポート１"に接続される。時間遅延回路９６の
出力はピンドライバ１００の入力に接続され、選択回路
９８の出力はピンドライバ１０２の入力に接続される。
スイッチ１０４ａは、ピンドライバ１００の出力に接続
し、スイッチ１０４ｂは、ピンドライバ１０２の出力に
接続する。スイッチ１０６ａ及び１０６ｂは、アースに
接地される。
２、９４、時間遅延回路９６、選択回路９８、ピンドラ
イバ１００、１０２、スイッチ１０４ａ、１０６ａ、１
０４ｂ及び１０６ｂを有する。ドライバ９２の出力は、
選択回路９８の入力"ポート０"と、時間遅延回路９６の
入力に接続される。ドライバ９４の出力は、選択回路９
８の入力"ポート１"に接続される。時間遅延回路９６の
出力はピンドライバ１００の入力に接続され、選択回路
９８の出力はピンドライバ１０２の入力に接続される。
スイッチ１０４ａは、ピンドライバ１００の出力に接続
し、スイッチ１０４ｂは、ピンドライバ１０２の出力に
接続する。スイッチ１０６ａ及び１０６ｂは、アースに
接地される。
【００３４】フォーマッタ要素２０ａは、ケーブル６０
ａによってドライバ９２に接続され、同様に、フォーマ
ッタ要素２０ｂは、ケーブル６０ｂによってドライバ９
４に接続される。このケーブル６０ａ及び６０ｂは、別
個のケーブルとして図示されているが、一体として構成
されていてもよい。
ａによってドライバ９２に接続され、同様に、フォーマ
ッタ要素２０ｂは、ケーブル６０ｂによってドライバ９
４に接続される。このケーブル６０ａ及び６０ｂは、別
個のケーブルとして図示されているが、一体として構成
されていてもよい。
【００３５】フォーマッタ要素２０ａ及び２０ｂが、互
いに独立して、パターン発生器１０が生成した半導体デ
バイス入力信号１２ａ及び１２ｂをそれぞれ受け取る。
フォーマッタ要素２０ａは、被試験半導体デバイス４２
の特性に応じて半導体デバイス入力信号１２ａの波形を
整形し、波形を整形された半導体デバイス入力信号２２
ａを出力する。同様に、フォーマッタ要素２０ｂは、半
導体デバイス入力信号１２ｂの波形を整形し、波形を整
形された半導体デバイス入力信号２２ｂを出力する。波
形を整形された半導体デバイス入力信号２２ａ及び２２
ｂは、ケーブル６０ａ及び６０ｂをそれぞれ通って、ド
ライバ９２及び９４にそれぞれ入力される。
いに独立して、パターン発生器１０が生成した半導体デ
バイス入力信号１２ａ及び１２ｂをそれぞれ受け取る。
フォーマッタ要素２０ａは、被試験半導体デバイス４２
の特性に応じて半導体デバイス入力信号１２ａの波形を
整形し、波形を整形された半導体デバイス入力信号２２
ａを出力する。同様に、フォーマッタ要素２０ｂは、半
導体デバイス入力信号１２ｂの波形を整形し、波形を整
形された半導体デバイス入力信号２２ｂを出力する。波
形を整形された半導体デバイス入力信号２２ａ及び２２
ｂは、ケーブル６０ａ及び６０ｂをそれぞれ通って、ド
ライバ９２及び９４にそれぞれ入力される。
【００３６】ドライバ９２から出力された半導体デバイ
ス入力信号２２ａは、時間遅延回路９６と、選択回路９
８の入力"ポート０"に入力される。ドライバ９４から出
力された半導体デバイス入力信号２２ｂは、選択回路９
８の入力"ポート１"に入力される。選択回路９８は、半
導体デバイス入力信号２２ａを反転した反転信号と、半
導体デバイス入力信号２２ｂのいずれか一方を選択す
る。
ス入力信号２２ａは、時間遅延回路９６と、選択回路９
８の入力"ポート０"に入力される。ドライバ９４から出
力された半導体デバイス入力信号２２ｂは、選択回路９
８の入力"ポート１"に入力される。選択回路９８は、半
導体デバイス入力信号２２ａを反転した反転信号と、半
導体デバイス入力信号２２ｂのいずれか一方を選択す
る。
【００３７】時間遅延回路９６は、半導体デバイス入力
信号２２ａの伝送を遅延させる。具体的には、時間遅延
回路９６は、半導体デバイス入力信号２２ｂ又は半導体
デバイス入力信号２２ａが選択回路９８を通過する時間
に実質的に等しい時間だけ、時間遅延回路９６に入力さ
れた半導体デバイス入力信号２２ａの伝送を遅延させ
る。時間遅延回路９６で遅延させられた半導体デバイス
入力信号２２ａは、ピンドライバ１００に伝送される。
選択回路９８で選択された半導体デバイス入力信号２２
ａの反転信号又は半導体デバイス入力信号２２ｂは、ピ
ンドライバ１０２に伝送される。ピンドライバ１００
が、半導体デバイス入力信号２２ａである第１信号３２
ｅを出力し、ピンドライバ１０２が、半導体デバイス入
力信号２２ａの反転信号又は半導体デバイス入力信号２
２ｂのいずれかである第２信号３２ｆを出力する。スイ
ッチ１０４ａ、１０６ａ、１０４ｂ及び１０６ｂは、図
３におけるスイッチ８８ａ、９０ａ、８８ｂ及び９０ｂ
に相当する。スイッチ１０４ａ及び１０４ｂが閉じてお
り、スイッチ１０６ａ及び１０６ｂが開いているとき、
第１信号３２ｅ及び第２信号３２ｆが、被試験半導体デ
バイス４２に出力される。
信号２２ａの伝送を遅延させる。具体的には、時間遅延
回路９６は、半導体デバイス入力信号２２ｂ又は半導体
デバイス入力信号２２ａが選択回路９８を通過する時間
に実質的に等しい時間だけ、時間遅延回路９６に入力さ
れた半導体デバイス入力信号２２ａの伝送を遅延させ
る。時間遅延回路９６で遅延させられた半導体デバイス
入力信号２２ａは、ピンドライバ１００に伝送される。
選択回路９８で選択された半導体デバイス入力信号２２
ａの反転信号又は半導体デバイス入力信号２２ｂは、ピ
ンドライバ１０２に伝送される。ピンドライバ１００
が、半導体デバイス入力信号２２ａである第１信号３２
ｅを出力し、ピンドライバ１０２が、半導体デバイス入
力信号２２ａの反転信号又は半導体デバイス入力信号２
２ｂのいずれかである第２信号３２ｆを出力する。スイ
ッチ１０４ａ、１０６ａ、１０４ｂ及び１０６ｂは、図
３におけるスイッチ８８ａ、９０ａ、８８ｂ及び９０ｂ
に相当する。スイッチ１０４ａ及び１０４ｂが閉じてお
り、スイッチ１０６ａ及び１０６ｂが開いているとき、
第１信号３２ｅ及び第２信号３２ｆが、被試験半導体デ
バイス４２に出力される。
【００３８】選択回路９８が半導体デバイス入力信号２
２ｂを選択する場合、信号出力回路１２０は、半導体デ
バイス入力信号２２ａである第１信号３２ｅと、半導体
デバイス入力信号２２ｂである第２信号３２ｆの、２つ
の独立した信号を出力することになる。一方、選択回路
９８が半導体デバイス入力信号２２ａの反転信号を選択
する場合、信号出力回路１２０は、半導体デバイス入力
信号２２ａである第１信号３２ｅと、その反転信号であ
る第２信号３２ｆを出力する。この第１信号３２ｅ及び
第２信号３２ｆは、差動信号として半導体デバイス４２
に出力されることができる。この実施形態において出力
される差動信号間に生じるスキューは選択回路９８以前
の電気的素子によっては生成されないので、図１に示さ
れた従来の構成により生成される差動信号（３２ａ、３
２ｂ）間のスキューに比して、差動信号（３２ｅ、３２
ｆ）間のスキューは非常に小さい。
２ｂを選択する場合、信号出力回路１２０は、半導体デ
バイス入力信号２２ａである第１信号３２ｅと、半導体
デバイス入力信号２２ｂである第２信号３２ｆの、２つ
の独立した信号を出力することになる。一方、選択回路
９８が半導体デバイス入力信号２２ａの反転信号を選択
する場合、信号出力回路１２０は、半導体デバイス入力
信号２２ａである第１信号３２ｅと、その反転信号であ
る第２信号３２ｆを出力する。この第１信号３２ｅ及び
第２信号３２ｆは、差動信号として半導体デバイス４２
に出力されることができる。この実施形態において出力
される差動信号間に生じるスキューは選択回路９８以前
の電気的素子によっては生成されないので、図１に示さ
れた従来の構成により生成される差動信号（３２ａ、３
２ｂ）間のスキューに比して、差動信号（３２ｅ、３２
ｆ）間のスキューは非常に小さい。
【００３９】第２の実施形態における信号出力回路１２
０は、独立した２つの信号を生成する機能を有し、更
に、図１に示された従来の構成に比して、スキューの小
さい差動信号を生成する機能をも有する。この信号出力
回路１２０は、試験する半導体デバイス４２の種類に基
づいて、上記２つの機能を選択的に使い分けることがで
きる。すなわち、半導体デバイス４２が差動で動作する
のであれば、信号出力回路１２０は差動信号を出力し、
半導体デバイス４２が差動入力を必要としないのであれ
ば、信号出力回路１２０は、独立した２つの信号を出力
する。多くの種類の半導体デバイスを試験できるように
汎用性を有することは、半導体デバイス試験装置におい
て非常に重要なことである。
０は、独立した２つの信号を生成する機能を有し、更
に、図１に示された従来の構成に比して、スキューの小
さい差動信号を生成する機能をも有する。この信号出力
回路１２０は、試験する半導体デバイス４２の種類に基
づいて、上記２つの機能を選択的に使い分けることがで
きる。すなわち、半導体デバイス４２が差動で動作する
のであれば、信号出力回路１２０は差動信号を出力し、
半導体デバイス４２が差動入力を必要としないのであれ
ば、信号出力回路１２０は、独立した２つの信号を出力
する。多くの種類の半導体デバイスを試験できるように
汎用性を有することは、半導体デバイス試験装置におい
て非常に重要なことである。
【００４０】図５は、選択回路９８と、その周辺回路素
子の一つの実施の形態を示す。上述したとおり、半導体
デバイス試験装置において、信号の伝送は、ほとんど差
動信号により行われて、ほとんどの回路素子に差動信号
が入力される。
子の一つの実施の形態を示す。上述したとおり、半導体
デバイス試験装置において、信号の伝送は、ほとんど差
動信号により行われて、ほとんどの回路素子に差動信号
が入力される。
【００４１】選択回路９８は、ドライバ１０８、１１
０、スイッチ１１２、インバータ１１４、抵抗１１６を
有する。ドライバ１０８は、選択回路９８の入力"ポー
ト０"に設けられ、半導体デバイス入力信号２２ａを反
転して出力する。ドライバ１１０は、選択回路９８の入
力"ポート１"に設けられる。試験される半導体デバイス
４２が差動信号入力ピン・セットを有するか否かによっ
て、半導体デバイス４２に半導体デバイス入力信号を入
力する前に、スイッチ１１２が、ドライバ１０８又はド
ライバ１１０のいずれか一方を選択する。具体的には、
スイッチ１１２が閉じると、ドライバ１０８がハイイン
ピーダンスになり、ドライバ１１０がオンになる。スイ
ッチ１１２が開くと、ドライバ１１０がハイインピーダ
ンスになり、ドライバ１０８がオンになる。時間遅延回
路９６は、半導体デバイス入力信号２２ａがドライバ１
０８を通過して反転される時間又は半導体デバイス入力
信号２２ｂがドライバ１１０を通過する時間に実質的に
等しい時間だけ、時間遅延回路９６に入力された半導体
デバイス入力信号２２ａの伝送を遅延させる。このこと
によって、出力される第１信号３２ｅと第２信号３２ｆ
の間のスキューが小さくされる。
０、スイッチ１１２、インバータ１１４、抵抗１１６を
有する。ドライバ１０８は、選択回路９８の入力"ポー
ト０"に設けられ、半導体デバイス入力信号２２ａを反
転して出力する。ドライバ１１０は、選択回路９８の入
力"ポート１"に設けられる。試験される半導体デバイス
４２が差動信号入力ピン・セットを有するか否かによっ
て、半導体デバイス４２に半導体デバイス入力信号を入
力する前に、スイッチ１１２が、ドライバ１０８又はド
ライバ１１０のいずれか一方を選択する。具体的には、
スイッチ１１２が閉じると、ドライバ１０８がハイイン
ピーダンスになり、ドライバ１１０がオンになる。スイ
ッチ１１２が開くと、ドライバ１１０がハイインピーダ
ンスになり、ドライバ１０８がオンになる。時間遅延回
路９６は、半導体デバイス入力信号２２ａがドライバ１
０８を通過して反転される時間又は半導体デバイス入力
信号２２ｂがドライバ１１０を通過する時間に実質的に
等しい時間だけ、時間遅延回路９６に入力された半導体
デバイス入力信号２２ａの伝送を遅延させる。このこと
によって、出力される第１信号３２ｅと第２信号３２ｆ
の間のスキューが小さくされる。
【００４２】
【発明の効果】本発明によれば、スキューの小さい差動
信号を生成することができる。また、本発明によると、
独立した２つの信号又は差動信号を選択的に出力するこ
とができる汎用性の高い信号出力回路が提供される。
信号を生成することができる。また、本発明によると、
独立した２つの信号又は差動信号を選択的に出力するこ
とができる汎用性の高い信号出力回路が提供される。
【図１】２つの信号出力部を用いて差動信号を出力する
従来の構成を示す。
従来の構成を示す。
【図２】本発明による半導体デバイス試験装置を示す。
【図３】本発明の第１の実施の形態における、差動信号
を出力する信号出力回路１２０の構成を示す。
を出力する信号出力回路１２０の構成を示す。
【図４】本発明の第２の実施の形態における、差動信号
又は独立した２つの信号を選択的に出力することができ
る信号出力回路１２０の構成を示す。
又は独立した２つの信号を選択的に出力することができ
る信号出力回路１２０の構成を示す。
【図５】図４に示された選択回路９８およびその周辺回
路素子の詳細な構成を示す。
路素子の詳細な構成を示す。
１０ パターン発生器 １２、１２ａ、１２ｂ 半導体デバイス入力信号 ２０ フォーマッタ ２０ａ、２０ｂ フォーマッタ要素 ２２、２２ａ、２２ｂ 半導体デバイス入力信号 ３０ 差動出力回路 ３２ 差動信号 ３２ａ 第１信号 ３２ｂ 第２信号 ３２ｃ 非反転信号 ３２ｄ 反転信号 ３２ｅ 第１信号 ３２ｆ 第２信号 ３４ａ、３４ｂ、３６ａ、３８ａ 差動出力回路要素 ４０ 半導体デバイス差込部 ４２ 半導体デバイス ４４ 出力信号 ５０ 検出部 ６０、６０ａ、６０ｂ ケーブル ８０ａ、８０ｂ ピンドライバ ８２ａ、８２ｂ、８４ａ、８４ｂ スイッチ ８６ 差動信号分離ドライバ ８８ａ、８８ｂ、９０ａ、９０ｂ スイッチ ９２、９４ ドライバ ９６ 時間遅延回路 ９８ 選択回路 １００、１０２ ピンドライバ １０４ａ、１０４ｂ、１０６ａ、１０６ｂ スイッチ １０８、１１０ ドライバ １１２ スイッチ １１４ インバータ １１６ 抵抗 １２０ 信号出力回路
Claims (14)
- 【請求項１】 差動信号が入力される差動信号入力ピン
・セットを有する半導体デバイスを試験する、半導体デ
バイス試験装置であって、 前記半導体デバイスを試験するための半導体デバイス入
力信号を生成するパターン発生器と、 前記半導体デバイス入力信号が入力されて、前記半導体
デバイスの前記差動信号入力ピン・セットに、前記半導
体デバイス入力信号を差動信号として２本の伝送線に分
けて出力する差動信号分離ドライバと、 前記半導体デバイスを差込み、前記差動信号分離ドライ
バから出力された前記差動信号を前記半導体デバイスに
与える半導体デバイス差込み部と、 前記半導体デバイス差込み部によって前記半導体デバイ
スに与えられた前記差動信号に基づいて生成される出力
信号を検出する検出部とを備えることを特徴とする半導
体デバイス試験装置。 - 【請求項２】 前記差動信号分離ドライバは、前記半導
体デバイスの前記差動信号入力ピン・セットの各々に対
して一つづつ設けられることを特徴とする請求項１に記
載の半導体デバイス試験装置。 - 【請求項３】 前記パターン発生器により生成された前
記半導体デバイス入力信号の波形を整形するフォーマッ
タを更に備えることを特徴とする請求項１又は２に記載
の半導体デバイス試験装置。 - 【請求項４】 前記差動信号分離ドライバに入力される
前記半導体デバイス入力信号が、差動信号であることを
特徴とする請求項１から３のいずれかに記載の半導体デ
バイス試験装置。 - 【請求項５】 第１信号と、第２信号を受け取り、前記
第１信号を反転した反転第１信号及び前記第２信号のい
ずれを出力するかを選択する選択回路と、 前記第１信号を出力する第１ドライバと、 前記選択回路で選択された前記反転第１信号又は前記第
２信号を出力する第２ドライバとを備えることを特徴と
する信号出力装置。 - 【請求項６】 前記第１信号を発生する第１フォーマッ
タと、 前記第２信号を発生する第２フォーマッタとを更に備え
ることを特徴とする請求項５に記載の信号出力装置。 - 【請求項７】 前記第１信号を遅延させる時間遅延回路
を更に備えることを特徴とする請求項６に記載の信号出
力装置。 - 【請求項８】 前記時間遅延回路が、前記選択回路にお
ける前記反転第１信号及び前記第２信号の通過時間と実
質的に等しい時間だけ、前記第１信号の伝送を遅延させ
ることを特徴とする請求項７に記載の信号出力装置。 - 【請求項９】 前記第１フォーマッタ及び前記第２フォ
ーマッタは、前記第１信号及び前記第２信号の波形を、
それぞれ整形して発生させることを特徴とする請求項６
から８のいずれかに記載の信号出力装置。 - 【請求項１０】 半導体デバイスの良否を試験する半導
体デバイス試験装置であって、 前記半導体デバイスを試験するための半導体デバイス入
力信号を生成するパターン発生器と、 前記パターン発生器によって生成された前記半導体デバ
イス入力信号を、前記半導体デバイスに出力する信号出
力回路と、 前記半導体デバイスを差込み、前記信号出力回路から出
力された前記半導体デバイス入力信号を前記半導体デバ
イスに与える半導体デバイス差込み部と、 前記半導体デバイス差込み部によって前記半導体デバイ
スに与えられた前記半導体デバイス入力信号に基づいて
生成される出力信号を検出する検出部とを備え、 前記信号出力回路が、 第１信号と、第２信号を受け取り、前記第１信号を反転
した反転第１信号及び前記第２信号のいずれを出力する
かを選択する選択回路と、 前記第１信号を出力する第１ドライバと、 前記選択回路で選択された前記反転第１信号又は前記第
２信号を出力する第２ドライバとを有することを特徴と
する半導体デバイス試験装置。 - 【請求項１１】 前記信号出力回路が、前記第１信号を
発生する第１フォーマッタと、前記第２信号を発生する
第２フォーマッタとを更に備えることを特徴とする請求
項１０に記載の半導体デバイス試験装置。 - 【請求項１２】 前記信号出力回路が、前記第１信号を
遅延させる時間遅延回路を更に有することを特徴とする
請求項１１に記載の半導体デバイス試験装置。 - 【請求項１３】 前記時間遅延回路が、前記選択回路に
おける前記反転第１信号及び前記第２信号の通過時間と
実質的に等しい時間だけ、前記第１信号の伝送を遅延さ
せることを特徴とする請求項１２に記載の半導体デバイ
ス試験装置。 - 【請求項１４】 前記第１フォーマッタ及び前記第２フ
ォーマッタは、前記第１信号及び前記第２信号の波形
を、それぞれ整形して発生させることを特徴とする請求
項１１から１３のいずれかに記載の半導体デバイス試験
装置。
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