JPH05264667A - テスト回路 - Google Patents
テスト回路Info
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- JPH05264667A JPH05264667A JP4062300A JP6230092A JPH05264667A JP H05264667 A JPH05264667 A JP H05264667A JP 4062300 A JP4062300 A JP 4062300A JP 6230092 A JP6230092 A JP 6230092A JP H05264667 A JPH05264667 A JP H05264667A
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- Japan
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- speed
- speed clock
- signal
- low
- test
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【目的】 ウエハ状態のＬＳＩを高速クロック動作周波
数で精度よくテストする。 【構成】 テスト用の低速クロック信号ＣＫT 及び低速
データＤＩL を入力すると、該ＣＫT が周波数逓倍器５
０で高速クロック信号に変換され、セレクタ６１を介し
て高速クロック動作回路２０に供給されると共に、Ｐ／
Ｓ変換器８１，８２及びＳ／Ｐ変換器８３，８４へ供給
される。入力されたＤＩL は、セレクタ７１〜７４を介
して変換器８１，８２で高速のシリアルデータに変換さ
れた後、セレクタ６２，６３を介して回路２０へ供給さ
れる。回路２０は高速動作を行い、その出力データをセ
レクタ７５，７６を介して変換器８３，８４へ送る。変
換器８３，８４は、送られてきた高速のシリアルデータ
を低速のパラレルデータに変換し、セレクタ６４〜６７
を介して端子１５〜１８へ出力する。
数で精度よくテストする。 【構成】 テスト用の低速クロック信号ＣＫT 及び低速
データＤＩL を入力すると、該ＣＫT が周波数逓倍器５
０で高速クロック信号に変換され、セレクタ６１を介し
て高速クロック動作回路２０に供給されると共に、Ｐ／
Ｓ変換器８１，８２及びＳ／Ｐ変換器８３，８４へ供給
される。入力されたＤＩL は、セレクタ７１〜７４を介
して変換器８１，８２で高速のシリアルデータに変換さ
れた後、セレクタ６２，６３を介して回路２０へ供給さ
れる。回路２０は高速動作を行い、その出力データをセ
レクタ７５，７６を介して変換器８３，８４へ送る。変
換器８３，８４は、送られてきた高速のシリアルデータ
を低速のパラレルデータに変換し、セレクタ６４〜６７
を介して端子１５〜１８へ出力する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に内蔵
され、該半導体集積回路の動作テストを行うテスト回路
に関するものである。
され、該半導体集積回路の動作テストを行うテスト回路
に関するものである。
【０００２】
【従来の技術】半導体集積回路（ＩＣ、ＬＳＩ、ＶＬＳ
Ｉ等を含み、以下単にＬＳＩという）は、用途に応じて
各種の回路構成をとる。例えば、通信用ＬＳＩにおいて
は、データ処理系の高速クロック動作回路、及び制御系
の低速クロック動作回路を有している。そして、データ
処理系の高速クロック動作回路は高速クロック信号で処
理し、制御系の低速クロック動作回路は低速クロック信
号で処理する回路方式をとる場合が少なくない。この種
のＬＳＩのテストでは、まずウエハ状態でテストし、次
いで該ＬＳＩがパッケージングされた状態でテストする
という手順で行われる。
Ｉ等を含み、以下単にＬＳＩという）は、用途に応じて
各種の回路構成をとる。例えば、通信用ＬＳＩにおいて
は、データ処理系の高速クロック動作回路、及び制御系
の低速クロック動作回路を有している。そして、データ
処理系の高速クロック動作回路は高速クロック信号で処
理し、制御系の低速クロック動作回路は低速クロック信
号で処理する回路方式をとる場合が少なくない。この種
のＬＳＩのテストでは、まずウエハ状態でテストし、次
いで該ＬＳＩがパッケージングされた状態でテストする
という手順で行われる。
【０００３】ウエハ状態でのテストでは、ＬＳＩチップ
上のパッド（即ち、ＬＳＩに電気信号を入／出力するた
めの金属配線エリア）に、テスト治具（以下、プローブ
カードという）の金属針を立ててオーム性接触させる。
そして、この金属針を通して電気信号を入／出力し、低
速クロック信号で動作する制御系の低速クロック動作回
路に対しては所定のクロック周波数で動作テストを行
う。ところが、高速クロック信号で動作するデータ系の
高速クロック動作回路に対しては、プローブカードによ
るインピーダンス不整合や浮遊容量によって入／出力信
号波形がなまるため、周波数を下げて動作テストを行わ
ざるを得ない。よって、データ系の高速クロック動作回
路の所定の高速クロック周波数によるテストは、入／出
力信号波形がなまるおそれのないパッケージングされた
完成品の状態で実施される。
上のパッド（即ち、ＬＳＩに電気信号を入／出力するた
めの金属配線エリア）に、テスト治具（以下、プローブ
カードという）の金属針を立ててオーム性接触させる。
そして、この金属針を通して電気信号を入／出力し、低
速クロック信号で動作する制御系の低速クロック動作回
路に対しては所定のクロック周波数で動作テストを行
う。ところが、高速クロック信号で動作するデータ系の
高速クロック動作回路に対しては、プローブカードによ
るインピーダンス不整合や浮遊容量によって入／出力信
号波形がなまるため、周波数を下げて動作テストを行わ
ざるを得ない。よって、データ系の高速クロック動作回
路の所定の高速クロック周波数によるテストは、入／出
力信号波形がなまるおそれのないパッケージングされた
完成品の状態で実施される。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
ＬＳＩの動作テストでは、次のような課題があった。ウ
エハ状態でテストする場合に用いられる金属針を含むプ
ローブカードは、一般に大きな浮遊容量を持つと共に、
不定な特性インピーダンスを持っている。そのため、テ
スト装置本体から、被テストＬＳＩチップまでの全テス
トシステム系のうち、プローブカードを含むところのテ
スト系領域において、前述したようにインピーダンスの
不整合が発生すると共に、前記の大きな浮遊容量に起因
する入／出力信号波形がなまるという現象が発生する。
ＬＳＩの動作テストでは、次のような課題があった。ウ
エハ状態でテストする場合に用いられる金属針を含むプ
ローブカードは、一般に大きな浮遊容量を持つと共に、
不定な特性インピーダンスを持っている。そのため、テ
スト装置本体から、被テストＬＳＩチップまでの全テス
トシステム系のうち、プローブカードを含むところのテ
スト系領域において、前述したようにインピーダンスの
不整合が発生すると共に、前記の大きな浮遊容量に起因
する入／出力信号波形がなまるという現象が発生する。
【０００５】その結果、ウエハ状態のＬＳＩをプローブ
カードを介してテストする場合、高速でなまりのない電
気信号を入／出力できないので、データ系の高速クロッ
ク動作回路に対しては高速クロック周波数によるテスト
を行うことができず、ウエハ状態におけるテスト可能な
クロック動作周波数が制限されるという問題があり、そ
れを解決することが困難であった。本発明は、前記従来
技術が持っていた課題として、ウエハ状態でのテスト時
にテスト可能なクロック動作周波数が制限されるという
点について解決したＬＳＩのテスト回路を提供するもの
である。
カードを介してテストする場合、高速でなまりのない電
気信号を入／出力できないので、データ系の高速クロッ
ク動作回路に対しては高速クロック周波数によるテスト
を行うことができず、ウエハ状態におけるテスト可能な
クロック動作周波数が制限されるという問題があり、そ
れを解決することが困難であった。本発明は、前記従来
技術が持っていた課題として、ウエハ状態でのテスト時
にテスト可能なクロック動作周波数が制限されるという
点について解決したＬＳＩのテスト回路を提供するもの
である。
【０００６】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、高速クロック信号で動作する高速ク
ロック動作回路、及び低速クロック信号で動作する低速
クロック動作回路を有するＬＳＩにおいて、テスト用の
低速クロック信号を複数倍して前記高速クロック動作回
路に必要な高速クロック信号を生成する周波数逓倍器
と、前記ＬＳＩの通常動作に必要な信号とテスト用に発
生した信号とのいずれか一方を選択するセレクタと、前
記セレクタで選択された低速のテスト用パラレル信号を
前記高速クロック信号によって高速のシリアル信号に変
換し、該シリアル信号を前記高速クロック動作回路に供
給するパラレル／シリアル変換器（以下、Ｐ／Ｓ変換器
という）と、前記高速クロック動作回路から出力される
高速のシリアル信号を前記高速クロック信号によって低
速のパラレル信号に変換し、該パラレル信号を前記セレ
クタを介して外部へ出力させるシリアル／パラレル変換
器（以下、Ｓ／Ｐ変換器という）とを、設けている。
を解決するために、高速クロック信号で動作する高速ク
ロック動作回路、及び低速クロック信号で動作する低速
クロック動作回路を有するＬＳＩにおいて、テスト用の
低速クロック信号を複数倍して前記高速クロック動作回
路に必要な高速クロック信号を生成する周波数逓倍器
と、前記ＬＳＩの通常動作に必要な信号とテスト用に発
生した信号とのいずれか一方を選択するセレクタと、前
記セレクタで選択された低速のテスト用パラレル信号を
前記高速クロック信号によって高速のシリアル信号に変
換し、該シリアル信号を前記高速クロック動作回路に供
給するパラレル／シリアル変換器（以下、Ｐ／Ｓ変換器
という）と、前記高速クロック動作回路から出力される
高速のシリアル信号を前記高速クロック信号によって低
速のパラレル信号に変換し、該パラレル信号を前記セレ
クタを介して外部へ出力させるシリアル／パラレル変換
器（以下、Ｓ／Ｐ変換器という）とを、設けている。
【０００７】第２の発明では、第１の発明のＬＳＩにお
いて、テスト用の低速クロック信号を複数倍して前記高
速クロック動作回路に必要な高速クロック信号を生成す
る周波数逓倍器と、テスト用に発生した信号の入／出力
を行うテスト用端子と、前記テスト用端子から入力され
た低速のテスト用パラレル信号を前記高速クロック信号
によって高速のシリアル信号に変換し、該シリアル信号
を前記高速クロック動作回路に供給するＰ／Ｓ変換器
と、前記高速クロック動作回路から出力される高速のシ
リアル信号を前記高速クロック信号によって低速のパラ
レル信号に変換し、該パラレル信号を前記テスト用端子
を介して外部へ出力させるＳ／Ｐ変換器とを、設けてい
る。
いて、テスト用の低速クロック信号を複数倍して前記高
速クロック動作回路に必要な高速クロック信号を生成す
る周波数逓倍器と、テスト用に発生した信号の入／出力
を行うテスト用端子と、前記テスト用端子から入力され
た低速のテスト用パラレル信号を前記高速クロック信号
によって高速のシリアル信号に変換し、該シリアル信号
を前記高速クロック動作回路に供給するＰ／Ｓ変換器
と、前記高速クロック動作回路から出力される高速のシ
リアル信号を前記高速クロック信号によって低速のパラ
レル信号に変換し、該パラレル信号を前記テスト用端子
を介して外部へ出力させるＳ／Ｐ変換器とを、設けてい
る。
【０００８】
【作用】第１，第２の発明によれば、以上のようにＬＳ
Ｉのテスト回路を構成したので、従来のような低速周波
数の電気信号をＬＳＩの入力端子に印加すると、クロッ
ク信号については周波数逓倍器で高速クロック信号に変
換されて高速クロック動作回路へ供給される。低速なパ
ラレルデータについてはＰ／Ｓ変換器によって高速なシ
リアルデータに変換された後に高速クロック動作回路へ
供給される。そのため、ＬＳＩ内部では所定の高速クロ
ック動作周波数でテスト動作が行われ、そのテスト結果
がＳ／Ｐ変換器によって低速なパラレルデータに変換さ
れた後に外部へ出力される。この出力信号をテストシス
テムによって判定すれば、ウエハ状態等における高速テ
ストを的確に行える。
Ｉのテスト回路を構成したので、従来のような低速周波
数の電気信号をＬＳＩの入力端子に印加すると、クロッ
ク信号については周波数逓倍器で高速クロック信号に変
換されて高速クロック動作回路へ供給される。低速なパ
ラレルデータについてはＰ／Ｓ変換器によって高速なシ
リアルデータに変換された後に高速クロック動作回路へ
供給される。そのため、ＬＳＩ内部では所定の高速クロ
ック動作周波数でテスト動作が行われ、そのテスト結果
がＳ／Ｐ変換器によって低速なパラレルデータに変換さ
れた後に外部へ出力される。この出力信号をテストシス
テムによって判定すれば、ウエハ状態等における高速テ
ストを的確に行える。
【０００９】
【実施例】図１は、本発明の実施例を示すテスト回路内
蔵のＬＳＩの構成ブロック図である。図１のＬＳＩは、
該ＬＳＩを動作させるために必要な正規の端子１〜５，
１０〜１８と、例えば数１００ＭＨｚの高速クロック信
号ＣＫH で動作する高速クロック動作回路２０と、例え
ば数１０ＭＨｚ以下の低速クロック信号ＣＫL で動作す
る低速クロック動作回路３０と、テスト用として追加さ
れた各種のテスト用追加回路とで、構成されている。
蔵のＬＳＩの構成ブロック図である。図１のＬＳＩは、
該ＬＳＩを動作させるために必要な正規の端子１〜５，
１０〜１８と、例えば数１００ＭＨｚの高速クロック信
号ＣＫH で動作する高速クロック動作回路２０と、例え
ば数１０ＭＨｚ以下の低速クロック信号ＣＫL で動作す
る低速クロック動作回路３０と、テスト用として追加さ
れた各種のテスト用追加回路とで、構成されている。
【００１０】ＬＳＩを動作させるために必要な正規の端
子１〜５，１０〜１８のうち、高速クロック入力端子１
は高速クロック信号ＣＫH を入力する端子、高速データ
入力端子２，３は高速データＤＩH を入力する端子、高
速データ出力端子４，５は高速データＤＯH を出力する
端子、低速クロック入力端子１０は低速クロック信号Ｃ
ＫL を入力する端子、低速データ入力端子１１〜１４は
低速データＤＩL を入力する端子、及び低速データ出力
端子１５〜１８は低速データＤＯL を出力する端子であ
る。
子１〜５，１０〜１８のうち、高速クロック入力端子１
は高速クロック信号ＣＫH を入力する端子、高速データ
入力端子２，３は高速データＤＩH を入力する端子、高
速データ出力端子４，５は高速データＤＯH を出力する
端子、低速クロック入力端子１０は低速クロック信号Ｃ
ＫL を入力する端子、低速データ入力端子１１〜１４は
低速データＤＩL を入力する端子、及び低速データ出力
端子１５〜１８は低速データＤＯL を出力する端子であ
る。
【００１１】高速クロック動作回路２０は、クロック入
力端子２１、データ入力端子２２，２３、及びデータ出
力端子２４，２５を有し、該クロック入力端子２１に入
力される高速クロック信号に基づき、データ入力端子２
２，２３から入力されたデータの処理を行い、出力デー
タをデータ出力端子２４，２５から出力する回路であ
る。低速クロック動作回路３０は、クロック入力端子３
１、データ入力端子３２〜３５、及びデータ出力端子３
６〜３９を有し、該クロック入力端子３１に入力される
低速クロック信号に基づき、データ入力端子３２〜３５
から入力されたデータの処理を行い、出力データをデー
タ出力端子３６〜３９へ出力する回路である。
力端子２１、データ入力端子２２，２３、及びデータ出
力端子２４，２５を有し、該クロック入力端子２１に入
力される高速クロック信号に基づき、データ入力端子２
２，２３から入力されたデータの処理を行い、出力デー
タをデータ出力端子２４，２５から出力する回路であ
る。低速クロック動作回路３０は、クロック入力端子３
１、データ入力端子３２〜３５、及びデータ出力端子３
６〜３９を有し、該クロック入力端子３１に入力される
低速クロック信号に基づき、データ入力端子３２〜３５
から入力されたデータの処理を行い、出力データをデー
タ出力端子３６〜３９へ出力する回路である。
【００１２】テスト用追加回路は、テスト用の低速クロ
ック信号ＣＫT を入力するテスト用端子４０と、低速ク
ロック信号ＣＫT の周波数をｎ倍する周波数逓倍器５０
と、ＬＳＩを動作させるために必要な正規の信号とテス
ト用の信号とのいずれか一方を選択するセレクタ６１〜
６７と、該ＬＳＩを動作させるために必要な正規の信号
を正規のパスへ伝播させるか、あるいはテスト用パスへ
伝播させるかを選択するセレクタ７１〜７６と、低速な
パラレル信号を高速なシリアル信号に変換するＰ／Ｓ変
換器８１，８２と、逆に高速なシリアル信号を低速なパ
ラレル信号に変換するＳ／Ｐ変換器８３，８４とからな
る。
ック信号ＣＫT を入力するテスト用端子４０と、低速ク
ロック信号ＣＫT の周波数をｎ倍する周波数逓倍器５０
と、ＬＳＩを動作させるために必要な正規の信号とテス
ト用の信号とのいずれか一方を選択するセレクタ６１〜
６７と、該ＬＳＩを動作させるために必要な正規の信号
を正規のパスへ伝播させるか、あるいはテスト用パスへ
伝播させるかを選択するセレクタ７１〜７６と、低速な
パラレル信号を高速なシリアル信号に変換するＰ／Ｓ変
換器８１，８２と、逆に高速なシリアル信号を低速なパ
ラレル信号に変換するＳ／Ｐ変換器８３，８４とからな
る。
【００１３】Ｐ／Ｓ変換器８１，８２及びＳ／Ｐ変換器
８３，８４は、高速クロック信号に基づき、必要な分周
クロック信号を生成する分周回路が内蔵されている。特
に、Ｓ／Ｐ変換器８３，８４は、内蔵された分周回路に
よって所定の低速クロック信号を発生させることができ
る。
８３，８４は、高速クロック信号に基づき、必要な分周
クロック信号を生成する分周回路が内蔵されている。特
に、Ｓ／Ｐ変換器８３，８４は、内蔵された分周回路に
よって所定の低速クロック信号を発生させることができ
る。
【００１４】次に、図１の接続関係について説明する。
テスト用端子４０には周波数逓倍器５０が接続され、そ
の出力側ノードＮ５０が、高速クロック入力端子１と共
にセレクタ６１に接続され、さらに該出力側ノードＮ５
０が、Ｐ／Ｓ変換器８１，８２及びＳ／Ｐ変換器８３，
８４のクロック入力端子に接続されている。セレクタ６
１の出力側は、高速クロック動作回路２０のクロック入
力端子２１に接続されている。各低速データ入力端子１
１〜１４には、セレクタ７１〜７４がそれぞれ接続され
ている。セレクタ７１，７２はＰ／Ｓ変換器８１に接続
されると共に、低速クロック動作回路３０のデータ入力
端子３２，３３に接続されている。セレクタ７３，７４
は、Ｐ／Ｓ変換器８２に接続されると共に、低速クロッ
ク動作回路３０のデータ入力端子３４，３５に接続され
ている。Ｐ／Ｓ変換器８１の出力側と高速データ入力端
子２とは、セレクタ６２を介して高速クロック動作回路
２０のデータ入力端子２２に接続されている。Ｐ／Ｓ変
換器８２の出力側と高速データ入力端子３とは、セレク
タ６３を介して高速クロック動作回路２０のデータ入力
端子２３に接続されている。低速クロック入力端子１０
は、低速クロック動作回路３０のクロック入力端子３１
に接続されている。
テスト用端子４０には周波数逓倍器５０が接続され、そ
の出力側ノードＮ５０が、高速クロック入力端子１と共
にセレクタ６１に接続され、さらに該出力側ノードＮ５
０が、Ｐ／Ｓ変換器８１，８２及びＳ／Ｐ変換器８３，
８４のクロック入力端子に接続されている。セレクタ６
１の出力側は、高速クロック動作回路２０のクロック入
力端子２１に接続されている。各低速データ入力端子１
１〜１４には、セレクタ７１〜７４がそれぞれ接続され
ている。セレクタ７１，７２はＰ／Ｓ変換器８１に接続
されると共に、低速クロック動作回路３０のデータ入力
端子３２，３３に接続されている。セレクタ７３，７４
は、Ｐ／Ｓ変換器８２に接続されると共に、低速クロッ
ク動作回路３０のデータ入力端子３４，３５に接続され
ている。Ｐ／Ｓ変換器８１の出力側と高速データ入力端
子２とは、セレクタ６２を介して高速クロック動作回路
２０のデータ入力端子２２に接続されている。Ｐ／Ｓ変
換器８２の出力側と高速データ入力端子３とは、セレク
タ６３を介して高速クロック動作回路２０のデータ入力
端子２３に接続されている。低速クロック入力端子１０
は、低速クロック動作回路３０のクロック入力端子３１
に接続されている。
【００１５】高速クロック動作回路２０の各データ出力
端子２４，２５には、セレクタ７５，７６がそれぞれ接
続されている。セレクタ７５の出力側は、高速データ出
力端子４及びＳ／Ｐ変換器８３に接続されている。セレ
クタ７６の出力側は、高速データ出力端子５及びＳ／Ｐ
変換器８４に接続されている。Ｓ／Ｐ変換器８３の出力
側と低速クロック動作回路３０のデータ出力端子３６，
３７とは、各セレクタ６４，６５を介して低速データ出
力端子１５，１６にそれぞれ接続されている。Ｓ／Ｐ変
換器８４の出力側と低速クロック動作回路３０のデータ
出力端子３８，３９とは、各セレクタ６６，６７を介し
て低速データ出力端子１７，１８にそれぞれ接続されて
いる。
端子２４，２５には、セレクタ７５，７６がそれぞれ接
続されている。セレクタ７５の出力側は、高速データ出
力端子４及びＳ／Ｐ変換器８３に接続されている。セレ
クタ７６の出力側は、高速データ出力端子５及びＳ／Ｐ
変換器８４に接続されている。Ｓ／Ｐ変換器８３の出力
側と低速クロック動作回路３０のデータ出力端子３６，
３７とは、各セレクタ６４，６５を介して低速データ出
力端子１５，１６にそれぞれ接続されている。Ｓ／Ｐ変
換器８４の出力側と低速クロック動作回路３０のデータ
出力端子３８，３９とは、各セレクタ６６，６７を介し
て低速データ出力端子１７，１８にそれぞれ接続されて
いる。
【００１６】以上のように構成されるＬＳＩのウエハ状
態でのテスト動作を説明する。低速クロック動作回路３
０の入／出力信号は、プローブカードを介して波形がな
まることなく、通常の矩形を維持して伝播される。その
ため、低速クロック動作回路３０をテストするには、通
常の動作と同様に、低速クロック入力端子１０にテスト
用の低速クロック信号ＣＫL を入力すると共に、テスト
用の低速データＤＩL を低速データ入力端子１１〜１４
に入力する。入力された低速データは、セレクタ７１〜
７４を介して低速クロック動作回路３０のデータ入力端
子３２〜３５へ送られる。低速クロック動作回路３０で
は、クロック入力端子３１に入力されるテスト用の低速
クロック信号ＣＫL に基づき、データ入力端子３２〜３
５に入力されたテスト用の低速データＤＩL の処理を行
い、その出力データをデータ出力端子３６〜３９へ出力
する。この出力データは、セレクタ６４〜６７を介して
低速データ出力端子１５〜１８へ出力されるため、テス
トシステムによって出力結果が正確に判定される。
態でのテスト動作を説明する。低速クロック動作回路３
０の入／出力信号は、プローブカードを介して波形がな
まることなく、通常の矩形を維持して伝播される。その
ため、低速クロック動作回路３０をテストするには、通
常の動作と同様に、低速クロック入力端子１０にテスト
用の低速クロック信号ＣＫL を入力すると共に、テスト
用の低速データＤＩL を低速データ入力端子１１〜１４
に入力する。入力された低速データは、セレクタ７１〜
７４を介して低速クロック動作回路３０のデータ入力端
子３２〜３５へ送られる。低速クロック動作回路３０で
は、クロック入力端子３１に入力されるテスト用の低速
クロック信号ＣＫL に基づき、データ入力端子３２〜３
５に入力されたテスト用の低速データＤＩL の処理を行
い、その出力データをデータ出力端子３６〜３９へ出力
する。この出力データは、セレクタ６４〜６７を介して
低速データ出力端子１５〜１８へ出力されるため、テス
トシステムによって出力結果が正確に判定される。
【００１７】一方、高速クロック動作回路２０の入／出
力信号は、プローブカードを介すると、波形がなまるの
で、通常の矩形を維持できず、誤動作を起こすおそれが
ある。そこで、高速クロック動作回路２０のウエハ状態
でのテストは、次のような手順で実行される。テスト専
用の低速クロック信号ＣＫT をテスト用端子４０に入力
すると、周波数逓倍器５０により、高速クロック動作回
路２０のテストに必要な所定の高速クロック信号にｎ倍
される。このｎ倍された高速クロック信号は、周波数逓
倍器５０の出力側ノードＮ５０から、セレクタ６１を介
して高速クロック動作回路２０のクロック入力端子２１
へ供給されると共に、Ｐ／Ｓ変換器８１，８２及びＳ／
Ｐ変換器８３，８４へ供給される。低速データ入力端子
１１〜１４にはテスト用の低速データＤＩL が入力さ
れ、その低速データＤＩL がセレクタ７１〜７４を介し
てＰ／Ｓ変換器８１，８２へ送られる。Ｐ／Ｓ変換器８
１，８２では、ノードＮ５０からの高速クロック信号に
同期して、セレクタ７１〜７４からの低速データを高速
なシリアルデータに変換する。この高速のシリアルデー
タは、セレクタ６２，６３を介して高速クロック動作回
路２０のデータ入力端子２２，２３へ供給される。高速
クロック動作回路２０では、クロック入力端子２１に入
力された高速クロック信号に基づき、データ入力端子２
２，２３から入力された高速なシリアルデータに対して
所定の処理を実行し、その出力データをデータ出力端子
２４，２５から出力する。
力信号は、プローブカードを介すると、波形がなまるの
で、通常の矩形を維持できず、誤動作を起こすおそれが
ある。そこで、高速クロック動作回路２０のウエハ状態
でのテストは、次のような手順で実行される。テスト専
用の低速クロック信号ＣＫT をテスト用端子４０に入力
すると、周波数逓倍器５０により、高速クロック動作回
路２０のテストに必要な所定の高速クロック信号にｎ倍
される。このｎ倍された高速クロック信号は、周波数逓
倍器５０の出力側ノードＮ５０から、セレクタ６１を介
して高速クロック動作回路２０のクロック入力端子２１
へ供給されると共に、Ｐ／Ｓ変換器８１，８２及びＳ／
Ｐ変換器８３，８４へ供給される。低速データ入力端子
１１〜１４にはテスト用の低速データＤＩL が入力さ
れ、その低速データＤＩL がセレクタ７１〜７４を介し
てＰ／Ｓ変換器８１，８２へ送られる。Ｐ／Ｓ変換器８
１，８２では、ノードＮ５０からの高速クロック信号に
同期して、セレクタ７１〜７４からの低速データを高速
なシリアルデータに変換する。この高速のシリアルデー
タは、セレクタ６２，６３を介して高速クロック動作回
路２０のデータ入力端子２２，２３へ供給される。高速
クロック動作回路２０では、クロック入力端子２１に入
力された高速クロック信号に基づき、データ入力端子２
２，２３から入力された高速なシリアルデータに対して
所定の処理を実行し、その出力データをデータ出力端子
２４，２５から出力する。
【００１８】高速クロック動作回路２０のデータ出力端
子２４，２５から出力されたデータは、セレクタ７５，
７６を介してＳ／Ｐ変換器８３，８４へ送られる。Ｓ／
Ｐ変換器８３，８４では、ノードＮ５０からの高速クロ
ック信号に同期して、セレクタ７５，７６からの出力デ
ータを低速なパラレルデータに変換する。この低速なパ
ラレルデータは、セレクタ６４〜６７を介して低速デー
タ出力端子１５〜１８へ出力される。この出力データ
は、低速なため、プローブカードを介しても通常の矩形
を維持した波形として伝播され、図示しないテストシス
テムによって出力結果が正確に判定される。
子２４，２５から出力されたデータは、セレクタ７５，
７６を介してＳ／Ｐ変換器８３，８４へ送られる。Ｓ／
Ｐ変換器８３，８４では、ノードＮ５０からの高速クロ
ック信号に同期して、セレクタ７５，７６からの出力デ
ータを低速なパラレルデータに変換する。この低速なパ
ラレルデータは、セレクタ６４〜６７を介して低速デー
タ出力端子１５〜１８へ出力される。この出力データ
は、低速なため、プローブカードを介しても通常の矩形
を維持した波形として伝播され、図示しないテストシス
テムによって出力結果が正確に判定される。
【００１９】この実施例では、次のような利点を有して
いる。 （ａ） テスト用追加回路として、テスト用端子４０、
周波数逓倍器５０、セレクタ６１〜６７，７１〜７６、
Ｐ／Ｓ変換器８１，８２、及びＳ／Ｐ変換器８３，８４
をＬＳＩ内に設けている。そのため、プローブカードを
介したウエハ状態のＬＳＩチップのテストにおいて、該
ＬＳＩの外部端子である低速データ入力端子１１〜１４
及び低速データ出力端子１５〜１８には低速な入力信号
及び出力信号を伝播させ、該ＬＳＩの内部の高速クロッ
ク動作回路２０に対しては必要十分な高速の入力信号及
び出力信号を伝播させることができる。 （ｂ） この実施例のテスト方法では、ＬＳＩチップ毎
にパッケージングされて完成品となったＬＳＩ（ベアチ
ップ）においても効果がある。しかし、ウエハ状態ある
いはパッケージングされずにチップ状態のままＬＳＩと
して供給される場合、特に高速テストを実行できて品質
が向上する。
いる。 （ａ） テスト用追加回路として、テスト用端子４０、
周波数逓倍器５０、セレクタ６１〜６７，７１〜７６、
Ｐ／Ｓ変換器８１，８２、及びＳ／Ｐ変換器８３，８４
をＬＳＩ内に設けている。そのため、プローブカードを
介したウエハ状態のＬＳＩチップのテストにおいて、該
ＬＳＩの外部端子である低速データ入力端子１１〜１４
及び低速データ出力端子１５〜１８には低速な入力信号
及び出力信号を伝播させ、該ＬＳＩの内部の高速クロッ
ク動作回路２０に対しては必要十分な高速の入力信号及
び出力信号を伝播させることができる。 （ｂ） この実施例のテスト方法では、ＬＳＩチップ毎
にパッケージングされて完成品となったＬＳＩ（ベアチ
ップ）においても効果がある。しかし、ウエハ状態ある
いはパッケージングされずにチップ状態のままＬＳＩと
して供給される場合、特に高速テストを実行できて品質
が向上する。
【００２０】なお、本発明は上記実施例に限定されず、
他の種々の実施例にも適用できる。他の実施例として
は、例えば次のようなものがある。 （１） 図１では、テストクロック信号ＣＫT を入力す
るテスト用端子４０を除いて、テスト用パスに伝播され
る信号はＬＳＩ動作に必要な正規の端子を共用した場合
を示しているが、セレクタ６４〜６７，７１〜７４を省
略し、それに代えてテスト用に専用の低速データ入力端
子及び低速データ出力端子を新規に追加し、それらの端
子を用いてテスト用の低速データの入／出力を行うよう
にしても、上記実施例とほぼ同様の作用、効果が得られ
る。 （２） 図１では高速データ入／出力端子２〜５を２
組、低速データ入／出力端子１１〜１８を４組設けると
共に、Ｐ／Ｓ変換器８１，８２を２パラレル／１シリア
ル、及びＳ／Ｐ変換器８３，８４を１シリアル／２パラ
レルの場合について説明したが、それらの入／出力端子
数やパラレル数等は任意の数でよく、上記実施例と同様
の動作原理に基づき同様の効果が得られる。 （３） 図１では１個の高速クロック動作回路２０及び
１個の低速クロック動作回路３０を備えたＬＳＩについ
て説明したが、該ＬＳＩの回路構成は図示以外の種々の
構成に変更できる。
他の種々の実施例にも適用できる。他の実施例として
は、例えば次のようなものがある。 （１） 図１では、テストクロック信号ＣＫT を入力す
るテスト用端子４０を除いて、テスト用パスに伝播され
る信号はＬＳＩ動作に必要な正規の端子を共用した場合
を示しているが、セレクタ６４〜６７，７１〜７４を省
略し、それに代えてテスト用に専用の低速データ入力端
子及び低速データ出力端子を新規に追加し、それらの端
子を用いてテスト用の低速データの入／出力を行うよう
にしても、上記実施例とほぼ同様の作用、効果が得られ
る。 （２） 図１では高速データ入／出力端子２〜５を２
組、低速データ入／出力端子１１〜１８を４組設けると
共に、Ｐ／Ｓ変換器８１，８２を２パラレル／１シリア
ル、及びＳ／Ｐ変換器８３，８４を１シリアル／２パラ
レルの場合について説明したが、それらの入／出力端子
数やパラレル数等は任意の数でよく、上記実施例と同様
の動作原理に基づき同様の効果が得られる。 （３） 図１では１個の高速クロック動作回路２０及び
１個の低速クロック動作回路３０を備えたＬＳＩについ
て説明したが、該ＬＳＩの回路構成は図示以外の種々の
構成に変更できる。
【００２１】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、周波数逓倍器、Ｐ／Ｓ変換器、Ｓ／Ｐ変換
器、及びセレクタをＬＳＩ内に設けたので、プローブカ
ード等を用いたウエハ状態のＬＳＩチップのテストにお
いて、該ＬＳＩの外部端子には低速な入力信号及び出力
信号を伝播させ、該ＬＳＩの内部の高速クロック動作回
路に対しては必要十分な高速の入力信号及び出力信号を
伝播させることができる。そのため、ウエハ状態等にお
いてクロック動作周波数が制限されることなく、高速テ
ストを精度よく実施でき、それによって品質が向上する
という効果が期待できる。第２の発明によれば、第１の
発明のセレクタに代えてテスト用端子を設けたので、第
１の発明と同様に、ウエハ状態等においてテスト可能な
クロック動作周波数に制限されることなく、精度よく高
速テストを実行できる。
によれば、周波数逓倍器、Ｐ／Ｓ変換器、Ｓ／Ｐ変換
器、及びセレクタをＬＳＩ内に設けたので、プローブカ
ード等を用いたウエハ状態のＬＳＩチップのテストにお
いて、該ＬＳＩの外部端子には低速な入力信号及び出力
信号を伝播させ、該ＬＳＩの内部の高速クロック動作回
路に対しては必要十分な高速の入力信号及び出力信号を
伝播させることができる。そのため、ウエハ状態等にお
いてクロック動作周波数が制限されることなく、高速テ
ストを精度よく実施でき、それによって品質が向上する
という効果が期待できる。第２の発明によれば、第１の
発明のセレクタに代えてテスト用端子を設けたので、第
１の発明と同様に、ウエハ状態等においてテスト可能な
クロック動作周波数に制限されることなく、精度よく高
速テストを実行できる。
【図１】本発明の実施例のテスト回路を内蔵したＬＳＩ
を示す構成ブロック図である。
を示す構成ブロック図である。
１ 高速クロック入力端子 ２，３ 高速データ入力端子 ４，５ 高速データ出力端子 １０ 低速クロック入力端子 １１〜１４ 低速データ入力端子 １５〜１８ 低速データ出力端子 ２０ 高速クロック動作回路 ３０ 低速クロック動作回路 ４０ テスト用端子 ５０ 周波数逓倍器 ６１〜６７，７１〜７６ セレクタ ８１，８２ Ｐ／Ｓ変換器 ８３，８４ Ｓ／Ｐ変換器
Claims (2)
- 【請求項１】 高速クロック信号で動作する高速クロッ
ク動作回路、及び低速クロック信号で動作する低速クロ
ック動作回路を有する半導体集積回路において、 テスト用の低速クロック信号を複数倍して前記高速クロ
ック動作回路に必要な高速クロック信号を生成する周波
数逓倍器と、 前記半導体集積回路の通常動作に必要な信号とテスト用
に発生した信号とのいずれか一方を選択するセレクタ
と、 前記セレクタで選択された低速のテスト用パラレル信号
を前記高速クロック信号によって高速のシリアル信号に
変換し、該シリアル信号を前記高速クロック動作回路に
供給するパラレル／シリアル変換器と、 前記高速クロック動作回路から出力される高速のシリア
ル信号を前記高速クロック信号によって低速のパラレル
信号に変換し、該パラレル信号を前記セレクタを介して
外部へ出力させるシリアル／パラレル変換器とを、 設けたことを特徴とするテスト回路。 - 【請求項２】 高速クロック信号で動作する高速クロッ
ク動作回路、及び低速クロック信号で動作する低速クロ
ック動作回路を有する半導体集積回路において、 テスト用の低速クロック信号を複数倍して前記高速クロ
ック動作回路に必要な高速クロック信号を生成する周波
数逓倍器と、 テスト用に発生した信号の入／出力を行うテスト用端子
と、 前記テスト用端子から入力された低速のテスト用パラレ
ル信号を前記高速クロック信号によって高速のシリアル
信号に変換し、該シリアル信号を前記高速クロック動作
回路に供給するパラレル／シリアル変換器と、 前記高速クロック動作回路から出力される高速のシリア
ル信号を前記高速クロック信号によって低速のパラレル
信号に変換し、該パラレル信号を前記テスト用端子を介
して外部へ出力させるシリアル／パラレル変換器とを、 設けたことを特徴とするテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4062300A JPH05264667A (ja) | 1992-03-18 | 1992-03-18 | テスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4062300A JPH05264667A (ja) | 1992-03-18 | 1992-03-18 | テスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05264667A true JPH05264667A (ja) | 1993-10-12 |
Family
ID=13196141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4062300A Withdrawn JPH05264667A (ja) | 1992-03-18 | 1992-03-18 | テスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05264667A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0862298A (ja) * | 1994-08-26 | 1996-03-08 | Nec Corp | 半導体集積回路および検査方法 |
| DE10034850A1 (de) * | 2000-07-18 | 2002-02-14 | Infineon Technologies Ag | System zum Test integrierter digitaler Halbleiterbauelemente |
| DE10034851A1 (de) * | 2000-07-18 | 2002-02-14 | Infineon Technologies Ag | Schaltungsanordnung zur Erzeugung von Steuersignalen zum Test hochfrequenter synchroner Digitalschaltungen |
| DE10034855A1 (de) * | 2000-07-18 | 2002-02-21 | Infineon Technologies Ag | System zum Test von schnellen integrierten Digitalschaltungen, insbesondere Halbleiterspeicherbausteinen |
| DE10050716A1 (de) * | 2000-10-13 | 2002-05-02 | Infineon Technologies Ag | Integrierte Testdatenanpassungsschaltung |
| DE10052144C1 (de) * | 2000-10-20 | 2002-06-13 | Infineon Technologies Ag | Testbare integrierte Schaltung |
| DE10034899C1 (de) * | 2000-07-18 | 2002-07-04 | Infineon Technologies Ag | System zum Test schneller synchroner Halbleiterschaltungen |
| WO2003046925A3 (en) * | 2001-11-27 | 2003-07-31 | Sun Microsystems Inc | Built-in self-testing for double data rate input/output interface |
| US6903997B2 (en) | 2001-11-20 | 2005-06-07 | Matsushita Electric Industrial Co., Ltd. | Operation verification system and adaptive control system |
| DE102004043050A1 (de) * | 2004-09-06 | 2006-04-13 | Infineon Technologies Ag | Loop-back-Verfahren zur Vermessung des Interface-Timings von Halbleitervorrichtungen mit Hilfe von Signaturen und/oder Paritätsverfahren |
| DE10214070B4 (de) * | 2001-04-10 | 2012-07-12 | Advantest (Singapore) Pte. Ltd. | System und Verfahren zum Reduzieren einer Übergangsrate eines Eingangssignals von zu testenden Geräten beim automatischen Testen |
-
1992
- 1992-03-18 JP JP4062300A patent/JPH05264667A/ja not_active Withdrawn
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0862298A (ja) * | 1994-08-26 | 1996-03-08 | Nec Corp | 半導体集積回路および検査方法 |
| DE10034899C1 (de) * | 2000-07-18 | 2002-07-04 | Infineon Technologies Ag | System zum Test schneller synchroner Halbleiterschaltungen |
| DE10034855B4 (de) * | 2000-07-18 | 2006-05-11 | Infineon Technologies Ag | System zum Test von schnellen integrierten Digitalschaltungen und BOST-Halbleiterschaltungsbaustein als Testschaltkreis |
| DE10034855A1 (de) * | 2000-07-18 | 2002-02-21 | Infineon Technologies Ag | System zum Test von schnellen integrierten Digitalschaltungen, insbesondere Halbleiterspeicherbausteinen |
| DE10034851A1 (de) * | 2000-07-18 | 2002-02-14 | Infineon Technologies Ag | Schaltungsanordnung zur Erzeugung von Steuersignalen zum Test hochfrequenter synchroner Digitalschaltungen |
| DE10034851B4 (de) * | 2000-07-18 | 2006-06-08 | Infineon Technologies Ag | Schaltungsanordnung zur Erzeugung von Steuersignalen zum Test hochfrequenter synchroner Digitalschaltungen |
| DE10034850A1 (de) * | 2000-07-18 | 2002-02-14 | Infineon Technologies Ag | System zum Test integrierter digitaler Halbleiterbauelemente |
| US6721904B2 (en) | 2000-07-18 | 2004-04-13 | Infineon Technologies Ag | System for testing fast integrated digital circuits, in particular semiconductor memory modules |
| US6839397B2 (en) | 2000-07-18 | 2005-01-04 | Infineon Technologies Ag | Circuit configuration for generating control signals for testing high-frequency synchronous digital circuits |
| DE10034850B4 (de) * | 2000-07-18 | 2006-06-08 | Infineon Technologies Ag | System zum Test integrierter digitaler Halbleiterbauelemente |
| DE10050716A1 (de) * | 2000-10-13 | 2002-05-02 | Infineon Technologies Ag | Integrierte Testdatenanpassungsschaltung |
| DE10050716C2 (de) * | 2000-10-13 | 2003-02-06 | Infineon Technologies Ag | Integrierte Testdatenanpassungsschaltung und Verfahren zur Anpassung der Datenübertragungsrate von Testdaten |
| DE10052144C1 (de) * | 2000-10-20 | 2002-06-13 | Infineon Technologies Ag | Testbare integrierte Schaltung |
| DE10214070B4 (de) * | 2001-04-10 | 2012-07-12 | Advantest (Singapore) Pte. Ltd. | System und Verfahren zum Reduzieren einer Übergangsrate eines Eingangssignals von zu testenden Geräten beim automatischen Testen |
| US6903997B2 (en) | 2001-11-20 | 2005-06-07 | Matsushita Electric Industrial Co., Ltd. | Operation verification system and adaptive control system |
| WO2003046925A3 (en) * | 2001-11-27 | 2003-07-31 | Sun Microsystems Inc | Built-in self-testing for double data rate input/output interface |
| DE102004043050B4 (de) * | 2004-09-06 | 2006-08-17 | Infineon Technologies Ag | Verfahren, Halbleitervorrichtung und Testsystem zur Loop-back-Vermessung des Interface-Timings von Halbleitervorrichtungen |
| US7398444B2 (en) | 2004-09-06 | 2008-07-08 | Infineon Technologies Ag | Loop-back method for measuring the interface timing of semiconductor devices with the aid of signatures and/or parity methods |
| DE102004043050A1 (de) * | 2004-09-06 | 2006-04-13 | Infineon Technologies Ag | Loop-back-Verfahren zur Vermessung des Interface-Timings von Halbleitervorrichtungen mit Hilfe von Signaturen und/oder Paritätsverfahren |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |