DE10034851A1 - Schaltungsanordnung zur Erzeugung von Steuersignalen zum Test hochfrequenter synchroner Digitalschaltungen - Google Patents

Abstract

Die Erfindung betrifft eine Schaltungsanordnung zur Erzeugung von Steuersignalen zum Test hochfrequenter synchroner Digitalschaltungen, insbesondere von Speicherbausteinen (DUT). Ein p-stufiges Schieberegister (1), welches mit einer der hohen Taktfrequenz der zu testenden Digitalschaltung (DUT) entsprechenden Taktfrequenz (CLK¶0¶) getaktet wird, hat an seinem parallelen Ladeeingang (L0-L7) p-logische Verknüpfungsglieder (20-27) angeschlossen, die eine logische Verknüpfung eines statischen Steuerworts (SW) mit einem n-stelligen dynamischen Testwort (TW) durchführen. Der kombinierte logische Wert wird mit einem niederfrequenten Ladetakt (CLK¶1¶) in das Schieberegister (1) geladen, so dass am seriellen Ausgang (S) des Schieberegisters (1) ein Steuersignal erzeugt wird, dessen Wert in jedem Taktzyklus der Taktfrequenz (CLK¶0¶) des Schieberegisters (1) von der in letzteres geladenen Information abhängt.

Description

Die Erfindung betrifft eine Schaltungsanordnung zur Erzeugung von Steuersignalen zum Test hochfrequenter synchroner Digi­ talschaltungen insbesondere Speicherbausteinen.

Die Taktfrequenz moderner synchroner Speicherbausteine über­ steigt die Signalfrequenz von z. Zt. in der Produktion einge­ setzten Testersystemen. Zur Überprüfung der Spezifikation von in der Produktion befindlichen Speicherbausteinen müssen die Steuersignale "Data Mask" für jede Gruppe von Datenleitungen in der maximalen Betriebsfrequenz des Speicherbausteins gene­ riert werden.

Damit der Speicherbaustein nicht mit einer vom vorhandenen Testersystem vorgegebenen reduzierten Taktfrequenz getestet werden muss und für einen hochfrequenten Test keine neuen an die hohe Taktfrequenz angepaßten Testsysteme erworben werden müssen, entsteht somit ein Bedarf an einer kostengünstigen und einfach zu realisierenden Schaltungsanordnung, mit der Steuersignale zur Überprüfung der Spezifikation von hochfre­ quenten synchronen Digitalschaltungen und insbesondere von synchronen Speicherbausteinen mit einer der Hochfrequenztakt­ periode der zu überprüfenden Digitalschaltung entsprechenden und eventuell ein Vielfaches davon betragenden Taktfrequenz erzeugt werden können.

Der Grundgedanke der vorliegenden Erfindung zur Lösung der obigen Aufgabe besteht darin, eine zur Erzeugung von Steuer­ signalen eingerichtete Schaltungsanordnung zwischen einem vorhandenen Tester und der zu testenden synchronen Digital­ schaltung, insbesondere Speicherbaustein zu schalten, wobei sich die Signalfrequenzen des Testers und des Speicherbau­ steins um einen Faktor p unterscheiden.

Die vorgeschlagene Schaltungsanordnung erlaubt es m Steuersi­ gnale mittels n Signalen vom Tester zu erzeugen, indem in der Halbleiterschaltung Steuerworte abgelegt sind oder werden, die die Bedeutung der Testersignale kontrollieren.

Dazu weist die erfindungsgemäße Schaltungsanordnung als we­ sentliche Elemente ein p-stufiges Schieberegister auf, wel­ ches mit einer der hohen Taktfrequenz der zu testenden Digi­ talschaltung entsprechenden oder von dieser abgeleiteten Taktfrequenz getaktet wird, und an deren parallelen Ladeein­ gang sind p logische Verknüpfungsglieder vorgesehen, die eine logische Verknüpfung eines statischen Steuerworts mit einem n-stelligen dynamischen Testwort durchführen und den kombi­ nierten logischen Wert mit einem der Betriebsfrequenz des Te­ sters entsprechenden niederfrequenten Ladetakt in das Schie­ beregister laden, so dass am seriellen Ausgang mit der Takt­ frequenz des Schieberegisters jeweils ein Steuersignal akti­ vierbar ist, dessen Wert jeweils von der in das Schieberegi­ ster geladenen Information abhängt.

In einem Ausführungsbeispiel ist die Stufenzahl p des Schie­ beregisters das Doppelte der Stellenzahl des vom Tester zuge­ führten Testworts, zum Beispiel sind p = 8 Schieberegister­ stufen und vier Bitstellen des Testworts vorgesehen.

Die logischen Verknüpfungsglieder sind im Ausführungsbeispiel UND-Glieder mit jeweils zwei Eingängen. Auf diese Weise geht jede Bitstelle des Testworts vom Tester auf p/n UND-Glieder, im bevorzugten Beispiel also auf zwei UND-Glieder, die vor zwei der parallelen Ladeeingängen des Schieberegisters ange­ ordnet sind. Die zweiten Eingänge der UND-Glieder werden so an je eine Bitstelle eines Steuerwortes angeschlossen, das eine Bitstelle je ein UND-Gatter der für jede Testwortbit­ stelle parallelgeschalteten zwei UND-Glieder ansteuert.

Bei einer optionellen Weiterbildung der erfindungsgemäßen Schaltungsanordnung ist der serielle Ausgang des Schieberegi­ sters mit einem Eingang eines schaltbaren Verzögerungsglieds verbunden, dessen Schalteingang mit einer weiteren Bitstelle des Steuerworts so verbunden ist, dass diese Bitstelle fest­ legt, ob der serielle Ausgang des Schieberegisters um einen Taktzyklus des Schiebetakts des Schieberegisters verzögert wird oder nicht.

Weiterhin kann die erfindungsgemäße Schaltungsanordnung op­ tionell Maskierglieder am Ausgang des Schieberegisters oder am Ausgang des Verzögerungsglieds aufweisen, und Eingänge der Maskierglieder sind mit weiteren Bitstellen des Steuerworts beaufschlagt, um das am seriellen Ausgang des Schieberegi­ sters anliegende oder durch das Verzögerungsglied verzögert erzeugte Steuersignal nach Maßgabe dieser weiteren Bitstellen des Steuerworts zu maskieren.

Bevorzugt bestehen die Maskierglieder aus UND-Gliedern mit zwei Eingängen, die bezüglich des Steuersignals am seriellen Ausgang des Schieberegisters oder des durch das Verzögerungs­ glied verzögerten Steuersignals parallelgeschaltet sind.

In weiteren parallelen Anmeldungen desselben Anmelders wird ein BOST-Konzept (BOST = Build Outside Self Test) für den Test hochfrequenter Digitalschaltungen, insbesondere DRAM- Speicher beschrieben, das es erlauben wird, die bislang ver­ wendeten Testersysteme mit ihren verhältnismäßig niedrigen Betriebsfrequenzen weiter zu verwenden und dennoch durch die Verlagerung verschiedener Testerfunktionen in einen kosten­ günstig herzustellenden ASIC-Baustein und mit diesem in die Nähe des zu testenden Schaltkreises dessen zeitlich hochge­ naue Signalspezifikationen direkt und kostengünstig zu te­ sten. Auch für die hier beschriebene Schaltungsanordnung ist eine Realisierung zu bevorzugen, bei der diese in einem sol­ chen als BOST-Lösung konzipierten integrierten Halbleiter­ schaltkreis enthalten ist, der zwischen der zu testenden Digitalschaltung und einem herkömmlichen Testgerät eingefügt ist. Dabei wird dieser Schaltungsanordnung das Testwort mit einer relativ niedrigen Betriebsfrequenz vom Testgerät zuge­ führt und das von der Schaltungsanordnung erzeugte Steuersi­ gnal mit der hohen Frequenz der zu testenden Digitalschaltung zugeleitet.

Weitere vorteilhafte Merkmale der erfindungsgemäßen Schal­ tungsanordnung werden nachstehend in einem in der einzigen Figur dargestellten Ausführungsbeispiel erläutert.

Die Figur zeigt eine erfindungsgemäße Schaltungsanordnung realisiert in einem BOST-Schaltkreis 10. Die Schaltungsanord­ nung weist ein p-stufiges (zum Beispiel 8-stufiges) Schiebe­ register (SR) 1 auf, dessen parallele Ladeeingänge L₀-L₇ p UND-Glieder 20-27 vorgeschaltet sind, die als Verknüpfungs­ glieder zur Verknüpfung eines zweistelligen Steuerworts (SW) s0, s1 mit einem n-stufigen Testwort TW vom Testgerät dienen. Jede Bitstelle des Testworts TW ist parallel einem ersten Eingang von zwei UND-Gliedern, nämlich 20, 21; 22, 23; 24, 25 und 26, 27 angelegt. Von diesen beiden hinsichtlich der Bit­ stelle des Testworts parallelgeschalteten UND-Gliedern erhal­ ten jeweils die ersten UND-Glieder die erste Stelle (s0) und die zweiten UND-Glieder die zweite Bitstelle (s1) des Steuer­ worts. Der dem Ladetakteingang LOAD des Schieberegisters 1 zugeführte Ladetakt CLK1 hat eine von der niedrigen Tester­ taktfrequenz abgeleitete niedrige Frequenz f_low. Der in das Schieberegister 1 durch die Verknüpfung der beiden Bitstellen s0 und s1 des Steuerworts SW mit den n Bitstellen des Test­ worts TW erzeugte und in das Schieberegister geladene Inhalt steht an dessen seriellem Ausgang S mit der Frequenz des am Takteingang C des Schieberegisters 1 anliegenden Taktsignals CLK0 zur Verfügung. Das in seiner Frequenz hohe Taktsignal CLK0 kann vom Taktsignal der zu testenden Digitalschaltung, insbesondere des zu testenden Speicherbausteins DUT abgelei­ tet sein, zum Beispiel durch Verdopplung der Taktfrequenz des Betriebstakts des DUT in einem BOST-internen Taktgenerator 6.

Das in der Figur dargestellte Ausführungsbeispiel weist wei­ terhin im BOST-Baustein 10 ein optionelles Verzögerungsglied 3 auf, dem der serielle Ausgang 5 des Schieberegisters 1 zu­ geführt ist. Das Verzögerungsglied 3 empfängt an einem Ein­ gang ein Schaltsignal, welches eine weitere Bitstelle s2 des Steuerworts SW bildet. Somit legt diese weitere Bitstelle s2 des Steuerworts SW fest, ob das am seriellen Ausgang S des Schieberegisters 1 ausgegebene Steuersignal um einen Taktzy­ klus des hochfrequenten Schiebetakts CLK0 verzögert ist oder nicht.

Weiterhin zeigt die Figur optionell für die erfindungsgemäße Schaltungsanordnung vorgesehene Maskierglieder 40-43, die parallel das Steuersignal vom Schieberegister 1 oder das vom Verzögerungsglied 3 verzögerte Steuersignal S_V0 empfangen und durch weitere Bitstellen s3-s6 des Steuerworts SW, die den anderen Eingängen der Maskierglieder 40-43 anliegen, wahl­ weise dieses Steuersignal maskieren und daraus ein maskiertes 4-Bit-Data-Mask-Signal DM[0], DM[1], DM[2], DM[3] erzeugen. Die Maskierglieder 40-43 sind im dargestellten Ausführungs­ beispiel UND-Glieder mit zwei Eingängen.

Das statische Steuerwort kann in einem im BOST 10 vorgesehe­ nen Register 5 programmierbar eingespeichert sein. Zur Pro­ grammierung des Registers 5 kann von außen ein Programmiersi­ gnal zum Beispiel vom Testgerät übertragen werden.

Der Fachmann wird erkennen, dass das in der Figur dargestell­ te Ausführungsbeispiel der erfindungsgemäßen Schaltungsanord­ nung lediglich ein Funktionsprinzip veranschaulicht und dass verschiedenartige Realisierungen einer solchen Schaltungsan­ ordnung möglich sind. Die Anzahl p der Stufen des Schiebere­ gisters 1 (zum Beispiel 8) und die Anzahl n der Bitstellen des Testworts (zum Beispiel 4) sind ebenfalls nur beispiel­ haft.

Die obige Beschreibung zeigt, dass anstelle eines teuren hochfrequenten Testersystems oder statt eines niederfrequen­ ten Testersystems, dessen Testersignale über einen ASIC-Bau­ stein mit Multiplexern hochfrequent serialisiert werden, durch geschickte Kombination von wenigen Testersignalen mit einem in einem Register abgelegten Steuerwort in der erfin­ dungsgemäßen Halbleiterschaltungsanordnung eine für Spezifi­ kationstests von synchronen Digitalschaltungen, insbesondere Halbleiterspeicherbausteinen ausreichend flexible und kosten­ günstige Signalerzeugung ermöglicht wird.

Bezugszeichenliste

1

Schieberegister (SR)

3

Verzögerungsglied

5

Register

6

Taktgenerator

10

BOST

20-27

UND-Glieder (Verknüpfungsglieder)

40-43

UND-Glieder (Markierglieder)
CLK0 hochfrequentes Taktsignal
CLK1 niederfrequentes Taktsignal (Ladesignal Load)
P Programmiersignal
SW Steuerwort
TW Testwort
DM[0]-DM[3] Data-Mask-Signale
L0-L7 parallele Ladeeingänge des Schiebe­ registers

1

Claims (11)

1. Schaltungsanordnung zur Erzeugung von Steuersignalen zum Test hochfrequenter synchroner Digitalschaltungen insbesonde­ re Speicherbausteinen (DUT), dadurch gekennzeichnet, dass ein p-stufiges Schieberegister (1), welches mit einer der ho­ hen Taktfrequenz der zu testenden Digitalschaltung (DUT) ent­ sprechenden Taktfrequenz (CLK₀) getaktet wird, und am paral­ lelen Ladeeingang (L0-L7) des Schieberegisters (1) ange­ schlossene p logische Verknüpfungsglieder (20-27) vorgese­ hen sind, die eine logische Verknüpfung eines statischen Steuerworts (SW) mit einem n-stelligen dynamischen Testwort (TW) durchführen, um den kombinierten logischen Wert mit ei­ nem niederfrequenten Ladetakt (CLK₁) in das Schieberegister (1) zu laden, so dass am seriellen Ausgang (S) des Schiebere­ gisters (1) ein Steuersignal erzeugt wird, dessen Wert in je­ dem Taktzyklus der hohen Taktfrequenz (CLK₀) von der in das Schieberegister (1) geladenen Information abhängt.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass p = 2 n ist.

3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass p = 8 und n = 4 sind.

4. Schaltungsanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die logischen Verknüpfungsglieder UND-Glieder (20-27) mit jeweils zwei Eingängen sind und dass jede Bitstelle des n- stelligen Testworts (TW) parallel den ersten Eingängen von p/n der UND-Glieder und die Bitstellen des Steuerworts (SW) jeweils den zweiten Eingängen aller UND-Glieder (20-27) an­ liegen.

5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, dass zwei Bitstellen (s0-s1) des Steuerworts (SW) den zweiten Eingängen jeweils derjenigen UND-Glieder angelegt sind, die bezüglich jeder Bitstelle des Testworts (TW) parallelgeschal­ tet sind.

6. Schaltungsanordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass der serielle Ausgang (S) des Schieberegisters (1) mit einem Eingang eines schaltbaren Verzögerungsglieds (3) verbunden ist, dessen Schalteingang mit einer weiteren Bitstelle (s2) des Steuerworts (SW) so verbunden ist, dass diese weitere Bitstelle (s2) festlegt, ob der serielle Ausgang (S) des Schieberegisters (1) um einen Taktzyklus des hochfrequenten Schiebetakts (CLK0) verzögert wird oder nicht.

7. Schaltungsanordnung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass weitere Bitstellen (s3-s6) des Steuerworts (SW) jeweils Eingängen von Maskiergliedern (40-43) zugeführt sind, um das am seriellen Ausgang (S) des Schieberegisters (1) erzeug­ te oder das durch das Verzögerungsglied (3) verzögerte Steu­ ersignal (S_V0) zu maskieren.

8. Schaltungsanordnung nach Anspruch 7, dadurch gekennzeichnet, dass die Maskierglieder (40-43) bezüglich des Steuersignals (S) oder des verzögerten Steuersignals (S_V0) parallel geschaltete UND-Glieder mit zwei Eingängen sind.

9. Schaltungsanordnung nach einem der vorangehenden Ansprü­ che, dadurch gekennzeichnet, dass sie in einem integrierten Halbleiterschaltkreis (BOST) (10) vorgesehen ist, der zwischen einer zu testenden Digitalschal­ tung (DUT) und einem herkömmlichen Testgerät eingefügt ist, wobei das Testwort (TW) und der niederfrequente Ladetakt (CLK1) des Schieberegisters zu dem BOST (10) vom Testgerät übertragen und das erzeugte Steuersignal zur zu testenden Di­ gitalschaltung (DUT) geleitet wird.

10. Schaltungsanordnung nach einem der vorangehenden Ansprü­ che, dadurch gekennzeichnet, dass die Taktfrequenz (CLK0) für das Schieberegister (1) durch Verdoppelung der Frequenz des Takts der zu testenden Digital­ schaltung (DUT) erzeugt wird.

11. Verwendung der Schaltungsanordnung zur Erzeugung der Steuersignale "Data-Mask" für den Test der Datenleitungen ei­ nes synchronen DRAM-Bausteins.