DE10034855A1 - System zum Test von schnellen integrierten Digitalschaltungen, insbesondere Halbleiterspeicherbausteinen - Google Patents

Abstract

Die Erfindung betrifft ein System zum Test von schnellen integrierten Digitalschaltungen, insbesondere Halbleiterbausteinen, wie z. B. SDRAMs. Um die notwendige zeitliche Genauigkeit beim Testen auch von DDR-SDRAMs bei gleichzeitiger für eine Massenproduktion geforderter hoher Parallelität des Testsystems zu erreichen, ist ein zusätzlicher Halbleiterschaltungsbaustein (BOST-Baustein) (10) in den Signalweg zwischen einem Standardtestgerät (30) und dem zu testenden SDRAM (20) eingefügt, der dazu eingerichtet ist, die relativ langsame Taktfrequenz des herkömmlichen Testgeräts (30) zu vervielfachen, die Signalfrequenz für Steuersignale, Adressen und Datenhintergrund, mit der der SDRAM-Baustein (20) getestet wird, abhängig von Signalen des Testgeräts (30) als auch von vor dem Test programmierten Registerinhalten im BOST-Baustein (10) zu bestimmen und durch Variation der Phasenlage der zum zu testenden SDRAM (20) gelieferten Ausgangssignale getrennt für unterschiedliche Pingruppen kritische Setup/Hold-Zeiten und auch die vom getesteten SDRAM (20) gelieferten Antwortsignale hinsichtlich der Zugriffszeiten zu testen. Wesentliche Funktionseinheiten des BOST-Bausteins (10) sind eine Kontrolleinheit (11), eine programmierbare Registereinheit (12), ein n : 1-Multiplexer (13), ein Adressenzähler (14), ein Datenpfad (15), eine interne Takterzeugung (17) und eine Schnittstelleneinheit (16), die die Schnittstelle zum zu testenden SDRAM (20) bildet.

Description

Die Erfindung betrifft ein System zum Test von schnellen in­ tegrierten Digitalschaltungen, insbesondere Halbleiterbau­ steinen, z. B. SDRAMs, bei dem Testsignale, wie Testdaten, -steuer-, -adreß- und -taktsignale von einem Testgerät (30) vorgegeben, dem zu testenden Baustein zugeführt und vom un­ ter Test stehenden Baustein in Abhängigkeit von den Testsi­ gnalen erzeugte Ergebnissignale zur Auswertung geführt wer­ den.

Mit den vorhandenen Testsystemen allein können hochinte­ grierte schnelle Digitalschaltungen wie Halbleiterspeicher­ bausteine, die sich durch hohe Datenraten und Taktfrequenzen auszeichnen, nicht mit der notwendigen zeitlichen Genauig­ keit und der für Volumenproduktion notwendigen Parallelität kostengünstig getestet werden.

Insbesondere gibt es für SDRAMs der Generationen 64M bis 1 G mit Taktfrequenzen < 150 MHz zur Zeit keine Testsysteme mit ausreichender Testgenauigkeit, die die für ein kosten­ günstiges Testen notwendige Parallelität aufweisen, d. h. mit denen eine Anzahl von Speicherbausteinen parallel getestet werden kann. Ein Testen von SDRAMs mit Double Data Rate (DDR) ist derzeit nur mit einer für Produktionsbedingungen inakzeptablen Reduzierung der Parallelität ausführbar.

Somit gibt es zum Test von DDR-SDRAMs derzeit kein effekti­ ves Testsystem, das die benötigte zeitliche Genauigkeit er­ möglicht und die für eine Massenproduktion ausreichende Par­ allelität aufweist.

Es ist somit Aufgabe der Erfindung ein zum Test von schnel­ len integrierten Digitalschaltungen, insbesondere Halblei­ terspeicherbausteine mit hohem Datendurchsatz, wie z. B. für SDRAMs, geeignetes Testsystem zu ermöglichen, welches die benötigte zeitliche Genauigkeit aufweist und gleichzeitig die Möglichkeit bietet, eine größere Anzahl von Digital­ schaltungsbausteinen gleichzeitig, d. h. parallel zu testen.

Das erfindungsgemäße zur Lösung dieser Aufgabe konzipierte Testsystem definiert sich durch folgende Maßnahmen:

• - In den Signalpfad zwischen dem herkömmlichen, relativ langsamen Testgerät und dem zu testenden Baustein (DUT) wird ein zusätzlicher Halbleiterschaltkreis (BOST- Baustein) eingefügt. BOST ist eine Abkürzung und bedeutet "Build Outside Self Test". Der BOST-Baustein hat folgende Funktionen:
• - Ein bislang übliches, preiswertes Testgerät steuert einen oder mehrere BOST-Bausteine mit der dem Testgerät eigenen relativ langsamen Taktfrequenz an.
• - Der BOST-Baustein betreibt mit einem Vielfachen der Takt­ frequenz des Testgeräts den zu testenden Baustein DUT.
• - Die Signalsequenz, insbesondere Kommandos, Adressen, Da­ tenhintergrund, mit der der Digitalschaltungsbaustein ge­ testet wird, wird sowohl von Signalen des Testgeräts als auch durch vor dem Test programmierte Inhalte eines Regi­ sters im BOST-Baustein bestimmt.
• - Über in diesem Register gespeicherte Inhalte kann der BOST-Baustein beim Test eines SDRAMs zwischen Single Data Rate-Modus (SDR) und Double Data Rate-Modus (DDR) umge­ schaltet werden.
• - Der BOST-Baustein liefert auch bei maximaler Ausgangsfre­ quenz Ausgangssignale, deren Flanken eine sehr große zeit­ liche Genauigkeit aufweisen.
• - Durch Variation der Phasenlage der Ausgangssignale wird getrennt für unterschiedliche Pingruppen (Takt, Daten, Adressen) das Testen von kritischen "Setup/Hold"-Zeiten ermöglicht. Gleiches gilt für die Eingangssignale des BOST-Bausteins zum Testen der Zugriffszeiten. Die ein­ stellbare zeitliche Auflösung beträgt einen Bruchteil der Taktfrequenz des zu testenden Bausteins.
• - Die Spannungspegel der vom BOST-Baustein an den zu testen­ den Baustein oder DUT ausgegebenen Signale werden durch externe Spannungspegel vorgegeben, insbesondere vom Test­ gerät. Gleiches gilt für die Eingangssignale zum Testen der Signalpegel der vom zu testenden Baustein getriebenen Signale.
• - Die Signallaufzeit zwischen BOST-Baustein und dem zu te­ stenden Digitalschaltungsbaustein DUT wird durch eine Rückführung des vom BOST-Baustein an den Digitalschal­ tungsbaustein ausgegebenen Taktsignals zurück zum BOST- Baustein berücksichtigt. Dadurch läßt sich der exakte Be­ wertungszeitpunkt der vom Digitalschaltungsbaustein DUT getriebenen Daten definieren.
• - Der BOST-Baustein hat zwei Betriebszustände:
  • a) Vor jedem Test des Digitalschaltungsbausteins werden die Register des BOST-Bausteins zur Ablaufsteuerung des nachfolgenden Tests durch das Testgerät geladen;
  • b) Während des Tests wird die Sequenz der Ausgangssignale zum getesteten Digitalschaltungsbaustein DUT sowohl über die in die Registereinheit geladenen Inhalte als auch über die vom Testgerät gelieferten Signalwerte ge­ steuert.

Wenn bei parallelem Test, wie bevorzugt, jedem zu testenden gleichartigen Digitalschaltungsbaustein räumlich ein BOST- Baustein zugeordnet ist, läßt sich ein paralleler Test von zum Beispiel 16 Digitalschaltungsbausteinen mit 16 zwischen ein übliches Testgerät und diese Digitalschaltungsbausteine geschalteten BOST-Bausteinen durchführen. Dabei sind die BOST-Bausteine für einen auf Scheibenebene zu testenden Bau­ stein in die Nadelkarte integriert. Wenn Digitalschaltungs­ bausteine auf Komponentenebene zu testen sind, ist jeweils ein BOST-Baustein direkt unterhalb des Sockels des zu te­ stenden Bausteins angeordnet.

Mit dem erfindungsgemäßen Testsystem können durch die Ver­ wendung der BOST-Bausteine die bislang üblichen, relativ langsamen Testgeräte weiter zum Testen von Speicherbaustei­ nen, zum Beispiel SDRAMs verwendet werden, die hohe Taktfre­ quenzen haben und auch im Double Data Rate-Modus arbeiten. Dabei ist es entscheidend, daß die große Flexibilität, die Standardtestgeräte hinsichtlich der Programmierung und der Auswahl der Testbedingungen bieten, weiter genutzt werden kann und somit die notwendige Prüfschärfe zum Testen der neuesten SDRAMs gewährleistet ist.

Im nachfolgenden wird ein bevorzugtes Ausführungsbeispiel eines erfindungsgemäßen Testsystems in Anwendung bei einem Test eines SDRAM-Bausteins mit einem zwischen einem üblichen Testgerät und einem zu testenden SDRAM-Baustein (DUT) einge­ schalteten BOST-Baustein näher erläutert.

In der als Blockschaltbild gezeichneten Figur ist ein BOST- Baustein 10 zwischen einem herkömmlichen Standard-Testgerät 30 und einem zu testenden SDRAM-Baustein oder DUT (Device Under Test) geschaltet. Für einen Test des Speicherbausteins 20 auf Scheibenebene ist der BOST-Baustein 10 (oder sind die BOST-Bausteine 10) in die Nadelkarte integriert, um sehr kurze Signallaufzeiten über die Kontaktierungsnadeln zur Scheibe realisieren zu können. Für den Test eines Speicher­ bausteins 20 auf Komponentenebene ist jeweils ein BOST-Bau­ stein 10 auf einer Schaltungsplatine direkt unterhalb des Sockels des zu testenden Speicherbausteins, z. B. SDRAMs, angeordnet.

Um den gesamten Testablauf vom Testgerät 30 über den BOST- Baustein 10 zum Speicherbaustein 20 mit den Kontaktierungs­ nadeln oder Sockeln für den zu testenden Speicherbaustein (DUT) 20 zu optimieren, hat der BOST-Baustein 10 folgende Eigenschaften:

• - Die Eingänge des BOST-Baustein 10 haben durch die geringe Eingangstaktfrequenz vom Testgerät 30 geringere Anforde­ rungen an die Signalqualität, so daß, wie erwähnt, mehrere BOST-Bausteine durch ein und denselben Kanal vom Testgerät 30 betrieben werden können (Shared-Driver-Concept). So läßt sich die Parallelität des Standardtestgeräts 30 bei Einhaltung der notwendigen zeitlichen Genauigkeit am zu testenden Speicherbaustein über die heute realisierbare Parallelität hinaus erhöhen.
• - Der kurze Signalweg zwischen BOST-Baustein 10 und Spei­ cherbaustein 20 ermöglicht eine hohe zeitliche Genauigkeit unmittelbar am Speicherbaustein 20, ohne den bei Standard­ testgeräten großen Kalibrieraufwand, der bei der Produkti­ on zur Einhaltung der Zeitbedingungen notwendig ist und bei der Realisierung des Testgeräts schaltungstechnisch zu Buche schlägt.
• - Um die Größe des BOST-Bausteins 10 zu minimieren, wird durch Verwendung hochflexibler Standardtestgeräte 30 zur Ansteuerung der BOST-Bausteine 10 die notwendige Logik auf den BOST-Bausteinen 10 einfach gehalten, und das Gesamt­ testsystem aus Standardtestgerät plus BOST-Baustein behält trotzdem die zur Sicherstellung der Prüfschärfe notwendige maximale Flexibilität in der Pattern-Realisierung.

Gemäß dem in der Figur dargestellten Blockschaltbild weist das Ausführungsbeispiel des BOST-Bausteins 10 folgende Funk­ tionseinheiten auf. Eine mit dem Testgerät 30 verbundene BOST-Kontrolleinheit 11 im BOST-Baustein 10 ist ihrerseits mit einer BOST-Registereinheit 12 verbunden und kontrolliert diese. Die Kontrolleinheit 11 wird vom Testgerät 30 ange­ steuert, und die Registereinheit 12 wird von letzterem pro­ grammiert. Die Registerinhalte der Registereinheit 12 beein­ flussen unter anderem die Adreßreihenfolge, den Datenhinter­ grund und die Lese/Schreibsignale, mit denen der Speicherbaustein (DUT) 20 getestet wird. Die Phasenlage der Ausgang­ spingruppen und weitere Einstellungen bezüglich der Testbe­ dingungen werden ebenfalls vorher als Registerinhalte abge­ legt. Welche Registerinhalte verwendet werden, wird während des Tests durch Steuersignale vom Testgerät 30 beeinflußt. Ein n:1-Multiplexer 13 ist mit dem Testgerät 30 verbunden und wandelt während des Testbetriebs die langsamen Daten vom Testgerät 30 in interne schnelle Signale um, zur Steuerung der Adreßreihenfolge, des Datenhintergrunds und der Le­ se/Schreib-Signale, mit denen der DUT 20 getestet wird. Der n:1-Multiplexer 13 ist zum einen mit einem Adreßzähler 14 verbunden, der die Adreßfolge erzeugt, mit der der DUT 20 getestet wird. Ferner steht der Adreßzähler 14 mit der Regi­ stereinheit 12 und dem Testgerät 30 in Verbindung. Ein mit dem n:1-Multiplexer 13, der Registereinheit 12 und dem Test­ gerät 13 verbundener Datenpfad 15 erzeugt den Datenhinter­ grund, mit dem der DUT 20 beschrieben wird bzw. den Daten­ hintergrund mit dem die vom DUT gelesenen Daten verglichen werden. Schließlich erzeugt eine Schnittstelleneinheit 16, die die Schnittstelle zum zu testenden Speicherbaustein DUT 20 bildet, gesteuert vom BOST-eigenen Taktsystem zeitlich hochgenaue Ausgangssignale und Bewertungszeitpunkte für die vom DUT oder SDRAM 20 getriebenen Daten. Die Spannungspegel werden unmittelbar vom Testgerät 30 über eine Leitung 7 in die Schnittstelleneinheit 16 eingeprägt. Wie ersichtlich, steht die Schnittstelleneinheit 16 mit der Registereinheit 12, dem n:1-Multiplexer 13, dem Datenpfad 15 und einem Taktsystem im BOST-Baustein 10 in Verbindung. Die Schnitt­ stelleneinheit 16 steht außerdem mit dem Testgerät 30 in Verbindung und bildet die Schnittstelle für den Daten-Adreß- Steuersignal- und Taktsignalkanal vom BOST-Baustein zum zu testenden Speicherbaustein DUT 20 und umgekehrt. Das BOST- eigene Taktsystem weist einen Frequenzvervielfacher 17 zur Vervielfachung der Frequenz eines vom Testgerät 30 geliefer­ ten Taktsignals und eine DLL (Delay Locked Loop) zur Stabi­ lisierung und Einhaltung bestimmter Phasenbedingungen des über die Leitung CFB ausgegebenen Takts auf. Durch den Ab­ griff und die Rückführung des über die Leitung CFB ausgege­ benen Taktsignals über die Leitung CTB zum BOST-Baustein 10 wird eine Anpassung an die Signallaufzeit BOST-DUT-BOST zur Festlegung der Bewertungszeit erreicht. In der Schnitt­ stelleneinheit 16 stehen verschiedene Phasenlagen des inter­ nen Takts zur Einstellung der zu testenden Zeitsteuerparame­ ter des DUT oder SDRAMs 20 zur Verfügung. Zur Berücksichti­ gung der bzw. Anpassung an die Signallaufzeit zwischen BOST- Baustein 10 und dem zu testenden DUT (oder SDRAM) 20 wird eine dieser Phasenlagen aus dem vom SDRAM 20 zum BOST-Bau­ stein 10 zurückgeführten Taktsignal CTB generiert. Auf diese Weise läßt sich der exakte Bewertungszeitpunkt der vom SDRAM 20 getriebenen Daten definieren.

Die vom BOST-Baustein 10 zu dem zu testenden DUT 20 oder SDRAM und umgekehrt führenden Signale sind:

• - D: Daten zum DUT 20,
• - DQ: Datenausgang vom DUT 20 zum BOST-Baustein,
• - DQS: Strobesignal für D und DQ (bei D "strobet" dann der DUT),
• - ADDR: Adressen,
• - CTB: Rückgeführtes Taktsignal,
• - CFB: BOST-generiertes Taktsignal für DUT mit einer aus mehreren Phasenlagen, die von einer Mastertaktfrequenz (stabilisiert durch DLL) abgeleitet werden

Mit der in der Figur dargestellten und oben beschriebenen Schaltungsanordnung und den zugehörigen Funktionen des BOST- Bausteins 10 in Kombination mit den Eigenschaften eines her­ kömmlichen hochflexiblen Testgeräts 30 ist ein Testsystem ermöglicht, das gleichzeitig eine größere Anzahl von Spei­ cherbausteinen, insbesondere SDRAMs mit hohen Taktfrequenzen und Double Data Rate (DDR) testen kann. Dabei ist es ent­ scheidend, daß die große Flexibilität, die das Standardtest­ gerät 30 hinsichtlich der Programmierung und der Auswahl der Testbedingungen bietet, weiter genutzt werden kann und somit die notwendige Prüfschärfe zum Testen der neuesten SDRAMs gewährleisten kann. Der oben definierte BOST-Baustein hat einen Aufbau mit noch praktikabler Komplexität, läßt sich als ASIC-Baustein verhältnismäßig kostengünstig herstellen und garantiert in seinem testerseitigen Protokoll eine aus­ reichende Flexibilität, um SDR- und DDR-SDRAM-Bausteine ge­ mäß ihrer Spezifikation kostengünstiger und genauer als bis­ her testen zu können.

Bezugszeichenliste

7

Signalpegelsteuerleitung

10

BOST-Baustein

11

Kontrolleinheit

12

Registereinheit

13

n:1-Multiplexer

14

Adreßzähler

15

Datenpfad

16

DUT-Schnittstelleneinheit

17

Taktfrequenzvervielfacher und DLL
D Daten
DQ Antwortdaten
DQS Strobesignal für DQ
ADDR Adressen
CFB Taktsignal zum DUT
CTB vom DUT zurückgeführtes Taktsignal

Claims (15)

1. System zum Test von schnellen integrierten Digitalschal­ tungen, insbesondere Halbleiterspeicherbausteinen, z. B. SDRAMs, bei dem Testsignale, insbesondere Daten, Steuersi­ gnale, Adreß- und Taktsignale von einem Testgerät (30) vor­ gegeben, dem zu testenden Baustein (20) zugeführt und vom unter Test stehenden Baustein (20) in Abhängigkeit von den Testsignalen erzeugte Ergebnissignale zur Auswertung ge­ bracht werden, dadurch gekennzeichnet, daß in den Signalweg zwischen dem Testgerät (30) und dem zu te­ stenden Baustein (20) ein zusätzlicher Halbleiterschaltkreis (BOST-Baustein) (10) eingefügt ist, der aufweist:
eine Kontrolleinheit (11), die mit dem Testgerät (30) ver­ bunden und von diesem angesteuert ist;
eine mit der Kontrolleinheit (11) und dem Testgerät (30) verbundene, von letzterem programmierbare Registereinheit (12), die insbesondere zur Steuerung der Reihenfolge der Adreß- und Schreib/Lesesignale und des Datenhintergrunds eingerichtet ist;
einen mit dem Testgerät (30) verbundenen n:1-Multiplexer (13), der während des Testbetriebs langsame Daten-, Adreß- und Steuersignale des Testgeräts (30) in schnelle interne Signale umwandelt zur Steuerung der Adreßreihenfolge, des Datenhintergrunds und der Schreib/Lesesignale;
einen Adreßzähler (14), der zur Erzeugung der Adressenfol­ ge für den Test des Digitalschaltungsbausteins (20) mit dem Testgerät (30), der programmierbaren Registereinheit (12) und dem n:1-Multiplexer (13) in Verbindung steht;
einen Datenpfad (15), der zur Erzeugung des Datenhinter­ grunds, mit dem der zu testende Baustein (30) beschrieben wird und mit dem die vom zu testenden Baustein (30) ausge­ lesenen Daten verglichen werden, mit dem Testgerät(30) und dem n:1-Multiplexer (13) verbunden ist;
eine Schnittstelleneinheit (16), die mit dem zu testenden Baustein (20), dem Adreßzähler (14), der programmierbaren Registereinheit (12), dem n:1-Multiplexer (13), dem Daten­ pfad (15) und dem Testgerät (30) in Verbindung steht, um, synchronisiert durch ein BOST-internes Taktsystem (17) zeitgleich hochgenaue Ausgangssignale und Bewertungszeit­ punkte für die vom getesteten Baustein (20) getriebenen Daten zu erzeugen, und
das BOST-interne Taktsystem, das einen Frequenzvervielfa­ cher (17) zur Vervielfachung der Frequenz eines vom Test­ gerät (30) vorgegebenen Taktsignals auf die Taktfrequenz des zu testenden Bausteins (20) aufweist.

2. Testsystem nach Anspruch 1, dadurch gekennzeichnet, daß für den Test von SDRAM-Bausteinen der BOST-Baustein (10) über Inhalte der Registereinheit (14) zwischen Single Data Rate (SDR) und Double Data Rate (DDR) umschaltbar ist.

3. Testsystem nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der BOST-Baustein (10) zwei Betriebszustände hat:

• a) einen Ladezustand, in dem vor jedem Test des zu testenden Bausteins (20) die Register der programmierbaren Regi­ stereinheit (12) zur Ablaufsteuerung des initiierten nachfolgenden Tests vom Testgerät (30) geladen werden, und
• b) einen Testablaufzustand, während dessen die Sequenz der Ausgangssignale zum zu testenden Baustein (20) sowohl über die in die programmierbare Registereinheit (12) ge­ ladenen Registerwerte als auch über die vom Testgerät (30) gelieferten Signalwerte gesteuert werden.

4. Testsystem nach Anspruch 3, dadurch gekennzeichnet, daß die Registereinheit (12) im Ladezustand (a) außerdem vom Testgerät (30) vorbestimmte Registerinhalte über die Phasen­ lage der Ausgangspingruppen speichert.

5. Testsystem nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß die Registereinheit (12) im Testablaufzustand (b) dazu ein­ gerichtet ist, durch Steuersignale vom Testgerät (30) be­ stimmte Registerinhalte auszuwählen.

6. Testsystem nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Schnittstelleneinheit (16) außerdem dazu eingerichtet ist, die Phasenlage der zum zu testenden Baustein (20) aus­ zugebenden Ausgangssignale getrennt für unterschiedliche Pingruppen zu variieren.

7. Testsystem nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Schnittstelleneinheit (16) außerdem dazu eingerichtet ist, die Phasenlage der von dem unter Test stehenden Bau­ stein (20) ankommenden Eingangssignale getrennt für unter­ schiedliche Pingruppen zu testen.

8. Testsystem nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß in der Schnittstelleneinheit (16) die Spannungspegel der zum zu testenden Baustein (20) ausgegebenen Ausgangssignale und die Vergleichspegel für die vom getesteten Baustein (20) an­ kommenden Eingangssignale von außen vorgebbar sind.

9. Testsystem nach Anspruch 8, dadurch gekennzeichnet, daß die Spannungspegel und die Vergleichspegel vom Testgerät (30) vorgegeben werden.

10. Testsystem nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß das BOST-interne Taktsystem eine Rückführung (CTB) des vom Taktsystem erzeugten Taktsignals (CFB) vom zu testenden Bau­ stein (20) zum BOST-Baustein (10) aufweist, um aus einer daraus ermittelten Signallaufzeit zwischen dem BOST-Baustein (10) und dem zu testenden Baustein (20) den exakten Bewer­ tungszeitraum für die vom getesteten Baustein (20) getriebe­ nen Daten zu definieren.

11. Testsystem nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß der BOST-Baustein (10) für eine einfache GO/NO GO-Testaus­ wertung eingerichtet ist.

12. Testsystem nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß jeweils ein BOST-Baustein (10) einem zu testenden Baustein (20) zugeordnet ist.

13. Testsystem nach Anspruch 12, dadurch gekennzeichnet, daß der BOST-Baustein (10) für den Test von Speicherbausteinen (20) auf Scheibenebene in die dazu verwendete Nadelkarte in­ tegriert ist.

14. Testsystem nach Anspruch 12, dadurch gekennzeichnet, daß für den Test von Speicherbausteinen (20) auf Komponentenebe­ ne jeweils ein BOST-Baustein (10) auf einer Leiterplatte di­ rekt neben oder unterhalb des jeweiligen Sockels des testen­ den Speicherbausteins (20) angeordnet ist.

15. BOST-Baustein für ein Testsystem und mit den Funktionen nach einem der Ansprüche 1 bis 14, dadurch gekennzeichnet, daß er als ASIC-Halbleiterschaltkreis implementiert ist.