DE19921756A1 - Speichertestvorrichtung und Datenselektionsschaltkreis - Google Patents

Abstract

Eine Speichertestvorrichtung weist einen Mustergenerator auf, der sämtliche Signale erzeugt, die für ein Paketsignal in einem Zyklus verwendet werden, einen Pin-Datenselektor, der ein Paketsignal erzeugt durch Selektieren einiger der Signale, die durch den Mustergenerator erzeugt werden und mehrfaches Ausgeben der selektierten Signale, einen Speicherbausteinsockel, der Testdaten in den Speicherbaustein schreiben kann und Testdaten aus dem Speicherbaustein lesen kann, und einen Komparator, der Erwartungswertdaten mit Testdaten vergleicht.

Description

Diese Patentanmeldung beansprucht Prioritäten, basierend auf einer japanischen Patentanmeldung H10-151881, die am 18. Mai 1998 angemeldet wurde, und auf H10-130060, die am 13. Mai 1998 angemeldet wurde, auf deren Inhalte hiermit Bezug genommen wird.

HINTERGRUND DER ERFINDUNG 1. Gebiet der Erfindung

Die vorliegende Erfindung betrifft eine Speichertest­ vorrichtung. Die vorliegende Erfindung betrifft insbe­ sondere eine Speicherbaustein-Testvorrichtung zum Testen eines Paketsystem-Speicherbausteins.

2. Beschreibung des Standes der Technik

Fig. 1 zeigt eine schematische Darstellung einer her­ kömmlichen Speicherbaustein-Testvorrichtung, zum Testen eines Speicherbausteins. Diese Speicherbaustein-Test­ vorrichtung weist einen Muster-Generator 10 auf, einen Pin-Datenselektor 20, einen Wellenformbilder 30, einen Speicherbausteinsockel 40 und einen Komparator 50. Ein Speicherbaustein 45 wird während des Tests in einem Sockel 42 des Speicherbausteinsockels 40 gehal­ ten. Der Mustergenerator 10 erzeugt ein Mustersignal 12, das eine Adresse, ein Steuersignal 25 und Daten enthält, die in dem Speicherbaustein 45 abzuspeichern sind. Die Daten enthalten ein Erwartungswert-Datensig­ nal 27, das durch den Komparator 50 mit einem Ausgangs­ signal 44 verglichen wird, das vom Speicherbaustein 45 erzeugt wird. Das Mustersignal 12, das durch den Mu­ stergenerator 10 erzeugt wird, wird dem Pin-Datenselek­ tor 20 zugeführt.

Ein Testdatensignal 26 wird in den Speicherbaustein 45 entsprechend der Adresse und des Steuersignals 25 geschrieben, das dem Speicherbaustein 45 zugeführt wird. Das Erwartungswert-Datensignal 27 ist gleich dem Erwartungswert, der erwartungsgemäß von dem Speicherbaustein 45 ausgegeben wird, wenn der Speicher­ baustein 45 normal arbeitet. Das Erwartungswert- Datensignal 27 wird mit dem Ausgangssignal 44 ver­ glichen, das durch den Komparator 50 vom Speicher­ bausteinsockel 40 ausgelesen wird.

Der Pin-Datenselektor 20 selektiert die Adresse und das Steuersignal 25, das Teil des Mustersignals 12 ist, um die Adresse und das Steuersignal 25 zuge­ ordneten Pins des Speicherbausteinsockels 40 zuzu­ weisen. Der Pin-Datenselektor 20 liefert das Test­ datensignal 26, das in den Speicherbaustein 45 geschrieben wird und das Erwartungswert-Datensignal 27, das durch den Komparator 50 mit dem Ausgangssignal 44 verglichen wird- das von dem Speicherbaustein 45 geliefert wird. Das Testdatensignal 26 und das Erwartungswert-Datensignal 27 weisen das gleiche Mustersignal auf.

Das Adress- und Steuersignal 25, das vom Pin-Daten­ selektor 20 erzeugt wird, werden dem Wellenformbilder 30 zugeführt. Der Wellenformbilder formt die Wellenform des Adress- und des Steuersignals 25, zum Anpassen der Wellenform des Adress- und des Steuersignals 25 an die Charakteristik des Speicherbausteins 45, und der Wellenformbilder 30 erzeugt das hinsichtlich der Wellenform geformte Adress- und Steuersignal 32. Der Wellenformbilder 30 paßt auch den Zeitpunkt für die Zufuhr des Signals zum Speicherbaustein 45 an. Das hinsichtlich seiner Wellenform geformte Adress- und Steuersignal 32 wird dem Speicherbausteinsockel 40 zugeführt.

Wenn das Steuersignal 25 eine Schreibaufforderung anzeigt, die verlangt, daß Daten geschrieben werden, wird die Wellenform des Testdatensignals 26 durch den Wellenformbilder geformt und das sich ergebende, in seiner Wellenform geformte Testdatensignal 33, wird in den Speicherbaustein 45 geschrieben. Die Test­ daten, die in den Speicherbaustein 45 geschrieben werden, werden infolge eines Leseaufforderungssignals aus dem Speicherbausteinsockel 40 gelesen, das durch den Mustergenerator 10 erzeugt wird. Das Ausgangssignal 44 wird dem Komparator zum Vergleich mit dem Erwartungswert-Datensignal 27 zugeführt.

Fig. 2 zeigt ein Blockschaltbild eines Sub-Pin- Datenselektors 20a des Pin-Datenselektors 20. Der Pin-Datenselektor 20 weist die selbe Anzahl an Sub-Pin- Datenselektoren 20a auf, wie die Anzahl von Eingangs­ signal-Pins des Speicherbausteins 45. Der Sub-Pin- Datenselektor 20a weist Multiplexer 21a und 23a und Register 22a und 24a auf. Die Register 22a und 24a sind jeweils mit den Steuereingängen der Multiplexer 21a und 23a verbunden.

Das Mustersignal 12, das vom Mustergenerator 10 erzeugt wird, wird dem Multiplexer 21a zugeführt. Der Multiplexer 21a wird durch das Register 22a gesteuert. Das Register 22a zeigt an, welches Signal aus dem Mustersignal 12 für den Multiplexer 21a selektiert werden soll. Der Multiplexer 21a selektiert dann eines der Adreßsignale und eines der Steuersignale 25a, die einem bestimmten Pin des Speicherbausteins 45 zugeführt werden.

Der Multiplexer 23a und das Register 24a werden hier nicht verwendet. Jedes der Adress- und Steuersignale 25a, die von jedem Pin-Datenselektor 20a selektiert werden, wird dem Wellenformbilder 30 zugeführt. Die selektierten Adress- und Steuersignale 25a erzeugen ein einziges Adress- und Steuersignal 25. Das Adress- und Steuersignal 25 wird über den Wellenformbilder 30, den Speicherbausteinsockel 40, dem Speicherbaustein 45 zugeführt.

Die Testdaten 26 und das Erwartungswert-Datensignal 27 werden ebenfalls vom Sub-Pin-Datenselektor erzeugt.

Wenn die Testdaten 26 dem Sub-Pin-Datenselektor 20a zugeführt werden, gibt das Register 22a an, welches Testdatensignal aus dem Mustersignal 12 für den Multiplexer 21a ausgesondert werden soll. Der Multiplexer 21a selektiert daraufhin ein Testdaten­ signal 26a aus dem Mustersignal 12. Die Wellenform des Testdatensignals 26a wird durch den Wellenformbilder 30 geformt und das sich ergebende, in seiner Wellenform geformte Testdatensignal 33a wird in den Speicherbaustein 45 geschrieben.

Der Mustergenerator 10 liefert ein Lesesignal an den Speicherbaustein 45 und der Speicherbaustein 45 erzeugt geschriebene Testdaten als Ausgangssignal 44 für den Komparator 50. Zu diesem Zeitpunkt erzeugt der Pin- Datenselektor 20 das Erwartungswert-Datensignal 27 für den Komparator 50. Der Sub-Pin-Datenselektor 20a selektiert das Erwartungswert-Datensignal 27a unter Verwendung des Multiplexers 23a und des Registers 24a in der gleichen Weise, als wenn der Sub-Pin- Datenselektor 20a das Testsignal 26a selektiert. Der Komparator 50 vergleicht das Ausgangssignal 44 mit dem Erwartungwert-Datensignal 27.

Da sich die Speicherbaustein-Technologie fortentwickelt hat, wurde der Paketsystem-Speicherbaustein gebräuch­ lich und es ist schwierig, Paketsystem-Speicherbau­ steine mit herkömmlichen Speichertestvorrichtungen zu testen. Ein Paketsystem-Speicherbaustein ist ein Speicher, dem eine Vielzahl von Kommandosignalen in einem Paket zugeführt werden und der mit hoher Geschwindigkeit Daten sequentiell an sequentielle Adressen schreibt.

Fig. 3 zeigt die Pin-Komponenten eines Paketsystem- Speicherbausteins. Dieser Paketsystem-Speicherbaustein hat 10 Eingangs-Pins CA0-CA9 zur Eingabe von Adreß­ signalen und Steuersignalen, einen Takt-Pin CLK und 18 Dateneingangs- und Ausgangs-Pins DQ0-DQ17. Diese Dateneingangs- und Ausgangs-Pins sind in zwei Gruppen unterteilt, DQ0-DQ8 und DQ9-DQ17 und jede Gruppe empfängt und erzeugt 8 Daten-Bits und ein Paritäts-Bit.

Fig. 4 zeigt ein Beispiel eines Schreib-Lese-Anfor­ derungspakets, das das Kommandosignal ist, welches dem Paketsystem-Speicherbaustein zugeführt wird. Bei diesem Beispiel werden ein Kommando-Code, Cmd5-Cmd0, Bank-Adressen, BNK2-BNK0, Zeilenadressen, Row9-Row0 und Spaltenadressen, Col6-Col0, dem Speicherbaustein über vier Zyklen des Taktgebers CLK von den Pins CA0- CA9 zugeführt.

Fig. 5 zeigt die Belegung von Testerresourcen, die dem Lese-Schreib-Anforderungspaket entspricht, das in Fig. 4 gezeigt ist. Wie in Fig. 5 gezeigt ist, sind mehrere Signale einem einzelnen Pin zugewiesen, zum Zuführen des Kommandosignals zum Paketsystem- Speicherbaustein. Bei diesem Beispiel sind dem Pin CA0 vier Signale, C5, X8, 0 und X0 zugewiesen. Der Pin-Datenselektor 20, der herkömmlichen Speichertest­ vorrichtung, kann einem Pin jedoch nur ein Signal zuweisen und die Paketsignale müssen für jeden Zyklus vom Mustergenerator 10 erzeugt werden, um dem Paketsystem-Speicherbaustein mit der herkömmlichen Speichertestvorrichtung zu testen.

Es ist aber schwierig, ein Paket von Signalen zu erzeugen, das ein Block sequentieller Signale mit Adreßsignalen und Steuersignalen ist, indem man das Paket von Signalen Zyklus für Zyklus aufteilt. Insbe­ sondere wenn die Kapazität von Speicherbausteinen größer wird, wird es schwieriger, die Datenmuster zu erzeugen. In diesem Fall steigen die Kosten zum Erzeugen der Datenmuster, so daß die Kosten für das Testen von Speicherbausteinen mit herkömmlichen Speichertestvorrichtungen höher werden, als der Markt zu tragen bereit ist.

Angesichts dieser Probleme ist es ein Ziel der vorlie­ genden Erfindung, eine Speicherbaustein-Testvorrichtung zu schaffen, welche die Erzeugung von Testmustern für Paketsystemspeicherbausteine erleichtert. Es ist ferner ein Ziel der vorliegenden Erfindung, einen Schaltkreis zu schaffen, der in einfacher Weise ein Ausgangssignal aus einer Vielzahl von Signalen selektiert.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist somit ein Ziel der vorliegenden Erfindung, eine Speicherbaustein-Testvorrichtung und einen Datenselek­ tierungsschaltkreis zu schaffen, die geeignet sind, die zuvor beschriebenen Probleme zu lösen. Das Ziel der vor­ liegenden Erfindung kann durch die in den unabhängigen Ansprüchen der vorliegenden Erfindung beschriebenen Merkmalskombinationen erreicht werden. Die abhängigen Ansprüche der vorliegenden Erfindung geben weitere vorteil­ hafte Ausführungsbeispiele der vorliegenden Erfindung an.

Die vorliegende Erfindung schlägt eine Speicherbaustein- Testvorrichtung zum Testen eines Paketsystem-Speicher­ bausteins vor, bei dem Eingangs- und Ausgangsdaten durch eine Vielzahl von Signalpaketen gesteuert werden, die zumindest Teile eines Adreßsignals und eines Steuersignals enthalten.

Gemäß der ersten Ausführungsform der vorliegenden Erfindung wird eine Speicherbaustein-Testvorrichtung geschaffen, zum Testen eines Paketsystem-Speicherbausteins, der durch eine Vielzahl von Zyklen eines Paketsignals gesteuert wird, das mindestens einen Teil eines Adreßsignals, einen Teil eines Steuersignals, einen Teil von Testdaten und einen Teil eines Erwartungswertdatums enthält, das erwartungsgemäß von einem herkömmlichen Speicherbaustein erzeugt wird. Diese Speicherbaustein-Testvorrichtung weist einen Mustergenerator auf, der Grundsignale erzeugt, die in der Vielzahl von Zyklen von Paketsignalen in jedem Zyklus verwendet werden, einen Pin-Daten-Selektor, der jeden Zyklus des Paketsignals durch Selektieren unterschiedlicher Signale in jedem der Vielzahl von Zyklen aus den Basissignalen selektiert, die durch den Mustergenerator erzeugt werden und durch Erzeugen der selektierten Grundsignale in jedem der Vielzahl von Zyklen, wobei ein Speicherbausteinsockel, der den Speicherbaustein hält, die Testdaten in den Speicher­ baustein schreibt und die Testdaten aus dem Speicherbaustein liest, indem jeder Zyklus des Paketsignals vorgesehen ist, das durch den Pin-Datenselektor für den Speicherbaustein erzeugt wird und einen Komparator, der die Erwartungs­ wertdaten, die durch den Pin-Datenselektor erzeugt werden, mit den Testdaten vergleicht, die aus dem Speicherbaustein gelesen werden.

Eine Speicherbaustein-Testvorrichtung kann so aufgebaut sein, daß der Pin-Datenselektor einen Sub-Pin-Datenselektor aufweist, der ein Ausgangssignal, welches das Paketsignal bildet, aus den Basissignalen in den jeweiligen Zyklen selektiert und das selektierte Ausgangssignal in den jeweiligen Zyklen ausgibt und eine Anzahl von Sub-Pin- Datenselektoren, die größer als die Anzahl von Eingangs­ signal-Pins des Speicherbausteins ist.

Eine Speicherbaustein-Testvorrichtung kann so aufgebaut sein, daß jeder der Sub-Pin-Datenselektoren einen ersten Multiplexer aufweist, der das Ausgangssignal aus den Grundsignalen selektiert.

Eine Speicherbaustein-Testvorrichtung kann so aufgebaut sein, daß jeder der Sub-Pin-Datenselektoren eine Vielzahl von Registern aufweist, die Selektierungsdaten aufweisen, die angeben, welches Ausgangssignal aus den Grundsignalen selektiert werden soll und wobei jeder Sub-Pin-Datenselektor das Ausgangssignal entsprechend den Selektierungsdaten selektiert.

Eine Speicherbaustein-Testvorrichtung kann so aufgebaut sein, daß jeder der Sub-Pin-Datenselektoren einen zweiten Mulitplexer aufweist, der ein Register aus der Vielzahl von Registern selektiert, zum Ausgeben der Selektierungs­ daten, die in dem selektierten Register enthalten sind und wobei der erste Multiplexer das Ausgangssignal entsprechend den Selektierungsdaten selektiert, die vom zweiten Multiplexer erzeugt werden.

Es kann eine Speicherbaustein-Testvorrichtung vorgesehen sein, die ferner einen Register-Selektierungssignalgenerator aufweist, der ein Register-Selektierungssignal erzeugt, zum Angeben, welches Register selektiert werden soll und bei dem der zweite Multiplexer das Register entsprechend dem Register-Selektierungssignal selektiert.

Es kann eine Speicherbaustein-Testvorrichtung vorgesehen sein, bei der der Mustergenerator den Register-Selektierungs­ signalgenerator aufweist.

Es kann eine Speicherbaustein-Testvorrichtung vorgesehen sein, die ferner einen Wellenformbilder aufweist, der eine Wellenform des Paketsignals, das von dem Pin-Datenselektor erzeugt wird, in einen Wellenformtyp umwandelt, der von dem Speicherbaustein benötigt wird.

Es kann eine Speicherbaustein-Testvorrichtung vorgesehen werden, bei der die Inhalte der Vielzahl von Registern und des Registerselektierungssignals entsprechend dem Speicherbausteintyp programmierbar sind.

Es kann eine Speicherbaustein-Testvorrichtung vorgesehen sein, die ferner einen Daten-Selektierungssignalgenerator aufweist, der ein Datenselektierungssignal erzeugt, das angibt, welches Ausgangssignal aus den Basissignalen selek­ tiert werden soll, wobei jeder der Sub-Pin-Datenselektoren einen Logikschaltkreis aufweist, dem einige der Grundsignale zugeführt werden, und der das Ausgangssignal aus den zuge­ führten Grundsignalen in jedem der Vielzahl von Zyklen selektiert und das Ausgangssignal in jedem der Vielzahl von Zyklen entsprechend dem Daten-Selektierungssignal erzeugt.

Es kann eine Speicherbaustein-Testvorrichtung vorgesehen sein, bei der der Pin-Datenselektor einen Selektierungs­ signal-Selektierungsschaltkreis aufweist, der jedes der Ausgangssignale erzeugt, die von jedem der Sub-Pin-Daten­ selektoren für den Speicherbausteinsockel erzeugt werden.

Es kann eine Speicherbaustein-Testvorrichtung vorgesehen sein, bei der der Logikschaltkreis ein programmierbarer Logikschaltkreis ist und die Inhalte des Logikschaltkreises und das Datenselektierungssignal entsprechend dem Typ des Speicherbausteins programmierbar sind.

Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung wird eine Speicherbaustein-Testvorrichtung zum Testen eines Speicherbausteins geschaffen. Die Speicherbau­ stein-Testvorrichtung weist einen Mustergenerator auf, der Datensignale zur Verwendung in Testdaten erzeugt, die dem Speicherbaustein zugeführt werden, einen Pin-Datenselek­ tor, der die Testdaten und ein Erwartungswertdatum erzeugt, das erwartungsgemäß von einem herkömmlichen Speicherbaustein erzeugt wird, durch Selektieren einiger der Datensignale, die durch den Mustergenerator erzeugt werden und durch mehrmaliges Ausgeben der selektierten Datensignale, einen Speicherbausteinsockel, der den Speicherbaustein hält, die Testdaten in den Speicherbaustein schreibt und die Testdaten aus dem Speicherbaustein liest und einen Kompara­ tor, der das Erwartungswertdatum, das durch den Pin- Datenselektor erzeugt wird, mit dem Testdatum vergleicht, das aus dem Speicherbaustein ausgelesen wird.

Es kann eine Speicherbaustein-Testvorrichtung vorgesehen sein, bei der der Pin-Datenselektor einen Sub-Pin-Daten­ selektor aufweist, der die Testdaten und die Erwartungswert­ daten aus den Datensignalen selektiert und die Testdaten und die Erwartungswertdaten mehrmals ausgibt und eine Anzahl von Sub-Pin-Datenselektoren, die größer als die Anzahl von Eingangssignal-Pins des Speicherbausteins ist und jeder der Sub-Pin-Datenselektoren einen Testdatenselektierungs­ schaltkreis aufweist, der die Testdaten aus den Datensignalen selektiert.

Es kann eine Speicherbaustein-Testvorrichtung vorgesehen sein, bei der der Testdatenselektierungsschaltkreis einen ersten Multiplexer aufweist, der die Testdaten aus den Datensignalen selektiert.

Es kann eine Speicherbaustein-Testvorrichtung vorgesehen sein, bei der der Testdaten-Selektierungsschaltkreis eine Vielzahl von Registern aufweist, die ein Selektierungsdatum enthalten, das angibt, welches der Testdaten aus den Daten­ signalen selektiert werden soll und bei der der Testdaten- Selektierungsschaltkreis die Testdaten entsprechend dem in der Vielzahl von Registern enthaltenen Selektierungsdatum selektiert.

Es kann eine Speicherbaustein-Testvorrichtung vorgesehen sein, bei der der Testdaten-Selektierungsschaltkreis einen zweiten Multiplexer aufweist, der ein Register aus der Vielzahl von Registern selektiert, zum Erzeugen der in dem selektierten Register enthaltenen Selektierungsdaten und der erste Multiplexer selektiert die Testdaten ent­ sprechend dem Selektierungsdaten-Ausgangssignal des zweiten Multiplexers.

Es kann eine Speicherbaustein-Testvorrichtung vorgesehen sein, die ferner einen Wellenformbilder aufweist, der eine Wellenform der durch den Pin-Datenselektor erzeugten Testdaten in einen Wellenformtyp umformt, der von dem Speicherbaustein benötigt wird.

Es kann eine Speicherbaustein-Testvorrichtung vorgesehen sein, die ferner einen Datenselektierungssignalgenerator aufweist, der ein Datenselektierungssignal erzeugt, das angibt, welche Testdaten aus den von dem Mustergenerator erzeugten Datensignalen selektiert werden sollen, wobei jeder der Testdatenselektierungsschaltkreise einen Logik­ schaltkreis aufweist, dem einige, der durch den Mustergenerator erzeugten Datensignale zugeführt werden und der die Testdaten aus den Datensignalen selektiert und die Testdaten entsprechend dem Datenselektierungssignal erzeugt.

Es kann eine Speicherbaustein-Testvorrichtung vorgesehen sein, bei der der Pin-Datenselektor einen Selektorsignal- Selektierungsschaltkreis aufweist, der jedes von jedem Testdatenselektierungsschaltkreis erzeugte Testdatum dem Speicherbausteinsockel zuführt.

Es kann eine Speicherbaustein-Testvorrichtung vorgesehen sein, bei der jeder der Sub-Pin-Datenselektoren ferner einen Erwartungswert-Datenselektierungsschaltkreis aufweist, zum Selektieren der Erwartungswertdaten aus den Datensignalen und zum Ausgeben der Erwartungswertdaten an den Komparator.

Es kann eine Speicherbaustein-Testvorrichtung vorgesehen sein, bei der der Erwartungswert-Datenselektierungsschalt­ kreis einen ersten Multiplexer aufweist, der die Erwar­ tungswertdaten aus den Datensignalen selektiert.

Es kann eine Speicherbaustein-Testvorrichtung vorgesehen sein, bei der der Erwartungswert-Datenselektierungsschalt­ kreis eine Vielzahl von Registern aufweist, die ein Selek­ tierungsdatum enthalten, das angibt, welches Erwartungswert­ datum aus den Datensignalen selektiert werden soll und der Erwartungswert-Datenselektierungsschaltkreis selektiert die Erwartungswertdaten entsprechend den Selektierungsdaten, die in der Vielzahl von Registern enthalten sind.

Es kann eine Speicherbaustein-Testvorrichtung vorgesehen sein, bei der jeder der Erwartungswert-Datenselektierungs­ schaltkreise einen zweiten Multiplexer aufweist, der ein Register aus der Vielzahl von Registern selektiert, zum Ausgeben der in dem selektierten Register enthaltenen Selektierungsdaten und der erste Multiplexer selektiert die Erwartungswertdaten entsprechend den vom zweiten Multiplexer erzeugten Selektierungsdaten.

Es kann eine Speicherbaustein-Testvorrichtung vorgesehen sein, die ferner einen Registerselektierungssignalgenerator aufweist, der ein Registerselektierungssignal erzeugt, zum Angeben, welches Register selektiert werden soll, und der zweite Mulitplexer selektiert das Register entsprechend dem Registerselektierungssignal.

Es kann eine Speicherbaustein-Testvorrichtung vorgesehen sein, die ferner einen Datenselektierungssignalgenerator aufweist, der ein Datenselektierungssignal erzeugt, das angibt, welche Erwartungswertdaten aus den durch den Mus­ tergenerator erzeugten Datensignalen selektiert werden sollen, wobei jeder der Erwartungswertdatenselektierungs­ schaltkreise einen Logikschaltkreis aufweist, dem einige der durch den Mustergenerator erzeugten Datensignale zugeführt werden und der die Erwartungswertdaten aus den Datensignalen selektiert und die Erwartungswertdaten ent­ sprechend dem Datenselektierungssignal an den Komparator abgibt.

Es kann eine Speicherbaustein-Testvorrichtung vorgesehen sein, bei der der Pin-Datenselektor einen Selektierungs­ signal-Selektierungsschaltkreis aufweist, der jedes Erwartungswertdatum, das von jedem der Erwartungswertdaten­ selektierungsschaltkreise erzeugt wird, dem Speicherbau­ steinsockel zuführt.

Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung ist ein Datenselektierungsschaltkreis vorgesehen, der ein Ausgangssignal aus mehreren Signalen selektiert und das Ausgangssignal abgibt. Der Datenselektierungsschalt­ kreis weist einen ersten Multiplexer auf, dem die Vielzahl von Signalen zugeführt werden, eine Vielzahl von Registern, die ein Selektierungsdatum enthalten, das angibt, welches Ausgangssignal selektiert werden soll, einen zweiten Multi­ plexer, der ein Register aus der Vielzahl von Registern selektiert, zum Ausgeben der in dem selektierten Register enthaltenen Selektierungsdaten, und der erste Mulitplexer selektiert das Ausgangssignal entsprechend den vom zweiten Mulitplexer ausgegebenen Selektierungsdaten.

Gemäß einer weiteren Ausführungsform der vorliegenden Erfin­ dung ist ein Datenselektierungsschaltkreis vorgesehen, der ein Ausgangssignal aus einer Vielzahl von Signalen selektiert und das Ausgangssignal abgibt. Der Datenselek­ tierungsschaltkreis weist einen Logikschaltkreis auf, dem einige der Vielzahl von Signalen zugeführt werden und der das Ausgangssignal aus den Eingangssignalen selektiert und das selektierte Ausgangssignal entsprechend einem Daten­ selektierungssignal abgibt, das angibt, welches Ausgangs­ signal aus den Eingangssignalen selektiert werden soll.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 zeigt ein Ausführungsbeispiel einer herkömmlichen Speicherbaustein-Testvorrichtung;

Fig. 2 zeigt einen Sub-Pin-Datenselektor 20a des in Fig. 1 gezeigten Pin-Datenselektors 20;

Fig. 3 zeigt ein Ausführungsbeispiel von Pin-Komponenten eines Paketsystem-Speicherbausteins und ferner ein Ausführungsbeispiel eines Paketsystem- Speicherbausteins, der bei der ausführlichen Beschreibung der Erfindung verwendet wird;

Fig. 4 zeigt ein Beispiel eines Lese-Schreib-Anfor­ derungspaketsignals, das ein Kommandosignal für die Zuführung zu einem Paketsystem-Speicher­ baustein ist;

Fig. 5 zeigt ein Beispiel für die Belegung von Tester­ resourcen, entsprechend dem in Fig. 4 gezeigten Lese-Schreib-Anforderungspaket;

Fig. 6 zeigt eine Speicherbaustein-Testvorrichtung der vorliegenden Erfindung;

Fig. 7 zeigt den in Fig. 6 gezeigten Pin-Datenselektor 70;

Fig. 8 zeigt ein Zeitdiagramm entsprechend dem ersten Ausführungsbeispiel der vorliegenden Erfindung, wenn ein Kommandosignal 100 zum Schreiben ange­ fordert wird;

Fig. 9 zeigt ein Zeitdiagramm entsprechend dem ersten Ausführungsbeispiel der Erfindung, wenn das Kommandosignal 100 zum Lesen angefordert wird;

Fig. 10 zeigt ein weiteres Ausführungsbeispiel einer Speicherbaustein-Testvorrichtung der vorliegenden Erfindung;

Fig. 11 zeigt den in Fig. 10 gezeigten Pin-Datenselektor 71.

AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG

Die vorliegende Erfindung wird unter Bezugnahme auf die Ausführungsbeispiele der vorliegenden Erfindung erläutert. Die folgenden Ausführungsbeispiele begrenzen jedoch nicht den Umfang der vorliegenden Erfindung, der in den Ansprüchen angegeben ist. Ferner sind nicht alle in den Ausführungs­ beispielen beschriebenen Merkmalskombinationen notwen­ digerweise wesentlich für die vorliegende Erfindung.

Fig. 6 zeigt die Speicherbaustein-Testvorrichtung gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung. Die in Fig. 6 gezeigten Komponenten, die die gleichen Bezugszeichen wie in Fig. 1 haben, sind in gleicher Weise aufgebaut, wie die in Fig. 1 gezeigten Komponenten und deshalb wird auf die Erläuterungen der in Fig. 6 gezeigten Komponenten verzichtet. Die Speicherbaustein-Testvorrichtung gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfin­ dung weist einen Mustergenerator 60 auf, einen Pin- Datenselektor 70, einen Wellenformbilder 30, einen Speicher­ bausteinsockel 40 und einen Komparator 50. Der zu testende Speicherbaustein 46 ist ein Paketsystem-Speicherbaustein. Der Speicherbaustein 46 weist die in Fig. 3 gezeigten Pin- Komponenten auf. Der Speicherbaustein 46 wird in einem Sockel 42 auf dem Speicherbausteinsockel 40 gehalten und wird getestet, um festzustellen, ob der Speicherbaustein 46 ordnungsgemäß arbeitet.

Der Mustergenerator 60 erzeugt Adreßsignale, Steuersignale, Datensignale, usw. Die Vielzahl von Zyklen von Paket­ kommandosignalen, die Kommandosignale, Bankadreßsignale, Zeilenadreßsignale und in Fig. 4 gezeigte Spaltenadreßsignale enthalten, werden dem Paketsystem-Speicherbaustein 46 zuge­ führt. Die Datensignale können Testdaten enthalten, die in die Paketsystem-Speicherbausteinen geschrieben werden. Gegenüber dem Mustergenerator 10, der in der Beschreibung des Standes der Technik erläutert wurde, erzeugt der Mus­ tergenerator 60 sämtliche Signale, die von dem Paketsystem- Speicherbaustein 46 als Eingangs- oder Ausgangsdaten in einem Taktzyklus benötigt werden. Da der Mustergenerator 10, der bei der herkömmlichen Speicherbaustein-Testvor­ richtung verwendet wird, nicht eine Vielzahl von Zyklen von Signalen auf einmal erzeugen kann, erzeugt der Mus­ tergenerator 10 ein Paketsignal, das in einzelne Zyklussignale aufgeteilt ist. Das durch den Mustergenerator 60 erzeugte Mustersignal wird dem Pin-Datenselektor 70 zugeführt. Der Mustergenerator 60 weist einen Registerselek­ tierungssignalgenerator 104 auf, der ein Register­ selektierungssignal 64 an den Pin-Datenselektor 70 liefert. Der Registerselektierungssignalgenerator 104 muß nicht innerhalb des Mustergenerators 60 angeordnet sein, sondern kann außerhalb des Mustergenerator 60 angeordnet sein. Der Zusammenhang zwischen den Registerselektierungssignal 64 und dem Pin-Datenselektor 70 wird später, unter Bezugnahme auf Fig. 7, erläutert.

Der Pin-Datenselektor 70 selektiert das Mustersignal 62, das durch den Mustergenerator 60 erzeugt worden ist, um das Mustersignal 62 jedem der zugeordneten Pins des Speicher­ bausteinsockels zuzuordnen. Da der Mustergenerator 60 sämtliche der von dem Paketsystemspeicherbaustein 64 in einem Zyklus benötigten Signale erzeugt, teilt der Pin- Datenselektor 70 ein Kommandosignal 100 innerhalb eines Mustersignals 62 in mehrere Zyklen auf und gibt das Komman­ dosignal 100 als Paketsignal ab. Der Pin-Datenselektor 70 erzeugt ferner ein Testdatensignal 101, das in den Paket­ system-Speicherbaustein 46 geschrieben wird und der Pin- Datenselektor 70 erzeugt ein Erwartungswertdatensignal 102, das dem Komparator 50 zugeführt wird.

Das Kommandosignal 100, das durch den Pin-Datenselektor 70 selektiert wird, wird dem Wellenformbilder 30 zugeführt. Der Wellenformbilder 30 formt die Wellenform eines Signals entsprechend den Eigenschaften des Paketsystem-Speicher­ bausteins 46. Der Wellenformbilder 30 paßt ferner den Zeit­ punkt der Bereitstellung des Kommandosignals 100 an den Paketsystem-Speicherbaustein 46 an. Das in seiner Wellenform geformte Kommandosignal 32 ist das Kommandosignal, dessen Wellenform durch den Wellenformbilder 30 geformt ist. Das in seiner Wellenform geformte Kommandosignal 32 wird dem Speicherbausteinsockel 40 als Paketsignal in mehreren Zyklen zugeführt. Wenn das Adreßsignal und das Steuersignal, das im Kommandosignal 100 enthalten ist, verlangt, Daten zu schreiben, werden die durch das Testdatensignal 101 gelie­ ferten Testdaten in den Paketsystem-Speicherbaustein 46 geschrieben. Wenn das Kommandosignal 100, das dem Paket­ system-Speicherbaustein 46 zugeführt wird, auffordert, Daten zu lesen, werden die geschriebenen Testdaten aus dem Paketsystem-Speicherbaustein 46 gelesen. Das sich erge­ bende Ausgangssignal 44, das aus dem Paketsystem-Speicher­ baustein 46 ausgelesen wird, wird dem Komparator 50 zuge­ führt. Der Pin-Datenselektor 70 erzeugt nicht nur das Testdatensignal 101, sondern auch das Erwartungswertdaten­ signal 102, das erwartungsgemäß vom Speicherbaustein 46 erzeugt wird, wenn der Speicherbaustein 46 ordnungsgemäß arbeitet. Das Erwartungswertdatensignal 102 wird dem Kompara­ tor 50 zugeführt und mit dem Ausgangssignal 44 verglichen.

Fig. 7 zeigt den Schaltplan eines Sub-Pin-Datenselektors 70a gemäß der vorliegenden Erfindung. Der Pin-Datenselektor 70 weist mindestens ebensoviele Sub-Pin-Datenselektoren 70a auf, wie die Anzahl von Eingangssignal-Pins des Paket­ system-Speicherbausteins. Mit anderen Worten ist jeder der Sub-Pin-Datenselektoren 70a einem der mehreren Eingangs­ signal-Pins des Paketsystem-Speicherbausteins 46 zugeordnet. Jeder Sub-Pin-Datenselektor 70a weist zwei Datenselek­ tierungsschaltkreise 72a und 86a auf. In Abhängigkeit von dem zu übertragenden Signal kann nur einer der Datenselek­ tierungsschaltkreise 72a oder 86a verwendet werden. Um den Sub-Pin-Datenselektor 70a für viele Arten von Paket­ system-Speicherbausteinen 46 verwenden zu können, weisen sämtliche Sub-Pin-Datenselektoren zwei Datenselektierungs­ schaltkreise auf, so daß die Speicherbaustein-Testvorrichtung für viele Arten von Speicherbausteinen verwendet werden kann.

Der Datenselektierungsschaltkreis 72a weist zwei Multiplexer 74a und 76a auf und vier Register 78a, 80a, 82a und 84a. Dem Multiplexer 74a wird das Mustersignal 62 zugeführt, das durch den Mustergenerator 60 erzeugt wird. Der Multiplexer 76a ist mit dem Steuereingang des Multiplexers 74a verbunden und der Multiplexer 76a steuert den Ausgang des Multiplexers 74a. Die Register 78a, 80a, 82a und 84a sind mit dem Eingang des Multiplexers 86a verbunden.

Der Datenselektierungsschaltkreis 86a weist zwei Multiplexer 88a und 90a auf und vier Register 92a, 94a, 96a und 98a. Dem Multiplexer 88a wird das Mustersignal 62 zugeführt, das durch den Mustergenerator 60 erzeugt wird. Der Multiplexer 90a ist mit dem Steuereingang des Multiplexers 88a verbunden und der Multiplexer 90a steuert den Ausgang des Multiplexers 88a. Die Register 92a, 94a, 96a und 98a sind mit dem Eingang des Multiplexers 90a verbunden. Wie in Fig. 7 gezeigt, weisen der Datenselektierungsschaltkreis 72a und der Datenselektierungsschaltkreis 86a den gleichen Aufbau auf.

Nun werden die Eigenschaften der Eingangssignale des Paket­ system-Speicherbausteins erläutert. Zum Eingeben von Daten in einen herkömmlichen Speicherbaustein waren ein Steuer­ signal und ein Adreßsignal, wie z. B. RAS, CAS, etc. für den herkömmlichen Speicherbaustein vorgesehen, um 1 Bit an Daten einzugeben. Demgegenüber ist zum Schreiben von Daten in dem Paketsystem-Speicherbaustein ein Kommandosignal vorgesehen, das Adreßsignale und Steuersignale enthält. Dann werden 8 Bit an Daten einige Taktzyklen nach der Eingabe des Kommandosignals sequentiell in den Speicherbaustein geschrieben. Während der Eingabe eines Datensignals in den Speicherbaustein werden ein weiteres Adreßsignal und ein Steuersignal an den Speicherbaustein übertragen und somit können dem Speicherbaustein kontinuierlich Daten zugeführt werden. Im Vergleich mit dem herkömmlichen Speicherbaustein kann der Paketsystem-Speicherbaustein eine große Datenmenge in kurzer Zeit einlesen oder ausgeben.

Nun wird die Arbeitsweise des Sub-Pin-Datenselektors 70a erläutert, basierend auf den Eigenschaften des oben erläuterten Paketsystem-Speicherbausteins. Da die Daten­ selektierungsschaltkreise 72a und 86a den gleichen Aufbau haben, wird primär der Datenselektierungsschaltkreis 72a erläutert. Zunächst werden die Abläufe im Datenselek­ tierungsschaltkreis 72a erläutert, die im Selektieren des Kommandosignals 100 aus dem Mustersignal 62 enthalten sind. Das Mustersignal 62, das von dem Mulitplexer 74a empfangen wird, enthält sowohl die Kommandosignale als auch die Daten­ signale. Das Mustersignal 62, das nicht wie das Paketsignal in mehrere Zyklen aufgeteilt ist, wird dem Sub-Pin-Daten­ selektor 74a während eines Zyklus zugeführt. Beispielsweise für den Fall des Erzeugens des in Fig. 5 gezeigten Paket­ signals sind die Signale, die dem Pin CA0 des Paketsystem- Speicherbausteins 46 zugeführt werden, die 4 Signale C5, X8, 0 und Y0. In diesem Fall ist es wünschenswert, daß die Anzahl an Registern 78a, 80a, 82a und 84a mindestens 4 ist. Das heißt, es ist wünschenswert, daß der Datenselek­ tierungsschaltkreis 72a mindestens soviele Register aufweist, wie die Anzahl von Zyklen des zu erzeugenden Paketsignals. Der Typ des Paketsystem-Speicherbausteins legt die Anzahl von Zyklen des Paketsignals fest. Es ist somit wünschenswert, daß der Sub-Pin-Datenselektor 70a soviele Register wie möglich aufweist, so daß die Speicherbaustein-Testvorrichtung der vorliegenden Erfindung zum Testen verschiedener Arten von Paketsystem-Speicherbausteinen verwendet werden kann.

Bei diesem Ausführungsbeispiel enthält das Register 78a Selektierungsdaten, die angeben, daß C5 selektiert werden soll, das Register 80a enthält Selektierungsdaten, die angeben, daß X8 selektiert werden soll, das Register 82a enthält Selektierungsdaten, die angeben, daß 0 selektiert werden soll und das Register 84a enthält Selektierungsdaten, die angeben, das Y0 selektiert werden soll. Die Ausgänge der Register 78a, 80a, 82a und 84a sind mit dem Eingang des Multiplexers 76a verbunden. Das Registerselektierungs­ signal 64, das durch den Registerselektierungssignalgenerator 104 erzeugt wird, wir dem Steuereingang des Multiplexers 76a zugeführt, um anzugeben, welches Register aus den Registern 78a, 80a, 82a und 84a selektiert werden soll.

Bei diesem Ausführungsbeispiel erzeugt der Registerselek­ tierungssignalgenerator 104 eine 0, 1, 2, 3, die die 4 Typen von Registerselektierungssignal 64 sind. Jedes der 4 Typen von Registerselektierungssignalen ist einem der 4 Register 78a, 80a, 82a und 84a zugeordnet. Der Wert des Registerselektierungssignals 64 ist so festgelegt, daß angegeben wird, welches Register selektiert werden soll. Wenn beispielsweise der Wert des Registerselektierungssignals 64 = 0 ist, selektiert der Multiplexer 76a das Register 78a. Das Register 78a enthält die Selektierungsdaten, die C5 selektieren. Selektierungsdaten, die C5 selektieren, werden vom Multiplexer 76a ausgegeben und dem Steuereingang des Multiplexers 74a zugeführt. Der Multiplexer 74a selek­ tiert C5 aus dem Mustersignal 62 und liefert C5 an den Wellenformbilder 30.

Wenn der Wert des Registerselektierungssignals 64 = 1 ist, selektiert der Multiplexer 76a das Register 80a. Das Register 80a enthält die Selektierungsdaten, die X8 selektieren. Die Selektierungsdaten, die X8 selektieren, werden vom Multiplexer 76a ausgegeben und dem Steuereingang des Multi­ plexers 74a zugeführt. Der Multiplexer 74a selektiert X8 aus dem Mustersignal 62 und liefert X8 an den Wellenform­ bilder 30. Wenn der Wert des Registerselektierungssignals 64 = 2 ist, selektiert der Multiplexer 76a das Register 82a. Das Register 82a enthält die Selektierungsdaten, die 0 selektieren. Die Selektierungsdaten, die 0 selektieren, werden vom Multiplexer 76a ausgegeben und dem Steuereingang des Multiplexers 74a zugeführt. Der Multiplexer 74a selek­ tiert 0 aus dem Mustersignal 62 und liefert 0 an den Wellen­ formbilder 30. Wenn der Wert des Registerselektierungssignals 64 = 3 ist, selektiert der Multiplexer 76a das Register 84a. Das Register 84a enthält die Selektierungsdaten, die Y0 selektieren. Die Selektierungsdaten, die Y0 selektieren, werden vom Multiplexer 76a ausgegeben und dem Steuereingang des Multiplexers 74a zugeführt. Der Multiplexer 74a selek­ tiert Y0 aus dem Mustersignal 62 und liefert Y0 an den Wellenformbilder 30. Auf diese Weise werden die vier Zyklen des Signals C5, X8, 0 und Y0 dem Wellenformbilder 30 zugeführt.

Bezüglich der übrigen, in Fig. 3 gezeigten Pins CA1, CA9 arbeitet der zugeordnete Sub-Pin-Datenselektor 70a für jeden Pin in gleicher Weise wie der Sub-pin-Datenselektor 70a arbeitet, der den Pin CA0 zugeordnet ist. Jeder Sub-Pin- Datenselektor 70a selektiert vier Kommandosignale 100a. Die Kommandosignale 100a, die von jedem der Sub-Pin-Daten­ selektoren 70a ausgegeben werden, bilden zusammen das in Fig. 4 gezeigte Kommandosignal 100.

Nun werden die Abläufe im Sub-Pin-Datenselektor 70a erläu­ tert, die im Selektieren eines Datensignals enthalten sind. Das Testdatensignal 101 und das Erwartungswertdatensignal 102 werden von einem Sub-Pin-Datenselektor ausgegeben, der in gleicher Weise aufgebaut ist, wie der in Fig. 7 gezeigte Sub-Pin-Datenselektor 70a. Nun wird unter Bezugnahme auf Fig. 7 die Arbeitsweise des Pin-Datenselektors 70 erläu­ tert, der das Testdatensignal 101 und das Erwartungswertda­ tensignal 102 selektiert.

Es gibt viele Möglichkeiten, das Datensignal der dem Speicherbaustein zuzuführen. Bei dem ersten Ausführungsbeispiel der vorliegenden Erfindung wird das Datensignal gemultiplext, bevor es dem Speicherbaustein 46 zugeführt wird. Die Speicherbaustein-Testvorrichtung benötigt zwei Arten von Daten. Dies sind die Testdaten, die einmal in den Speicherbaustein 46 geschrieben werden und aus dem Speicherbaustein 46 gelesen werden und die Erwartungswertdaten, die die korrekten Daten sind. Der Datenselektierungsschaltkreis 72a wird zur Erzeugung eines Testdatensignals 100a verwendet und der Datenselektierungs­ schaltkreis 86 wird zur Erzeugung eines Erwartungswertdaten­ signals 102a verwendet. Es wird beispielsweise der Fall untersucht, in dem der Mustergenerator 60 ein 36-Bit-Daten­ signal abgibt und der Pin-Datenselektor 70 das 36-Bit- Datensignal in 18 × 2 multiplext. Das 36-Bit-Datensignal enthält ein 32-Bit-Testdatensignal oder Erwartungswertdaten­ signal, 8 Bits × 4, und 4 Parität-Bits, 1 Bit × 4 wie im Zusammenhang mit Fig. 3 erläutert wurde. Die 36-Bits an Daten D0-D35, die durch den Mustergenerator 60 erzeugt werden, werden einem der in Fig. 3 gezeigten 18 Pins DQ0-DQ17 zugewiesen. Da die Datenselektierungsschaltkreise 72a und 86a in gleicher Weise aufgebaut sind, wird primär die Ar­ beitsweise des Datenselektierungsschaltkreises 72a erläutert.

Zum Multiplexen des Testdatensignals werden 18 Sub-Pin-Daten­ selektoren benötigt. Zwei Register, 78a und 80a, werden in dem Datenselektierungsschaltkreis 72a verwendet. Die Register 82a und 84a werden nicht verwendet. Wenn die Daten­ signale D0 und D1, die vom Mustergenerator 60 geliefert werden, die Daten sind, die den Daten-Eingangs-Pin und - Ausgangs-Pin DQ0 zuzuführen sind, enthält das Register 78a Selektierungsdaten, die das Datum D0 selektieren, und das Register 80a enthält Selektierungsdaten, die das Datum D1 selektieren. Dem Multiplexer 74a wird das Mustersignal 62 zugeführt, das sämtliche Daten D0-D35 enthält. Wenn das Registerselektierungssignal 64, das durch den Register­ selektierungssignalgenerator 104 erzeugt wird, 0 ist, selek­ tiert der Multiplexer 76a das Register 78a und die im Re­ gister 78a enthaltenen Selektierungsdaten werden vom Multi­ plexer 76a ausgegeben. Entsprechend den im Register 78a enthaltenen Selektierungsdaten selektiert der Multiplexer 74a das Datum D0 und liefert D0 an den Wellenformbilder 30. Wenn das Registerselektierungssignal 64 gleich 1 ist, wird das Register 80a selektiert. Entsprechend den im Re­ gister 80a enthaltenen Selektierungsdaten selektiert der Multiplexer 74a das Datum D1 und liefert D1 an den Wellen­ formbilder 30. Folglich werden zwei Datensignale 101a ausgegeben, die den Daten-Eingangs- und Daten-Ausgangs-Pin DQ0 zugewiesen werden. In ähnlicher Weise werden zwei ge­ multiplexte Datensignale den anderen 17 Daten-Eingangs- und Ausgangs-Pins zugewiesen. Folglich erzeugen 18 gemulti­ plexte Datensignale 101a ein Testdatensignal 101.

In ähnlicher Weise werden auch Erwartungswertdatensignale 102 durch den Datenselektierungsschaltungskreis 86a erzeugt und dem Komparator 50 zugeführt.

Die Testdatensignale 101 werden dem Wellenformbilder 30 zugeführt, um die Wellenform von Testdatensignalen 101 zu formen. Der Wellenformbilder 30 formt die Wellenform eines Testdatensignales 101, das dem Speicherbaustein 46 zugeführt wird, entsprechend der Set-up-Zeit oder Haltezeit, die vom Speicherbaustein 46 verlangt wird. Das sich ergebende in seiner Wellenform geformte Testdatensignal 33 wird in den Paketsystem-Speicherbaustein 46 geschrieben. Der Kompara­ tor 50 liest die geschriebenen Testdaten, die als Ausgangs­ signal 44 vom Paketsystem-Speicherbaustein 46 bereitgestellt werden. Der Komparator 50 vergleicht das Ausgangssignal 44, das aus dem Paketsystem-Speicherbaustein 46 ausgelesen wird, mit dem Erwartungswertdatensignal 102. Wenn das Aus­ gangssignal 44 und das Erwartungswertdatensignal 102 sich beim Vergleich als gleich erweisen, dann wird der Paket­ system-Speicherbaustein 46 als normal getestet angesehen.

Es ist wünschenswert, daß die Speicherinhalte der Register 78a-84a und 92a-98a und auch das durch den Registerselek­ tierungssignalgenerator 104 erzeugte Registerselektierungs­ signal 64 programmierbar sind, so daß viele Arten von Speicherbausteinen getestet werden können.

Fig. 8 zeigt das Zeitdiagramm des Signals des ersten Aus­ führungsbeispiels der vorliegenden Erfindung, wenn das Kommandosignal 100 ein Schreibanforderungssignal ist, das auffordert, Daten zu schreiben. Das Kommandosignal 100 verlangt 8 zu schreibende Datenworte. Die in Fig. 8 gezeigten Signale sind das Mustersignal 62, das Kommandosignal 100 und das Testdatensignal 101. Zunächst erzeugt der Mustergenerator 60 das Mustersignal 62.

Jedes der Bestandteile, die das Kommandosignal im Muster­ signal 62 bilden, wird als Kommandosignal 100 im Laufe von 4 Zyklen ausgegeben. Der Mustergenerator 60 erzeugt 2-Wort breite Testdaten, viermal für jeweils zwei Zyklen, einige Taktzyklen nach der Eingabe der 4 Zyklen des Kommando­ signals 100. Der Pindatenselektor 70 selektiert und gibt das Testdatensignal 101 aus den 2-Wort breiten Testdaten für jeden Zyklus aus. Das Kommandosignal 100 wird für jeden konstanten Zyklus erzeugt. In Fig. 8 wird das Kommandosignal 100 so erzeugt, daß kein Raum zwischen den 8 Worten aufeinan­ derfolgenden Daten bleibt, so daß die Testdaten in kurzer Zeit in den Speicherbaustein 46 geschrieben werden können.

Fig. 9 zeigt das Zeitdiagramm des Ausführungsbeispiels der vorliegenden Erfindung, wenn das Kommandosignal 100 ein Leseaufforderungssignal ist, das verlangt, Daten zu lesen. Das Kommandosignal 100 verlangt 8 Worte an Daten, die sequentiell eingelesen werden. Die in Fig. 9 gezeigten Signale sind Bestandteile des Kommandosignals im Mustersignal 62, des Kommandosignals 100, des Testdatensignals 101, des Ausgangssignals 44 und des Erwartungswertdatensignals 102. Das Testdatensignal 101 wird nicht ausgegeben, wenn der Komparator das Ausgangssignal 44 und das Erwartungswert­ datensignal 102 vergleicht. Das Ausgangssignal 44 und das Erwartungswertdatensignal 102 werden synchronisiert und an den Komparator 50 ausgegeben. Der Komparator 50 vergleicht das Ausgangssignal 44 und das Erwartungswertdatensignal 102, um zu bestimmen, ob der paketsystem-Speicherbaustein normal arbeitet oder nicht.

Fig. 10 zeigt das zweite Ausführungsbeispiel der Speicherbau­ stein-Testvorrichtung. Auf die Erläuterung der in Fig. 10 gezeigten Komponenten, die die gleichen Bezugszeichen haben wie die in Fig. 6 gezeigten Komponenten, wird verzich­ tet, da diese Komponenten in gleicher Weise aufgebaut sind. Die Speicherbaustein-Testvorrichtung des zweiten Ausführungs­ beispiels weist einen Mustergenerator 60 auf, einen Pin- Datenselektor 71, einen Wellenformbilder 30, einen Speicher­ bausteinsockel 40 und einen Komparator 50. Der zu testende Speicherbaustein 46 ist ein Paketsystem-Speicherbaustein. Der Speicherbaustein 46 wird zum Testen im Sockel 42 des Speicherbausteinsockels 40 gehalten, zum Feststellen, ob der Speicherbaustein 46 normal arbeitet. Der Mustergenerator 60 des zweiten Ausführungsbeispiels ist in gleicher Weise aufgebaut wie der Mustergenerator 60, der in Fig. 6 gezeigt ist, mit der Ausnahme, daß der Mustergenerator 60 des zweiten Ausführungsbeispiels einen Datenselektierungssignalgenerator 106 aufweist, anstatt des Registerselektierungs­ signalgenerators 104, der in Fig. 6 gezeigt ist. Der Datenselektierungssignalgenerator 106 muß nicht im Mus­ tergenerator 60 angeordnet sein, sondern kann außerhalb des Mustergenerators 60 angeordnet sein.

Der Pin-Datenselektor 71 selektiert das Mustersignal 62, das durch den Mustergenerator 60 erzeugt wird, um das Mustersignal 62 jedem der zugeordneten Pins des Speicher­ bausteinsockels 40 zuzuweisen. Da der Mustergenerator 60 alle Signale erzeugt, die von dem Paketsystem-Speicherbau­ stein 46 in einem Zyklus benötigt werden, teilt der Pin­ datenselektor 71 das Kommandosignal innerhalb des Muster­ signals 62 in eine Vielzahl von Zyklen auf und gibt die aufgeteilten Kommandosignale als Paketsignal aus. Der Pin- Datenselektor 71 gibt ebenfalls ein Testdatensignal 101 aus, das in den Speicherbaustein 46 geschrieben wird und ein Erwartungswertdatensignal 102, das dem Komparator 50 zugeführt wird. Der Wellenformbilder 30, der Speicherbau­ steinsockel 42 und der Komparator 50 sind in gleicher Weise aufgebaut wie der Wellenformbilder 30, der Speicherbaustein­ sockel 42 und der Komparator 50, die in Fig. 6 gezeigt sind, so daß auf deren Erläuterung verzichtet wird.

Fig. 11 zeigt einen Schaltplan des Pin-Datenselektors 71 des zweiten Ausführungsbeispiels der vorliegenden Erfindung. Der Pin-Datenselektor 71 hat mindestens soviele Sub-Pin- Datenselektoren 71a wie die Anzahl von Eingangssignalpins des Paketsystem-Speicherbausteins 46. Der Pin-Datenselektor 71 weist einen Selektorsignalselektierungsschaltkreis 110 auf, der die Ausgangssignale selektiert, die durch die Vielzahl von Sub-Pin-Datenselektoren 71a erzeugt werden, um jedes Ausgangssignal den zugeordneten Pins des Speicher­ bausteinsockels 40 zuzuweisen. Jeder Sub-Pin-Datenselektor 71a weist zwei Datenselektierungsschaltkreise 73a und 87a auf. Einer der Datenselektierungsschaltkreise 73a oder 87a wird in Abhängigkeit von dem zu übertragenden Signal verwendet. Jeder Datenselektierungsschaltkreis 73a weist einen Logikschaltkreis auf. Dem Logikschaltkreis werden 4 Signale aus dem Mustersignal 62 zugeführt und der Logik­ schaltkreis selektiert gemäß dem Datenselektierungssignal 66 ein Signal aus den 4 Signalen und der Logikschaltkreis gibt das selektierte Signal als Kommandosignal 100a aus. Der Datenselektierungsschaltkreis 73a weist UND-Gatter AND10, AND12, AND16, AND18, und AND20, und ODER-Gatter OR10, OR12, und OR14 auf. Die Datenselektierungsschaltkreise 73a und 87a haben den gleichen Aufbau.

Der Datenselektierungsschaltkreis 73a wird primär in dem folgenden Ausführungsbeispiel beschrieben. Zunächst wird die Funktionsweise des Datenselektierungsschaltkreises 73a hinsichtlich des Selektierens des Kommandosignals 100a aus dem Mustersignal erläutert. Das Mustersignal, das durch den Sub-Pin-Datenselektor 71a empfangen wird, enthält einen Teil des Kommandosignals 100a und des Testsignals 101a. Das Mustersignal wird in einem einzigen Zyklus zum Sub-Pin- Datenselektor 71a gesendet. Beispielsweise sind die Signale, die den Pin CA0 des Paketsystem-Speicherbausteins 46 zuge­ führt werden, die 4 Signale C5, X8, 0 und Y0 für den Fall des Erzeugens des in Fig. 5 gezeigten Paketsignals.

Das Signal C5 wird bei diesem Ausführungsbeispiel dem UND- Gatter AND10 zugeführt, das Signal X8 wird dem UND-Gatter AND12 zugeführt, das Signal 0 wird dem UND-Gatter AND14 zugeführt und das Signal Y0 wird dem UND-Gatter AND16 zugeführt. Das Datenselektierungssignal 66, das den UND- Gattern AND10, AND12, AND14, AND16, AND18 und AND20 zugeführt wird, wird durch Kombinationen der Signale Z0 und Z1 ausge­ drückt. Das Datenselektionssignal 66 (Z0, Z1) hat 4 Kombina­ tionen (0,0), (1,0), (0,1) und (1,1). Der Datenselektierungs­ generator 106 erzeugt eine dieser 4 Kombinationen der Selektierungssignale 66 (0,0), (1,0), (0,1) oder (1,1).

Wenn beispielsweise das Datenselektierungssignal 66 (Z0, Z1) = (0,0) ist, wird das Datenselektierungssignal 66 mit Z0 = 0 den UND-Gattern AND10, AND12, AND14 und AND16 zuge­ führt. Die UND-Gatter AND10 bzw. AND14 führen die Signale C5 und 0 den ODER-Gattern OR10 und OR12 zu. Das ODER-Gatter OR10 liefert das Signal C5, das vom UND-Gatter AND10 ausgege­ ben wird, an das UND-Gatter AND18. Das ODER-Gatter OR12 liefert das Signal 0, das vom UND-Gatter AND14 ausgegeben wird, an das UND-Gatter AND20. Das Datenselektierungssignal 16 mit Z = 0 wird dann dem UND-Gatter AND18 zugeführt und das UND-Gatter AND18 liefert das Signal C5 an das ODER-Gatter OR14. Das ODER-Gatter OR14 liefert das Signal C5, das vom UND-Gatter AND16 ausgegeben wird, an den Selektorsignal­ selektierungsschaltkreis 110.

Wenn das Datenselektierungssignal 66 (Z0, Z1) = (1,0) ist, gelangt das Mustersignal 62, das aus X8 besteht, in ähnlicher Weise durch das UND-Gatter AND12, das ODER-Gatter OR10, das UND-Gatter AND18 und das ODER-Gatter OR14 und wird dann dem Selektorsignalselektierungsschaltkreis 110 zuge­ führt. Wenn das Datenselektierungssignal 66 (Z0, Z1) = (0,1) ist, gelangt das Mustersignal 62, das aus 0 besteht, durch das UND-Gatter AND14, das ODER-Gatter OR12, das UND- Gatter AND20 und das ODER-Gatter 0R14 und wird dann dem Selektorsignalselektierungsschaltkreis 110 zugeführt. Wenn das Datenselektierungssignal 66 (Z0, Z1) = (1,1) ist, gelangt das Mustersignal 62, das aus Y0 besteht, durch das UND-Gatter AND16, das ODER-Gatter OR12, das UND-Gatter AND20, und das ODER-Gatter OR14 und wird dann dem Selektorsignal­ selektierungsschaltkreis 110 zugeführt.

Der Selektorsignalselektierungsschaltkreis 110 selektiert jedes Ausgangssignal, das durch die Vielzahl von Sub-Pin- Datenselektoren 71a erzeugt wird, um die Ausgangssignale den zugeordneten Pins des Speicherbausteinsockels 40 zuzu­ weisen. Der Selektorsignalselektierungsschaltkreis 110 liefert dann das selektierte Ausgangssignal an den Wellen­ formbilder 30. Auf diese Weise wird das Datenselektierungs­ signal 66 (Z0, Z1) dem Pindatenselektor 71 einzeln als (0,0), (1,0), (0,1) und (1,1) zugeführt. Der Pin-Datenselek­ tor 71 liefert dann nacheinander 4 Zyklen von Signalen C5, X8, 0 und Y0 an den Wellenformbilder 30.

Hinsichtlich der übrigen Pins, d. h. der Pins CA1-CA9, die in Fig. 3 gezeigt sind, arbeiten die zugeordneten Sub-Pin- Datenselektoren 71a in gleicher Weise wie der Sub-Pin-Daten­ selektor 71a arbeitet, der dem Pin CA0 zugeordnet ist. Der Selektorsignalselektierungsschaltkreis 110 selektiert jedes Ausgangssignal, das durch die Vielzahl von Datenselek­ tierungsschaltkreisen 73a erzeugt worden ist, um die Aus­ gangssignale dem zugeordneten Pin des Speicherbausteinsockels 40 zuzuweisen. Auf diese Weise bilden die Ausgangssignale des Pin-Datenselektors 71 das in Fig. 4 gezeigte Paketsignal. Für den Fall des Selektierens eines Datensignals, selektiert der Pin-Datenselektor 71 in der gleichen Weise ein Testdaten­ signal 101a mit dem Datenselektierungsschaltkreis 73a und selektiert ein Erwartungswertdatensignal 102a mit dem Daten­ selektierungsschaltkreis 87a. Der Selektorsignalselek­ tierungsschaltkreis 110 selektiert jedes der durch die Datenselektierungsschaltkreise 73a und 87a selektierten Ausgangssignale, um die Ausgangssignale den zugeordneten Pins des Speicherbausteinsockels 40 zuzuweisen. Der Selektor­ signalselektierungsschaltkreis 110 liefert dann das Test­ datensignal 101 an den Wellenformbilder 30 und das Erwar­ tungswertdatensignal 102 an den Komparator 50.

Es ist wünschenswert, die Datenselektierungsschaltkreise 73a und 87a unter Verwendung programmierbarer Logikschalt­ kreise aufzubauen, so daß die Datenselektierungsschaltkreise 73a und 87a programmierbar sind. In dem Fall, in dem bei­ spielsweise die 4 Mustersignal 62, C5, X8, 0 und Y0 dem Datenselektierungsschaltkreis 73a zugeführt werden, kann der Logikschaltkreis des Datenselektierungsschaltkreises 73a durch die folgende logische Operation beschrieben werden:
((((.NICHT.Z0). UND.C5). ODER. (Z0.UND.X8)). UND. (.NICHT.Z1)).ODER. ((((. NICHT.Z0). UND.O). ODER. (Z0.UND.Y0)). UND. Z1)

Das NICHT.Z0, das in der obigen Logik-Operation enthalten ist, stellt die Invertierung von Z0 dar. Wenn beispielsweise Z0 = 1, dann ist NICHT.Z0 = 0. Die hierin gezeigte Logik- Operation berechnet schrittweise Werte von der linken Seite aus. Ferner berechnet die Logik-Operation zuerst Klammer-Aus­ drücke, und zwar schrittweise von der linken Seite aus. Die erste Zeile des Programms gibt die Logik-Operationen der UND-Gatter AND10 und AND12, des ODER-Gatters OR10, des UND-Gatters AND18 und des ODER-Gatters OR14 wieder und die zweite Zeile des Programms gibt die Logik-Operationen der UND-Gatter AND14 und AND16, des ODER-Gatters OR12, des UND-Gatters AND20 und des ODER-Gatters OR14 wieder. Die Datenselektierungsschaltkreise 73a und 87a sind pro­ grammierbare Logikschaltkreise. Die Speicherbaustein-Test­ vorrichtung kann somit unterschiedliche Arten von Speicher­ bausteinen durch Modifizieren der oben beschriebenen Logik- Operationen testen.

Während es für die herkömmliche Speicherbaustein-Testvor­ richtung schwierig ist, Muster zu erzeugen, kann die Spei­ cherbaustein-Testvorrichtung der vorliegenden Erfindung in einfacher Weise Testmuster erzeugen, und zwar durch Verwendung des Pin-Datenselektors, der in den Ausführungsbei­ spielen gezeigt ist. Der Pin-Datenselektor der vorliegenden Erfindung kann Datensignale multiplexen und leicht eine Vielzahl von Eingangssignalen selektieren. Die Speicherbau­ stein-Testvorrichtung der vorliegenden Erfindung kann unter­ schiedliche Speicherbausteine testen, da die Inhalte des Registerselektierungssignalgenerators 104 und des Daten­ selektierungssignalgenerators 106 programmierbar sind.

Obwohl die vorliegende Erfindung unter Bezugnahme aufbe­ stimmte Ausführungsbeispiele beschrieben worden ist, ist der Umfang der vorliegenden Erfindung nicht auf diese Aus­ führungsbeispiele beschränkt. Der Fachmann kann zahlreiche Modifikationen und Verbesserungen an diesen Ausführungsbei­ spielen der vorliegenden Erfindung vornehmen. Aus den nach­ folgenden Ansprüchen geht klar hervor, daß solche Modifikati­ onen oder Verbesserungen ebenfalls durch den Umfang der vorliegenden Erfindung abgedeckt sind.

Claims (39)

1. Speichertestvorrichtung zum Testen eines Paketsystem- Speicherbausteins, der durch mehrere Zyklen eines Paketsignals gesteuert wird, das mindestens einen Teil eines Adreßsignals, einen Teil eines Steuersig­ nals, einen Teil von Testdaten und einen Teil von Erwartungswertdaten enthält, die erwartungsgemäß von einem normal arbeitenden Speicherbaustein ausgegeben werden, wobei die Speichertestvorrichtung folgendes aufweist:
einen Mustergenerator, der Grundsignale erzeugt, die in den mehreren Zyklen des Paketsignals in einem Zyklus verwendet werden;
einen Pin-Datenselektor, der jeden Zyklus des Paket­ signals erzeugt, durch Selektieren verschiedener Signale in jedem der mehreren Zyklen aus den Basis­ signalen, die durch den Mustergenerator erzeugt werden und Ausgeben der selektierten Grundsignale in jedem der mehreren Zyklen;
einen Speicherbausteinsockel, der den Speicherbaustein hält, die Testdaten in den Speicherbaustein schreibt und die Testdaten aus dem Speicherbaustein liest, durch Weitergeben jedes Zyklus des Paketsignals, das durch den Pin-Datenselektor erzeugt wird, an den Speicherbaustein; und
einen Komparator, der die Erwartungswertdaten, welche durch den Pin-Datenselektor erzeugt werden, mit den Testdaten vergleicht, die aus dem Speicherbaustein ausgelesen werden.

2. Speichertestvorrichtung nach Anspruch 1, bei der der Pin-Datenselektor einen Sub-Pin-Datenselektor aufweist, der ein Ausgangssignal, welches das Paketsignal bildet, aus den Basissignalen in den einzelnen Zyklen selek­ tiert und das selektierte Ausgangssignal in den jewei­ ligen Zyklen ausgibt; und
eine Anzahl der Sub-Pin-Datenselektoren größer ist als eine Anzahl von Eingangssignal-Pins des Speicherbausteins.

3. Speichertestvorrichtung nach Anspruch 2, bei der jeder der Sub-Pin-Datenselektoren einen ersten Multiplexer aufweist, der das Ausgangssignal aus den Basissignalen selektiert.

4. Speichertestvorrichtung nach Anspruch 2 oder 3, bei der jeder der Sub-Pin-Datenselektoren eine Vielzahl von Registern aufweist, die Selektierungsdaten enthal­ ten, welche angeben, welches Ausgangssignal aus den Basissignalen selektiert werden soll; und
jeder der Sub-Pin-Datenselektoren das Ausgangssignal gemäß den Selektierungsdaten selektiert.

5. Speichertestvorrichtung nach Anspruch 4, bei der jeder der Sub-Pin-Datenselektoren einen zweiten Multiplexer aufweist, der ein Register aus der Vielzahl von Regi­ stern selektiert, zum Ausgeben der Selektierungsdaten, die in dem selektierten Register enthalten sind; und der erste Multiplexer das Ausgangssignal gemäß dem Selektierungsdatenausgangssignal des zweiten Multi­ plexers selektiert.

6. Speichertestvorrichtung nach Anspruch 5, die ferner folgendes aufweist:
einen Register-Selektierungssignalgenerator, der ein Register-Selektierungssignal erzeugt, das angibt, welches Register selektiert werden soll; und
wobei der zweite Multiplexer das Register gemäß dem Register-Selektierungssignal selektiert.

7. Speichertestvorrichtung nach Anspruch 6, bei der der Mustergenerator den Register-Selektierungssignalgene­ rator aufweist.

8. Speichertestvorrichtung nach einem der Ansprüche 1 bis 7, die ferner folgendes aufweist:
einen Wellenformbilder, der eine Wellenform des Paketsignals, das von dem Pin-Datenselektor ausgegeben wird, in einen Wellenformtyp umformt, der von dem Speicherbaustein benötigt wird.

9. Speichertestvorrichtung nach Anspruch 6 oder 7, bei der Inhalte der Vielzahl von Registern und das Regi­ ster-Selektierungssignal entsprechend einem Typ des Speicherbausteins programmierbar sind.

10. Speichertestvorrichtung nach Anspruch 2, die ferner folgendes aufweist:
einen Datenselektierungssignalgenerator, der ein Datenselektierungssignal erzeugt, das angibt, welches Ausgangssignal aus den Basissignalen zu selektieren ist;
wobei jedem der Sub-Pin-Datenselektoren einen Logikschaltkreis aufweist, dem einige der Basissignale zugeführt werden und der das Ausgangssignal aus den Basissignalen in jedem der mehreren Zyklen selektiert und das Ausgangssignal in jedem der mehreren Zyklen gemäß dem Datenselektierungssignal ausgibt.

11. Speichertestvorrichtung nach Anspruch 10, bei der der Pin-Datenselektor einen Selektorsignalselektie­ rungsschaltkreis aufweist, der jedes Ausgangssignal, das von jedem Sub-Pin-Datenselektor erzeugt wird, dem Speicherbausteinsockel zuführt.

12. Speichertestvorrichtung nach Anspruch 10, bei der der Logikschaltkreis ein programmierbarer Logikschalt­ kreis ist und Inhalte des Logikschaltkreises und des Datenselektierungssignals gemäß einem Typ des Speicher­ bausteins programmierbar sind.

13. Speichertestvorrichtung zum Testen eines Speicherbau­ steins mit:
einem Mustergenerator, der Datensignale erzeugt, die in Testdaten verwendet werden, welche dem Speicherbaustein zugeführt werden;
einem Pin-Datenselektor, der die Testdaten erzeugt und Erwartungswertdaten, welche erwartungsgemäß von einem normal arbeitenden Speicherbaustein ausgegeben werden, durch Selektieren einiger der Datensignale, die durch den Mustergenerator erzeugt werden und mehrfaches Ausgeben der selektierten Datensignale;
einem Speicherbausteinsockel, der den Speicherbaustein hält, die Testdaten in den Speicherbaustein schreibt und die Testdaten aus dem Speicherbaustein ausliest; und
einem Komparator, der die Erwartungswertdaten, die durch den Pin-Datenselektor erzeugt werden, mit den Testdaten, die aus dem Speicherbaustein ausgelesen werden, vergleicht.

14. Speichertestvorrichtung nach Anspruch 13, bei der der Pin-Datenselektor einen Sub-Pin-Datenselektor aufweist, der die Testdaten und die Erwartungswertdaten aus den Datensignalen selektiert und die Testdaten und die Erwartungswertdaten mehrfach ausgibt; und
eine Anzahl der Sub-Pin-Datenselektoren größer als eine Anzahl der Eingangssignalpins des Speicherbau­ steins ist, und
jeder der Sub-Pin-Datenselektoren einen Testdaten­ selektierungsschaltkreis aufweist, der die Testdaten aus den Datensignalen selektiert.

15. Speichertestvorrichtung nach Anspruch 14, bei der der Testdatenselektierungsschaltkreis einen ersten Multiplexer aufweist, der die Testdaten aus den Daten­ signalen selektiert.

16. Speichertestvorrichtung nach Anspruch 14 oder 15, bei der der Testdatenselektierungsschaltkreis eine Vielzahl von Registern aufweist, die Selektierungsdaten enthalten, welche angeben, welche Testdaten aus den Datensignalen selektiert werden sollen, und
der Testdatenselektierungsschaltkreis die Testdaten gemäß den Selektierungsdaten selektiert, die in der Vielzahl von Registern enthalten sind.

17. Speichertestvorrichtung nach Anspruch 16, bei der der Testdatenselektierungsschaltkreis einen zweiten Multiplexer aufweist, der ein Register aus der Vielzahl von Registern selektiert, zum Ausgeben der in dem selektierten Register enthaltenen Selektierungsdaten; und
der erste Multiplexer die Testdaten gemäß den Selek­ tierungsdaten selektiert, die vom zweiten Multiplexer ausgegeben werden.

18. Speichertestvorrichtung nach Anspruch 17, die ferner folgendes aufweist:
einen Register-Selektierungssignalgenerator, der ein Registerselektierungssignal erzeugt, das angibt, welches der Register zu selektieren ist; und
wobei der zweite Multiplexer das Register gemäß dem zweiten Register-Selektierungssignal selektiert.

19. Speichertestvorrichtung nach Anspruch 18, bei der der Mustergenerator den Register-Selektierungssignal­ generator aufweist.

20. Speichertestvorrichtung nach einem der Ansprüche 13 bis 19, die ferner folgendes aufweist:
einen Wellenformbilder, der eine Wellenform der Testdaten, die durch den Pin-Datenselektor erzeugt werden, in einen Wellenformtyp umformt, der von dem Speicherbaustein benötigt wird.

21. Speichertestvorrichtung nach Anspruch 18 oder 19, bei der Inhalte der Vielzahl von Registern und das Register-Selektierungssignal programmierbar sind, entsprechend dem Typ des Speicherbausteins.

22. Speichertestvorrichtung nach Anspruch 14, die ferner folgendes aufweist:
einen Datenselektierungssignalgenerator, der ein Datenselektierungssignal erzeugt, welches anzeigt, welche der Testdaten aus den Datensignalen selektiert werden sollen, die durch den Mustergenerator erzeugt werden;
wobei jeder der Testdatenselektierungsschaltkreise einen Logikschaltkreis aufweist, dem einige der Daten­ signale zugeführt werden, die durch den Mustergenerator erzeugt werden und der die Testdaten aus den zugeführten Datensignalen selektiert und die Testdaten entsprechend dem Datenselektierungssignal erzeugt.

23. Speichertestvorrichtung nach Anspruch 22, bei der der Pin-Datenselektor einen Selektorsignalselektie­ rungsschaltkreis aufweist, der jedes Testdatum, das von jedem der Testdatenselektierungsschaltkreise er­ zeugt wird, dem Speicherbausteinsockel zuführt.

24. Speichertestvorrichtung nach Anspruch 22, bei der der Logikschaltkreis ein programmierbarer Logikschalt­ kreis ist und Inhalte des Logikschaltkreise und das Datenselektierungssignal entsprechend dem Typ des Speicherbausteins programmierbar sind.

25. Speichertestvorrichtung nach Anspruch 14, bei der jeder der Sub-Pin-Datenselektoren ferner einen Erwar­ tungswertdaten-Selektierungsschaltkreis aufweist, zum Selektieren der Erwartungswertdaten aus den Daten­ signalen und zum Ausgeben der Erwartungswertdaten an den Komparator.

26. Speichertestvorrichtung nach Anspruch 25, bei der der Erwartungswertdaten-Selektierungsschaltkreis einen ersten Multiplexer aufweist, der die Erwartungswertda­ ten aus den Datensignalen selektiert.

27. Speichertestvorrichtung nach Anspruch 25 oder 26, bei der der Erwartungswertdaten-Selektierungsschalt­ kreis eine Vielzahl von Register aufweist, die Selek­ tierungsdaten enthalten, die angeben, welches Erwar­ tungswertdatum aus den Datensignalen selektiert werden soll; und
der Erwartungswertdaten-Selektierungsschaltkreis die Erwartungswertdaten gemäß den Selektierungsdaten selek­ tiert, die in der Vielzahl von Registern enthalten sind.

28. Speichertestvorrichtung nach Anspruch 27, bei der jeder der Erwartungswertdaten-Selektierungsschaltkreise einen zweiten Multiplexer aufweist, der ein Register aus der Vielzahl von Registern selektiert, zum Ausgeben der Selektierungsdaten, die in dem selektierten Register enthalten sind; und
der erste Multiplexer die Erwartungswertdaten gemäß den Selektierungsdaten selektiert, die von dem zweiten Multiplexer ausgegeben werden.

29. Speichertestvorrichtung nach Anspruch 28, die ferner folgendes aufweist:
einen Registerselektierungssignalgenerator, der ein Registerselektierungssignal erzeugt, zum Angeben, welches Register selektiert werden soll; und
wobei der zweite Multiplexer das Register gemäß dem Registerselektierungssignal selektiert.

30. Speichertestvorrichtung nach Anspruch 29, bei der der Mustergenerator den Registerselektierungssignal­ generator enthält.

31. Speichertestvorrichtung nach Anspruch 29 oder 30, bei der die Inhalte der Vielzahl von Registern und das Registerselektierungssignal programmierbar sind, entsprechend einem Typ des Speicherbausteins.

32. Speichertestvorrichtung nach Anspruch 25, die ferner folgendes aufweist:
einen Datenselektierungssignalgenerator, der ein Datenselektierungssignal erzeugt, das angibt, welche Erwartungswertdaten aus den Datensignalen selektiert werden sollen, die durch den Mustergenerator erzeugt werden,
wobei jeder der Erwartungswertdatenselektierungs­ schaltkreise einen Logikschaltkreis aufweist, dem einige der Datensignale zugeführt werden, die durch den Mustergenerator erzeugt werden und der die Erwartungswertdaten aus den Datensignalen selektiert und die Erwartungswertdaten an den Komparator gemäß dem Datenselektierungssignal abgibt.

33. Speichertestvorrichtung nach Anspruch 32, bei der der Pin-Datenselektor einen Selektorsignalselektie­ rungsschaltkreis aufweist, der jedes Erwartungswert­ datum, das von jedem der Erwartungswertdatenselektie­ rungsschaltkreise ausgegeben wird, dem Speicherbau­ steinsockel zuführt.

34. Speichertestvorrichtung nach Anspruch 32, bei der der Logikschaltkreis ein programmierbarer Logikschalt­ kreis ist und Inhalte des Logikschaltkreise und das Datenselektierungssignal gemäß einem Typ des Speicher­ bausteins programmierbar sind.

35. Datenselektionsschaltkreis, der ein Ausgangssignal aus einer Vielzahl von Signalen selektiert und das Ausgangssignal ausgibt und folgendes aufweist:
einen ersten Multiplexer, dem die Vielzahl von Signalen zugeführt werden;
eine Vielzahl von Registern, die Selektierungsdaten enthalten, die angeben, welches Ausgangssignal selek­ tiert werden soll;
einen zweiten Multiplexer, der ein Register aus der Vielzahl von Registern selektiert, zum Ausgeben der Selektierungsdaten, die in dem selektierten Register enthalten sind; und
wobei der erste Multiplexer das Ausgangssignal gemäß den Selektierungsdaten selektiert, die von dem zweiten Multiplexer ausgegeben werden.

36. Datenselektionsschaltkreis nach Anspruch 35, der ferner folgendes aufweist:
einen Registerselektierungssignalgenerator, der ein Registerselektierungssignal erzeugt, zum Angeben, welches Register selektiert werden soll; und
wobei der zweite Multiplexer das Register gemäß dem Registerselektierungssignal selektiert.

37. Datenselektionsschaltkreis nach Anspruch 36, bei dem die Selektierungsdaten und das Registerselektierungs­ signal programmierbar sind.

38. Datenselektionsschaltkreis, der ein Ausgangssignal aus einer Vielzahl von Signalen selektiert und das Ausgangssignal ausgibt und folgendes aufweist:
einen Logikschaltkreis, dem einige der Vielzahl von Signalen zugeführt werden und der das Ausgangssignal aus den zugeführten Signalen selektiert und das selektierte Ausgangssignal gemäß einem Datenselek­ tierungssignal ausgibt, das angibt, welches Ausgangs­ signal aus den zugeführten Signalen selektiert werden soll.

39. Datenselektionsschaltkreis nach Anspruch 38, bei dem der Logikschaltkreis ein programmierbarer Logikschalt­ kreis ist und die Inhalte des Logikschaltkreises und das Selektierungssignal programmierbar sind.