CN110235202A - 利用存储装置借用的嵌入式存储器测试 - Google Patents

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Abstract

本文公开了一种集成电路(IC)，其用于利用存储装置借用的嵌入式存储器测试。在示例方面，集成电路包括功能逻辑块、存储器块和测试逻辑部。功能逻辑块包括多个存储单元，并且被配置为在常规操作模式期间将功能数据存储在多个存储单元中。测试逻辑部被配置为在测试模式期间对存储器块执行测试。测试逻辑部还被配置为在测试模式期间，将存储器测试结果数据保留在功能逻辑块的多个存储单元中。

Description

利用存储装置借用的嵌入式存储器测试
技术领域
本公开总体上涉及集成电路(IC)测试，并且更具体地，涉及集成电路中的存储器的嵌入式测试，其通过从集成电路内的其他存储装置进行借用，来保留从嵌入式测试过程产生的存储器测试数据。
背景技术
计算设备(诸如web服务器或智能电话)的操作基于集成电路，这些集成电路用作这种计算设备的大脑。因此，集成电路可以使得网页递送、应用使用、玩视频游戏、媒体流化、参与电子通信等成为可能。为了这样做，集成电路执行形成计算机程序的指令。这些计算机程序长且复杂，并且这种计算机程序的执行需要同样复杂的集成电路。
集成电路使用晶体管来执行计算机程序，这些晶体管单独地用作开关。通常要求一定数目的这种开关来形成甚至单个电路器件，并且采用许多电路器件来执行甚至最简单的程序指令。因此，为了处理现今具有复杂指令的长计算机程序，现代集成电路可能拥有数亿个晶体管。如同具有大量互操作部分的任何其他复杂机器那样，集成电路可能未正确地制造。集成电路可能具有缺陷，该缺陷例如由集成电路的基础材料或衬底中的缺点引起，或者由数亿个晶体管之中的只是单个晶体管的制作过程中的缺点引起。
为了在将有缺陷的集成电路并入到计算设备中之前标识它们，集成电路可以被测试，尤其是在初始设计过程、调试过程和生产过程期间。更具体地，在集成电路芯片被制作之后，集成电路被测试以确保每个集成电路最终将可靠地并且根据设计规范进行工作。最初，集成电路测试由外部自动化测试设备(ATE)专有地执行。一般而言，ATE向集成电路芯片提供输入并且从集成电路芯片接收输出。ATE然后关于正确输出或预期输出来分析实际接收的输出。
遗憾的是，使用外部ATE来测试集成电路已变得越来越慢，因为单个集成电路芯片可能包括跨许多不同逻辑块分配的数亿个晶体管。该问题对于片上系统(SOC)尤其相关，片上系统在单个芯片上并入多个不同的处理功能。尽管通过缩小每个晶体管的尺寸，芯片上的晶体管数目已经急剧增加，但是输入/输出(I/O)焊盘或引脚的尺寸上的等同缩小没有发生。用于集成电路芯片的输入/输出焊盘的尺寸，以及因此可用于输入/输出信令的这种焊盘的数目，因此更多地被物理限制所约束。
此外，存在越来越大的差异，其将由给定集成电路提供的片上处理能力的量，与经由有限数目的输入/输出焊盘将数据移入或移出芯片的能力分离。作为结果，鉴于相对于在单个SOC内将被测试的大量电路器件而言，每个集成电路芯片可用的相对较少数目的输入/输出焊盘，单独的外部测试可能非常耗时。由外部测试所消耗的该时间涉及人员、测试设备、制作或测试设施内的空间、以及其他制造资源。延长的测试时间可能因此向集成电路生产添加显著的成本以及延迟。
为了适应片上电路器件的数目与可用输入/输出焊盘的数目之间的分歧，已经开发了集成电路芯片的内部测试。这种片上测试称为内置自测试(BIST)技术。片上BIST逻辑能够在集成电路的不同块上应用测试算法，同时至少在很大程度上避免外部ATE执行相同测试算法将会面临的输入/输出瓶颈。然而，即便使用BIST逻辑，应用测试算法的结果仍然在集成电路芯片外部被报告。随着集成电路芯片上的晶体管数目继续增大，并且随着检测到的故障数目的相应增大，内部处理能力与对外部输入/输出引脚的访问之间的瓶颈再次成为问题，即使是利用BIST技术。
换言之，在集成电路上将被测试的极其大数目的电路器件的情况下，检测到的故障的数目也已经变得极其大。为了恰当地诊断集成电路芯片中的设计或其他系统性瑕疵，表征这种检测到的故障的信息在芯片外部被报告以用于深入分析。因此，对于集成电路测试的传统方法，测试故障的报告仍然是有问题的。
发明内容
本文公开了一种集成电路(IC)，其用于利用存储装置借用的嵌入式存储器测试。在示例方面，集成电路包括功能逻辑块、存储器块和测试逻辑部。功能逻辑块包括多个存储单元，并且被配置为在常规操作模式期间将功能数据存储在多个存储单元中。测试逻辑部被配置为在测试模式期间对存储器块执行测试。测试逻辑部还被配置为在测试模式期间，将存储器测试结果数据保留在功能逻辑块的多个存储单元中。
在示例方面，公开了一种集成电路。集成电路包括功能逻辑块、存储器块和测试逻辑部。功能逻辑块被配置为在常规操作模式期间实施处理功能。功能逻辑块包括用于在常规操作模式期间存储功能数据的存储部件。存储器块被配置为在常规操作模式期间保持操作数据。测试逻辑部被配置为在测试模式期间对存储器块执行测试，以生成存储器测试结果数据。测试逻辑部包括控制部件，控制部件用于在测试模式期间使用存储部件来保留存储器测试结果数据。
在示例方面，公开了一种用于借用存储装置以用于嵌入式存储器测试的方法。该方法包括：作为存储器测试过程的一部分，向存储器块提供输入测试数据。该方法还包括：响应于输入测试数据并且基于存储器测试过程，从存储器块获得输出测试数据。该方法另外包括：基于输出测试数据来检测存储器位置故障，其中存储器位置故障由存储器测试结果数据表征。该方法进一步包括：在存储器测试过程期间，将存储器测试结果数据存储在功能逻辑块的寄存器中。
在示例方面，公开了一种集成电路。集成电路包括多个触发器、功能逻辑块、存储器块和测试逻辑部。多个触发器中的每个触发器可配置为作为多个寄存器中的寄存器的一部分来存储一位数据。功能逻辑块被配置为实施处理功能，并且在常规操作模式期间将用于处理功能的功能数据存储在多个触发器中。存储器块被配置为在常规操作模式期间保持用于功能逻辑块的操作数据。测试逻辑部包括存储器测试电路装置，存储器测试电路装置被配置为在测试模式期间对存储器块执行测试，并且基于测试响应于存储器位置故障的检测来生成存储器测试结果数据。存储器测试电路装置还被配置为在测试模式期间，将存储器测试结果数据保留在被驱使成寄存器的多个触发器中。
附图说明
图1描绘了包括测试逻辑部和多个块的示例集成电路。
图2图示了测试逻辑部、功能逻辑块和存储器块之间的示例交互。
图3图示了测试逻辑部的示例，其具有逻辑测试电路装置和扫描测试电路装置以对功能逻辑块执行测试。
图4图示了测试逻辑部的示例，其具有存储器测试电路装置以对存储器块执行测试。
图5图示了一种示例方案，其用于在测试模式期间通过借用功能逻辑块的存储单元来测试存储器块。
图6图示了用于控制电路装置操作存储单元的示例机制，该存储单元正被改换用途以在测试模式期间保留存储器测试结果数据。
图7图示了包括与复用器电路装置结合的寄存器的示例存储单元。
图8图示了用于在测试模式期间操作存储单元的复用器控制电路装置的示例实施方式。
图9图示了包括与复用器电路装置结合的寄存器的另一示例存储单元。
图10是流程图，其图示了如本文所描述的用于借用存储装置以用于嵌入式存储器测试的示例过程。
图11是另一流程图，其图示了如本文所描述的用于借用存储装置以用于嵌入式存储器测试的另一示例过程。
图12图示了包括集成电路的示例电子设备，在该集成电路中，存储装置可以如本文所描述的被借用以用于嵌入式存储器测试。
具体实施方式
与集成电路测试的传统方法相对比，本文描述的实施方式可以有效率地处理测试故障的报告。所描述的实施方式包括可以对集成电路的存储器执行测试的嵌入式测试逻辑部。表征存储器的测试故障的信息使用从功能逻辑部借用的存储单元被暂时存储。例如，由功能逻辑块在常规操作模式期间使用的触发器被改换用途成为寄存器，以用于在测试模式期间对存储器测试结果数据进行存储。
在使用内置自测试(BIST)技术用于集成电路的传统方法的情况下，故障状况的报告从多个角度来看是昂贵的。故障状况报告是昂贵的，部分是由于芯片内部的巨大数目的电路器件与可以耦合到芯片的相对少的数据输入/输出引脚之间的输入/输出瓶颈。在操作中，BIST逻辑对集成电路的一部分(诸如存储器块)执行测试过程，并且产生故障状况。在集成电路的测试时间或空间区域方面，这些故障状况的传统报告是昂贵的。
在一种传统方法中，在每个检测到的故障时，或者在只是几个检测到的故障之后，测试过程的执行被停止，从而故障状况可以在任何附加故障被检测到之前报告。因此，测试过程在完成测试算法之前被暂停以使得故障状况的报告成为可能。在这些情况下，报告从时间角度来看是昂贵的，因为继续测试过程涉及从开头重新开始测试算法，以确保没有测试的方面不经意地被省略。更具体地，为了测试存储器，作为精心设计和细致的测试算法的一部分，一定数目的不同的存储器访问操作的严格序列被应用到存储器。当该严格序列被中断以报告故障时，序列被重新开始以确保存储器根据测试算法恰当地且彻底地被测试。
另一方面，在另一种传统方法中，集成电路芯片被制造以在BIST逻辑中包括足够的额外存储器空间，以保留故障信息直到测试算法完成。在这些情况下，从额外存储器空间所占用的芯片面积的角度来看，在测试过程完成之后报告多个保留的故障状况的能力是昂贵的。这对于片上存储器块的测试尤其是真实的，其中每个可寻址的存储器位置(可能在数十亿个这样的存储器位置之中)将被测试，并且个体的故障存储器位置将单独地报告。因此，实施BIST逻辑的传统方法在时间或芯片上的空间区域方面是昂贵的。
为了解决上述问题，本文描述了一种存储器BIST(MBIST)机制，其能够使用作为功能逻辑部的一部分的寄存器。这些寄存器(它们不包括正被测试的存储器)存储由存储器测试过程产生的故障状况信息。因此，没有附加的存储器需要被添加到片上系统(SOC)或其他集成电路芯片，以在存储器测试过程期间存储故障状况信息。此外，在报告故障状况信息的多个实例之前，针对每个存储器块的测试算法的执行可以完成。因此，在每个检测到的故障状况的报告之后，不需要重新开始测试算法的执行。
在一些示例实施方式中，一种集成电路包括功能逻辑块、存储器块和测试逻辑部。一些处理功能(诸如调制解调器或视频处理)可以由功能逻辑块实施。功能逻辑块包括多个存储单元，诸如多个触发器。在常规操作模式期间，功能逻辑块能够使用这些多个触发器来存储功能数据。然而，在测试模式期间，这些多个触发器由测试逻辑部改换用途。
测试逻辑部将多个触发器驱使成多个不同的寄存器。测试逻辑部包括扫描测试电路装置和存储器测试电路装置。扫描测试电路装置首先测试寄存器，以确保寄存器可以用于在常规操作模式期间可靠地存储功能数据，并且在测试模式的存储器测试过程期间可靠地保留故障状况信息。在寄存器已经被扫描测试之后，存储器测试电路装置对存储器块执行测试。一般而言，对于存储器块的每个存储器位置，存储器测试电路装置写入输入测试数据并且读取输出测试数据。如果输出测试数据未匹配针对给定存储器位置的预期输出数据，则针对给定存储器位置的故障状况被检测到。
对于给定存储器位置处的每个检测到的故障，存储器测试电路装置产生存储器测试结果数据。存储器测试结果数据可以包括故障存储器位置的地址、输出测试数据、以及导致存储器位置故障的存储器任务(例如，存储器访问的序列)的操作指示。为了在测试模式期间借用多个寄存器中的寄存器，存储器测试电路装置将存储器测试结果数据传送到功能逻辑块的寄存器中。在实现可以被借用的寄存器的示例电路布置中，一个附加复用器被添加用于寄存器中的每个触发器以使得该数据传送成为可能。寄存器在测试模式期间保留针对每个存储器位置故障的存储器测试结果数据。存储器测试电路装置因此可以继续对存储器块执行测试算法而不中断，并且不使用被预留仅用于在存储器测试期间捕获存储器测试结果数据(例如，存储器故障签名)的附加寄存器。在测试算法结束时，测试逻辑部使得保留的存储器测试结果数据被暴露在集成电路芯片外部。例如，测试逻辑部可以使得存储器测试结果数据从寄存器中被扫描出来，或者使用特定于寄存器的寻址从寄存器中功能性地读取出来。
以这些方式，在存储器测试结果数据有效率地被处理的同时，集成电路的存储器块可以被测试。通过使用嵌入式片上存储装置，整个存储器测试算法可以不间断地被执行。这避免了在每个检测到的存储器位置故障之后重新开始存储器测试算法。通过从功能块(其否则在存储器测试过程中未被涉及)借用存储单元，不间断的存储器测试算法在少量附加电路装置被添加到集成电路的情况下完成。
图1描绘了包括测试逻辑部106和多个块的示例集成电路100。两个示例块被示出：功能逻辑块102和存储器块104。功能逻辑块102包括多个存储单元108。控制信号110也被示出。尽管明确地描绘了单个功能逻辑块102和单个存储器块104，但是集成电路100可以包括任一项这些块中的多个。类似地，测试逻辑部106的多个实例可以设置在集成电路100上，可以按不同的布局被分布或布置，等等。
功能逻辑块102实施至少一个处理功能。处理功能的示例包括视频或其他图形处理、调制解调器或其他通信处理、加密或其他安全处理、核计算处理、功率管理处理、或它们的某种组合。处理功能的其他示例或对应电路装置块，包括用于片上系统(SOC)的那些，在下文参考图12被描述。
多个存储单元108可以与功能逻辑块102物理地共同定位在集成电路100上，或者与功能逻辑块102物理地分开设置，同时保持与功能逻辑块102在逻辑上相关联。功能逻辑块102在常规操作模式(例如，非测试模式)中将功能数据存储在多个存储单元108中。功能数据至少包括支持由功能逻辑块102实施的处理功能的执行的数据。功能数据通常，但不排他地，有关于当前正被操作的信息或指令、临时数据、或在处理区域之间处于运送中的数据。在示例实施方式中，存储单元108包括一个或多个触发器或至少一个寄存器。更具体地，存储单元108可以通过将多个触发器驱使成可以存储多位数据的寄存器来形成。用于存储单元108的示例触发器和基于寄存器的实施方式在下文参考图7和图9被描述。
存储器块104以批量(bulk)格式存储程序信息、指令、或其他数据。存储器块104的示例包括随机访问存储器(RAM)、动态RAM(DRAM)、静态RAM(SRAM)、闪存、高速缓存存储器、图形存储器、以及它们的组合。更具体地，存储器块104(诸如RAM阵列)可以代表功能逻辑块102，在功能逻辑块102的控制下，或者为了功能逻辑块102，在常规操作模式期间保持操作数据。操作数据包括例如可执行指令、程序数据、用户数据、以及它们的组合。存储器块104可以设置在集成电路100的一个物理位置处(如所示出的)，分布在集成电路100周围的不同位置处，布置为不同的几何形状(代替所描绘的矩形)，它们的某种组合，等等。
集成电路100可以操作在常规操作模式或测试操作模式中。在常规操作模式中，功能逻辑块102可以使用存储器块104来支持某些处理功能的实现，诸如通过使得存储器块104保持操作数据。在测试模式中，测试逻辑部106对功能逻辑块102或存储器块104执行一个或多个测试过程。如本文所描述的，测试逻辑部106借用多个存储单元108以促进对存储器块104的测试的有效率执行。为了这样做，在测试过程期间，一些存储器测试结果数据被保留在多个存储单元108中。如控制信号110所指示的，在测试模式期间存储器块104与功能逻辑块102之间的任何通信可以由测试逻辑部106来引起或协调。常规操作模式和测试模式的示例参考图2被描述。
图2图示了测试逻辑部、功能逻辑块102和存储器块104之间的示例交互200。交互200被分开成测试模式202和常规操作模式204。在图2的顶部部分中，在测试模式202中，四个阶段206利用带圈数字来指示。在第一阶段206-1中，测试逻辑部106对功能逻辑块102的存储单元108执行测试。该测试确保存储单元108可以在常规操作模式204期间可靠地工作以存储功能数据208，并且还可以在测试模式202期间可靠地保留与存储器块104相关联的存储器测试结果数据。用于第一阶段206-1的示例实施方式在下文参考图3被描述。在第二阶段206-2中，测试逻辑部106对存储器块104执行测试。用于第二阶段206-2的示例实施方式在下文参考图4被描述。
在第三阶段206-3中，测试逻辑部106使得存储器测试结果数据被传送到存储单元108，以使得存储器测试结果数据能够在测试模式202期间被保留。如控制信号110所指示的，存储器测试结果数据的至少一部分可以在测试逻辑部106的指引下，直接从存储器块104传送到功能逻辑块102的存储单元108。替换地，源自存储器块104的存储器测试结果数据的一部分可以经由测试逻辑部106间接地传送到存储单元108。用于第三阶段206-3的示例实施方式，结合第二阶段206-2的各方面，在下文参考图5被描述。在第四阶段206-4中，测试逻辑部106使得存储器测试结果数据从功能逻辑块102的存储单元108被提取或输出。提取的存储器测试结果数据可以在输入/输出焊盘上被呈递，以用于由外部自动化测试设备(ATE)或其他诊断设备的获取。在存储器测试过程完成之后存储器测试结果数据从存储单元108的输出在下文参考图7被描述。
图2的底部部分针对常规操作模式204。在常规操作模式204中，功能逻辑块102实施指定的处理功能，诸如图形处理。在这种功能处理的过程中，功能逻辑块102将功能数据208(FD)存储在测试模式202期间曾被用于保留存储器测试结果数据的存储单元108中的一个或多个中。以这些方式，功能逻辑块102的多个存储单元108能够在集成电路的寿命期间服务于两个不同的目的。第一目的是在测试模式202期间保留存储器测试结果数据。第二目的是在常规操作模式204期间保持功能数据208。
图3图示了(图2的)测试模式202的第一阶段206-1的示例，其中测试逻辑部106具有逻辑测试电路装置304和扫描测试电路装置306以对功能逻辑块102执行测试。如所示出的，功能逻辑块102包括功能逻辑部302以及多个存储单元108。功能逻辑部302实施与功能逻辑块102相关联的处理功能。逻辑测试电路装置304执行逻辑测试，以确定功能逻辑部302是否已经被正确地设计和制作而使得功能逻辑部302可以在规定的规格内操作。
扫描测试电路装置306执行扫描测试，以确定存储单元108(包括其组成部分)是否已经被正确地设计和制作而使得存储单元108可以在规定的规格内操作。例如，如果存储单元108由多个触发器(图3中未示出)形成，则扫描测试电路装置306测试存储单元108，以确定每个触发器是否能够可靠地存储一位数据。为了这样做，扫描测试电路装置306将多个触发器驱使成扫描链，该扫描链具有一个或多个单独地或分别地可访问的寄存器。扫描测试样本(pattern)被输入到每个寄存器中，并且然后被读出以验证触发器恰当地保存并返回所存储的数据。
图4图示了(图2的)测试模式202的第二阶段206-2的示例，其中测试逻辑部106具有存储器测试电路装置406以对存储器块104执行存储器测试。存储器块104包括多个存储器位置404，并且存储器测试电路装置406包括故障检测电路装置408。存储器测试电路装置406还包括或以其他方式具有对输入测试数据410、输出测试数据412和预期输出数据414的访问。如下文所描述的，故障检测电路装置408基于输出测试数据412和预期输出数据414来产生存储器故障信号402(MF信号)。
在示例实施方式中，存储器测试电路装置406在每存储器位置的基础上执行存储器块104的测试。每个存储器位置404可以实施为例如存储位、具有多个位的字、可寻址存储器范围、行、列、页面、或它们的组合。为了执行存储器测试，存储器测试电路装置406使用测试样本将一系列的存储器访问操作应用到存储器位置404。一系列的存储器访问操作(或存储器任务)可以包括例如“写-写-读”、“读-写-读-写-读”、和“写-读-读”。每个存储器访问操作或其系列对应于存储器测试的阶段。存储器测试算法的每个阶段，单独地或联合地，旨在验证存储器位置404可以可靠地执行，而不管施加到用于实现存储器位置404的晶体管或其他电路器件的应力如何。
因此，为了对存储器块104执行测试，存储器测试电路装置406生成一个或多个测试样本。测试样本是输入测试数据410的示例。存储器测试电路装置406将输入测试数据410提供给存储器位置404。例如，存储器测试电路装置406可以将输入测试数据410写入或存储到存储器位置404。存储器测试电路装置406然后从存储器位置404的当前内容获得输出测试数据412，其响应于所提供的输入测试数据410。例如，存储器测试电路装置406可以从存储器位置404读取或取回输出测试数据412。
故障检测电路装置408接收输出测试数据412和预期输出数据414。通常，预期输出数据414被设置为与输入测试数据410相同。故障检测电路装置408比较输出测试数据412与预期输出数据414。故障检测电路装置408确定输出测试数据412与预期输出数据414之间是否存在差异。如果检测到差异，则故障检测电路装置408输出存储器故障信号402，或者将存储器故障信号402驱动为有效。存储器故障信号402触发表征存储器位置故障的数据的保留，这参考图5被描述。另一方面，如果没有检测到故障，则通过将另一存储器访问操作应用到当前存储器位置404，或者通过将存储器访问操作应用到存储器块104的另一(例如，下一)存储器位置404，存储器测试的执行继续。
一般而言，存储器操作任务可以包括当前存储器位置404上的存储器访问序列。这样的存储器访问可以包括将输入测试数据410提供给存储器位置404，从存储器位置404获得输出测试数据412，它们的某种组合，等等。存储器访问操作的示例包括存储器访问的“写-读-读”或“写-写-读”序列。存储器访问操作的这些排序，或当前存储器操作任务，也被称为用于存储器测试的相位信息。因为给定的存储器位置404可能通过一个存储器操作任务但失败于另一存储器操作任务，所以导致检测到的存储器位置故障的特定存储器操作任务可能有关于诊断集成电路100的存储器块104或整个晶片的设计或制作缺陷。因此，在图5中描述的示例实施方式中，使存储器位置故障加速发生的存储器操作的指示也被保留。
图5图示了(图2的)测试模式202的第三阶段206-3的示例，其包括在存储器块104的测试期间实施的示例存储方案。该示例存储方案牵涉到借用功能逻辑块102的存储单元108，以保留在存储器块104的测试期间产生的存储器测试结果数据506(MTRD)。存储器测试结果数据506包括表征存储器位置故障的信息。如所示出的，存储器测试结果数据506包括输出测试数据412、地址504、以及操作指示502。除了故障检测电路装置408之外，存储器测试电路装置406还包括地址缓冲器510、输出数据缓冲器512、操作缓冲器514和控制电路装置508。
图5的示例存储方案能够保留针对一个存储器块104或针对多个存储器块104的存储器测试结果数据506。在图5中，示出了“m”个存储器块104-1至104-m，其中“m”表示某个整数。多个存储器块104-1至104-m可以使用存储器块组来依次地或并行地被测试。例如，“m”个存储器块可以划分成三个存储器块组。在每个存储器块组中的存储器块104并发地被测试之后，针对给定组所保留的存储器测试结果数据506从多个存储单元108中被提取，并且被使得在集成电路外部可用。存储器块分组和测试顺序的示例参考图10被描述。
在操作中，如上文参考图4所描述的，存储器测试电路装置406对存储器块104(例如，存储器块104-1)执行测试。基于输入测试数据410和输出测试数据412，故障检测电路装置408检测存储器位置404的故障并且生成存储器故障信号402。故障检测电路装置408将存储器故障信号402供应给控制电路装置508。故障检测电路装置408还将地址504存储在地址缓冲器510中，将输出测试数据412存储在输出数据缓冲器512中，并且将操作指示502存储在操作缓冲器514中。
输出测试数据412包括从存储器块104的存储器位置404取回的未能与(图4的)预期输出数据414相匹配的数据。地址504包括故障存储器位置404的地址。操作指示502包括产生故障存储器位置404的存储器任务的指示符(例如，表示存储器任务的字母数字值或代码)，诸如指示存储器访问操作的序列或存储器测试的阶段的值。地址504、输出测试数据412、或操作指示502联合地表示针对对应的故障存储器位置404的存储器测试结果数据506。存储器测试结果数据506也称为存储器故障签名。
响应于存储器故障信号402，控制电路装置508准备通过以下来保留存储器测试结果数据506：激活功能逻辑块102的下一可用存储单元108以用于存储器测试电路装置406的三个缓冲器处存在的存储器测试结果数据506的存储。为了完成该控制和解码功能，控制电路装置508生成捕获使能信号516并且将捕获使能信号516(例如，计时信号)提供给存储单元108(例如，其触发器)。附加地或替代地，控制电路装置508生成至少一个信号来选择特定输入数据，用于转发到与被启用的存储单元108相关联的一个或多个复用器中的每个复用器处的输出。包括寄存器的存储单元108的示例实施方式参考图6-图9被描述，该寄存器具有多个触发器以及相关联的复用器。控制电路装置508的示例实施方式参考图6和图8被描述。
图6图示了用于控制电路装置508操作存储单元108的示例机制600，存储单元108正被改换用途以在(图2的)测试模式202期间保留存储器测试结果数据506。如所示出的，控制电路装置508包括解码电路装置604和复用器控制电路装置614(复用控制电路装置)。控制电路装置508接收一个或多个传入信号，并且生成一个或多个传出信号以控制存储单元108的操作。存储单元108包括至少一个寄存器608和相关联的复用器电路装置612。具有寄存器608和复用器电路装置612的存储单元108的示例实施方式在下文参考图7和图9被描述。
存储单元108在不同时间并且在不同模式中(例如，在测试模式202或常规操作模式204中)接收不同数据。传入数据包括功能数据208(FD)或测试相关数据602(TRD)。上文参考图2描述的功能数据208在常规操作模式204期间由功能逻辑块102存储在存储单元108中。测试相关数据602包括存储器测试结果数据506(MTRD)或扫描输入数据606(SID)。存储器测试结果数据506在上文参考图5，在借用存储单元108用于存储器测试以验证存储器块104的可靠性的上下文中被描述。对于扫描输入数据606，图3的扫描测试电路装置306将扫描输入数据606应用到存储单元108，以验证存储单元108的可靠性。为了执行扫描测试，通过激活寄存器608作为移位寄存器，存储单元108被驱使到用于测试模式202的第一阶段206-1的扫描链中。
图6中描绘了四个信号。这六个信号包括：存储器故障信号402(MF)、扫描使能主输入信号610(SEPI)、测试相关数据选择信号616(TRDS)和扫描使能信号618(SE)。控制电路装置508接收存储器故障信号402和扫描使能主输入信号610作为输入信号。控制电路装置508生成测试相关数据选择信号616和扫描使能信号618，并且将提供它们作为输出信号。更具体地，通过处理传入信号，并且通过基于存储器故障信号402的状态来生成数据选择信号，复用器控制电路装置614控制存储单元108的操作。复用器控制电路装置614的示例实施方式参考图8被描述，以解释测试相关数据选择信号616和扫描使能信号618如何可以被生成并且被应用到存储单元108。
在示例实施方式中，存储器故障信号402由如图4和图5中示出的故障检测电路装置408提供。扫描使能主输入信号610是从芯片外部接收以控制对集成电路内的一个或多个扫描链的驱使的扫描使能信号。扫描使能信号618在测试相关数据602与功能数据208之间进行选择。测试相关数据选择信号616在存储器测试结果数据506与扫描输入数据606之间进行选择。这些信号选择是使用存储单元108的复用器电路装置612来实现的。选择信号的应用在下文参考图7-图9被描述。
在操作中，解码电路装置604保持对哪个存储单元108接下来将被激活以保留存储器测试结果数据506的跟踪。解码电路装置604使用捕获使能信号516来启用存储单元108的寄存器608。结合适当的解码以激活正确的下一存储单元108，捕获使能信号516可以实现为计时信号(图6中未示出)，该计时信号被应用到形成寄存器608的触发器。用于在触发器和复用器级的存储单元108的示例实施方式参考图7和图9被描述。
图7图示了包括与复用器电路装置612结合的寄存器608的示例存储单元108。每个寄存器608包括多个触发器706。触发器706被图示为“d”触发器，但是触发器706可以使用一个或多个其他类型的触发器来实施，或被实施具有附加的触发器特征，诸如设置或重置。每个触发器706至少具有输入节点(“D”)、输出节点(“Q”)和计时输入节点(“时钟”)。复用器电路装置612包括多个复用器。这些复用器包括选择复用器702(sel.mux)和测试复用器704(test mux)。每个相应的触发器706与两个复用器相关联：选择复用器702和测试复用器704。替换地，每个选择复用器702和测试复用器704可以实现为单个复用器(例如，具有三个输入和一个输出的复用器)。
一般而言，对于如图7中示出的存储单元108实施方式，选择复用器702在测试相关数据602(TRD)的实例之间进行复用，并且测试复用器704在功能数据208与测试相关数据602之间进行复用。存储单元108的选择复用器702和测试复用器704中的任一者或两者可以被并入作为寄存器608的一部分。然而，如所图示的，选择复用器702在寄存器608外部，而测试复用器704在寄存器608内部。该描绘反映了一个复用器集合(诸如测试复用器704)可以被包括以使得触发器706的扫描测试成为可能，即使不实施如本文所描述的用于嵌入式存储器测试的存储装置借用。从这个角度来看，选择复用器702被“添加”到寄存器608，以使得所描述的用于嵌入式存储器测试的存储装置借用成为可能。因此，利用存储装置借用的用于嵌入式存储器测试的实施方式可以通过以下来实现：在存储器测试算法的执行期间被保留的存储器测试结果数据506的每位添加一个复用器。然而，在整个逻辑电路设计的合成期间，用于实施选择复用器702的电路器件(例如，晶体管)的近似四分之一可以从其他已有电路装置有效地被利用。
如所图示的，存储器测试结果数据506的每位使用选择复用器702、测试复用器704和触发器706以及相关联的控制信令而被保留。在测试模式202期间，触发器706被驱使成作为寄存器608的配置，其可以包括将触发器706串联耦合以创建移位寄存器。因此，选择复用器702、测试复用器704和触发器706的该三元组集合在成链的位级存储单元中重复，以保留存储器测试结果数据506，如图7中通过寄存器608的左侧和右侧的椭圆形所指示。
从左边开始并且向右移动，选择复用器702包括两个输入和一个输出。第一输入耦合到(例如，图5的)存储器测试电路装置406，并且从存储器测试电路装置406接收存储器测试结果数据506。选择复用器702的第二输入接收扫描输入数据606。选择复用器702基于测试相关数据选择信号616来输出测试相关数据602。如果测试相关数据选择信号616有效，则存储器测试结果数据506被转发作为选择复用器702的输出处的测试相关数据602。如果不是，则选择复用器702转发扫描输入数据606作为测试相关数据602。
测试复用器704包括两个输入和一个输出。第一输入在常规操作模式204期间接收功能数据208。测试复用器704的第二输入耦合到选择复用器702的输出。因此，第二输入接收测试相关数据602。测试复用器704基于扫描使能信号618在触发器706的“D”输入节点处输出数据。如果扫描使能信号618有效，则测试相关数据602被转发到触发器706的输入。另一方面，如果扫描使能信号618无效，则测试复用器704将功能数据208转发到用于常规操作模式的触发器706的输入。
提供给触发器706的“D”输入节点的数据响应于触发器706的计时输入处的时钟脉冲，而前进到触发器706的“Q”输出节点。换言之，响应于由(例如，图6的)控制电路装置508的解码电路装置604提供的计时信号的上升沿或下降沿，数据前进通过触发器706。如所示出的，触发器706的“Q”输出节点耦合到后续的选择复用器702的第二输入，作为“扫描输入数据”(SID)。这对于测试模式202扫描出数据是有效的。该耦合对针对如图3的扫描测试电路装置306执行的扫描测试的数据中的扫描也是有效的。在常规操作模式204中，触发器706的“Q”输出节点表示功能数据208，并且因此可以耦合到其他电路装置以支持由功能逻辑块102提供的处理功能。
在存储器块104或存储器块104组上的存储器测试算法结束时，测试相关数据602(诸如存储器测试结果数据506)从寄存器608输出。通过以类似于用于扫描测试的方式，从沿着寄存器608的触发器的链式布置中移出数据位，来自对应的触发器706的每个“Q”输出节点的每个数据位可以从集成电路100输出。替换地，通过使用否则功能逻辑块102将采用以在常规操作模式期间输出功能数据208的电路装置(未明确示出)，来自对应的触发器706的每个“Q”输出节点的每个数据位可以从集成电路100输出。
图8图示了用于在测试模式202期间操作存储单元108的复用器控制电路装置614的示例实施方式。复用器控制电路装置614控制图6和图7的复用器电路装置612的操作。例如，复用器控制电路装置614可以生成复用器选择信号，来控制选择复用器702或测试复用器704的操作。这样的复用器控制信号可以包括测试相关数据选择信号616和扫描使能信号618。
因此，复用器控制电路装置614控制哪个数据被复用到触发器706。复用器控制电路装置614包括多个电路器件。如所示出的，这些电路器件包括“与”门802、反相器804、以及“或”门806。“与”门802包括第一输入、第二输入和输出。反相器804包括输入和输出。“或”门806包括第一输入、第二输入和输出。反相器804的输出耦合到“与”门802的第二输入。“与”门802的输出耦合到“或”门806的第一输入。
存储器故障信号402和扫描使能主输入信号610被提供给复用器控制电路装置614。基于这些输入信号，复用器控制电路装置614生成并且输出测试相关数据选择信号616和扫描使能信号618。“与”门802的第一输入接收存储器故障信号402。反相器804的输入接收扫描使能主输入信号610。扫描使能主输入信号610的反相值因此被提供给“与”门802的第二输入。“与”门802的输出的值用作测试相关数据选择信号616。因此，“或”门806的第一输入接收测试相关数据选择信号616。“或”门806的第二输入接收扫描使能主输入信号610。“或”门806的输出的值用作扫描使能信号618。
下面在表1中提供了用于复用器控制电路装置614的操作的逻辑表。
<u>MF信号402</u> <u>SEPI信号610</u> <u>功能</u> <u>SE信号618</u>
x 1 扫描测试移位 1
0 0 功能逻辑 0
1 0 存储器测试结果数据保留 1
表1.用于由复用器控制电路装置614基于一个或多个信号的状态来控制复用器电路装置612的逻辑表。
通过基于至少一个其他信号(诸如存储器故障信号402或扫描使能主输入信号610)的状态来生成至少一个数据选择信号，复用器控制电路装置614控制复用器电路装置612的操作。数据选择信号的示例包括图6-图8的测试相关数据选择信号616、图9的存储器测试结果或功能数据选择信号904(MoFS)、以及图6-图9的扫描使能信号618。信号的状态可以是逻辑高(例如，“1”)或逻辑低(例如，“0”)，其可以对应于高电压或低电压，或反之亦然。
如表1所指示的，如果扫描使能主输入信号610为有效的高，则对“或”门806的第二输入为“1”，因此“或”门806驱动“1”作为扫描使能信号618。如图7中示出的，扫描使能信号618控制测试复用器704的复用输出。因此，在扫描使能信号618为有效高的情况下，测试复用器704选择测试相关数据602以用于转发到触发器706。这将寄存器608置于移位模式，以用于根据公认的测试设计(DFT)原理的扫描移位测试。另外，在扫描使能主输入信号610为有效高的情况下，反相器804将“0”耦合到“与”门802的第二输入。因此，测试相关数据选择信号616是无效的低，并且选择复用器702因此选择扫描输入数据606用于转发而作为测试相关数据602以使得扫描测试成为可能。
另一方面，如果扫描使能主输入信号610为无效的低，则存储器故障信号402可以控制扫描使能信号618和测试相关数据选择信号616的输出。如果存储器故障信号402为无效的低，则功能数据208被提供给触发器706，因为扫描使能信号618依据“与”门802的“0”输出而具有值“0”。然而，如果存储器故障信号402为有效的高，则扫描使能信号618也为有效的高，因为“或”门806的第一输入依据“与”门802的“1”输出而为“1”。因此，在扫描使能信号618为有效的高的情况下，测试复用器704选择测试相关数据602以用于转发到触发器706。此外，测试相关数据选择信号616也是有效的高，其中“与”门802的输出处为值“1”。如图7中示出的，测试相关数据选择信号616控制选择复用器702的复用输出。因此，如果测试相关数据选择信号616是有效的高，则选择复用器702转发存储器测试结果数据506作为测试相关数据602，以使得在对存储器块104的存储器测试算法的执行期间存储器测试结果数据506的保留成为可能。
图9图示了包括与复用器电路装置612结合的寄存器608的另一示例存储单元108。图9的存储单元108类似于图7的存储单元108。然而，个体复用器的输入和输出是不同的。复用器选择控制信号中的至少一个也是不同的，以适应不同的输入数据。一般而言，扫描输入数据606在测试复用器704处更靠近触发器706的“D”输入节点被耦合，并且功能数据208在选择复用器702处更远离触发器706的“D”输入节点被耦合。
更具体地，图9的实施方式涉及以下数据输入：扫描输入数据606、存储器测试结果数据506和功能数据208。扫描输入数据606和存储器测试结果数据506是测试相关数据602的示例。存储器测试结果数据506和功能数据208是存储器测试结果或功能数据902(MoFD)的示例。图9还涉及存储器测试结果或功能数据选择信号904(MoFS)和扫描使能信号618。
从左边开始并且向右移动，选择复用器702包括两个输入和一个输出。第一输入耦合到(例如，图5的)存储器测试电路装置406，并且从存储器测试电路装置406接收存储器测试结果数据506。选择复用器702的第二输入在常规操作模式204期间接收功能数据208。选择复用器702基于存储器测试结果或功能数据选择信号904，来输出存储器测试结果或功能数据902。如果存储器测试结果或功能数据选择信号904有效，则选择复用器702在选择复用器702的输出处转发存储器测试结果数据506作为存储器测试结果或功能数据902。
测试复用器704包括两个输入和一个输出。测试复用器704的第一输入耦合到选择复用器702的输出。因此，第一输入接收存储器测试结果或功能数据902。第二输入在测试模式202的扫描测试部分期间接收扫描输入数据606。测试复用器704基于扫描使能信号618来输出用于触发器706的“D”输入节点的数据。如果扫描使能信号618有效，则测试复用器704将扫描输入数据606转发到触发器706的输入，以用于测试模式202的扫描测试部分。另一方面，如果扫描使能信号618无效，则存储器测试结果或功能数据902被转发到触发器706的输入(例如，其是存储器测试结果数据506或功能数据208，这取决于控制选择复用器702的存储器测试结果或功能数据选择信号904)。
如上文参考图8所描述的复用器控制电路装置614可以被修改为适应图9的示例实施方式。这样的修改可以确保复用器电路装置612最终针对给定的操作模式，在适当的时间将适当的数据—功能数据208、存储器测试结果数据506、或扫描输入数据606—耦合到触发器706的“D”输入节点。例如，功能数据208将在常规操作模式204期间耦合到触发器706的输入。在测试模式202的扫描测试部分期间，复用器电路装置612将把扫描输入数据606耦合到触发器706的输入。并且在测试模式202的存储器测试部分期间，复用器电路装置612将把存储器测试结果数据506耦合到触发器706的输入。
在图9中，功能数据208在选择复用器702处与存储器测试结果数据506复用。与缺少如本文所描述的用于嵌入式存储器测试的存储装置借用但包括扫描测试能力的集成电路相比，如图9中所描绘的存储单元108的示例实施方式具有以下潜在的影响。功能数据208通过选择复用器702而经历附加的延迟元件。然而，该延迟可以在整个集成电路的操作设计中被计入。
图10-图11描绘了针对利用存储装置借用的嵌入式存储器测试的各个方面的流程图。这些流程图被图示在附图中并且在本文中使用多个框来描述，该多个框指示可以由集成电路执行的操作或者可以由集成电路采取的状态。然而，操作和状态的发生不必然限于图10-图11中所图示或如本文所描述的顺序，因为操作和状态可以按替代顺序或以完全或部分重叠的方式被实施。
图10图示了用于如本文所描述的借用存储装置以用于嵌入式存储器测试的示例流程图1000。流程图1000包括九个框1002-1018，其中每个框表示至少一个操作。流程图1000的操作可以由例如图1-图4的测试逻辑部106等执行。在框1002处，功能逻辑块102的多个触发器706被驱使成一个或多个寄存器608。在框1004处，测试逻辑部106将存储器块104-1至104-m中的不同存储器块组织成多个存储器组，诸如四个存储器块组A、B、C和D。在框1006处，当前存储器组的存储器块104的并发测试由测试逻辑部106发起。因此，存储器块组A的存储器块104可以并行被测试。
在框1008处，测试逻辑部106的存储器测试电路装置406将存储器访问操作应用到当前存储器组的存储器块104的存储器位置404。在框1010处，存储器测试电路装置406的故障检测电路装置408确定存储器位置故障是否已经发生。如果没有存储器位置故障在当前存储器组中检测到，则在框1018处，存储器测试电路装置406选择新存储器组，诸如存储器块组B。流程图1000的过程然后通过发起新当前存储器组的存储器块上的并发测试而在框1006处继续。
另一方面，如果在框1010处存储器位置故障被检测到，则在框1012处，存储器测试电路装置406使得针对存储器位置故障的存储器测试结果数据506被存储在与功能逻辑块102相关联的寄存器608中，以用于在存储器测试算法的执行期间的保留。如在框1014处检查的，如果一些存储器位置404在当前存储器组中尚未被测试，则该过程在框1008处继续于更多存储器访问操作被应用到当前存储器位置404，或继续于另一存储器位置404。另一方面，如在框1014处检查的，如果当前存储器组中没有更多存储器位置将被测试，则该过程在框1016处继续。
在框1016处，存储器测试电路装置406使得所保留的存储器测试结果数据506从功能逻辑块102的寄存器608被输出。存储器测试结果数据506可以按类似于扫描测试的方式被扫描出来，或者可以按类似于由常规操作模式的处理功能实施的方式功能地被读出。利用扫描出来的实施方式，存储器测试电路装置406使得所保留的存储器测试结果数据506以串行模式(例如，一次一位)从寄存器608被输出。利用功能读出的实施方式，存储器测试电路装置406使得所保留的存储器测试结果数据506以并行模式(例如，一次一个字或32位)从寄存器608被输出。在并行功能读出期间，存储器测试电路装置406可以使用与寄存器相关联的地址来独立地访问作为原子单元的每个寄存器。在数据输出之后，该过程在框1018处继续于新存储器组选择。
图11是图示了用于借用存储装置以用于嵌入式存储器测试的示例过程1100的流程图。过程1100按照四个框1102-1108的集合来描述，其中每个框表示至少一个操作。操作可以由集成电路执行，诸如图1的集成电路100或下文描述的图12的集成电路1210。更具体地，过程1100的操作可以由图1-图4的测试逻辑部106等执行。
在框1102处，作为存储器测试过程的一部分，输入测试数据被提供给存储器块。例如，作为存储器测试过程的一部分，集成电路100可以向存储器块104提供输入测试数据410。为了这样做，作为测试算法的存储器访问任务或阶段的一部分，存储器测试电路装置406可以将测试样本存储在存储器块104的存储器位置404中。
在框1104处，响应于输入测试数据并且基于存储器测试过程，输出测试数据从存储器块被获得。例如，集成电路100可以响应于输入测试数据410并且基于存储器测试过程，从存储器块104获得输出测试数据412。存储器测试电路装置406可以在包括存储测试样本的存储器访问任务结束时从存储器位置404取回当前内容。
在框1106处，存储器位置故障基于输出测试数据被检测，其中存储器位置故障由存储器测试结果数据表征。例如，集成电路100可以基于输出测试数据412来检测存储器位置故障，其中存储器位置故障由存储器测试结果数据506表征。例如，故障检测电路装置408可以检测输出测试数据412与预期输出数据414(诸如输入测试数据410)之间的差异。存储器测试结果数据506可以包括存储器故障签名，存储器故障签名包括存储器位置故障的地址504、响应于输入测试数据410的输出测试数据412、以及用于导致检测到存储器位置故障的存储器任务的操作指示502。
在框1108处，在存储器测试过程期间，存储器测试结果数据被存储在功能逻辑块的至少一个存储单元中。例如，集成电路100可以在存储器测试过程期间，将存储器测试结果数据506存储在功能逻辑块102的至少一个存储单元108中。在测试模式202期间，存储器测试电路装置406可以启用至少一个触发器706，或由多个这样的触发器706形成的寄存器608，以保留存储器测试结果数据506，直到存储器测试算法完成。
用于框1106的检测操作的示例实施方式可以包括将输出测试数据412与根据存储器测试过程的预期输出数据414进行比较。用于框1108的存储操作的示例实施方式可以包括：利用包括寄存器608的至少一个存储单元108，驱使功能逻辑块102的多个触发器706以形成寄存器608，并且将存储器测试结果数据506复用到多个触发器706中。
过程1100的示例实施方式还可以包括：在存储器测试过程的执行完成之后，使用至少一个存储单元108来存储功能数据208以支持由功能逻辑块102实施的处理功能的操作。
一些实施方式有关于如下的场景，在这些场景中，至少一个存储单元108包括寄存器608。因此，过程1100的示例实施方式还可以包括：在存储器测试过程的完成之前，由扫描测试电路装置306对功能逻辑块102的寄存器608执行扫描测试的操作。此外，过程1100的示例实施方式还可以包括：在已经对存储器块104执行存储器测试过程之后，从功能逻辑块102的寄存器608中扫描出存储器测试结果数据506的操作。
图12描绘了包括集成电路(IC)1210的示例电子设备1202，在集成电路1210中，存储装置可以如本文所描述的被借用以用于嵌入式存储器测试。如所示出的，除了集成电路1210之外，电子设备1202还包括天线1204、收发器1206、以及用户输入/输出(I/O)接口1208。集成电路1210或其核的所图示的示例包括微处理器1212、图形处理单元(GPU)1214、存储器阵列1216和调制解调器1218。在一个或多个实施方式中，如本文所描述的促进嵌入式存储器测试的存储装置的借用可以由集成电路1210来实施，例如，通过使用微处理器1212、GPU 1214或调制解调器1218的(例如，图5的)存储单元108，来存储在将存储器测试应用到存储器阵列1216期间产生的(例如，图5的)存储器测试结果数据506。
电子设备1202可以是移动的或电池供电的设备、或被设计为由电网供电的固定设备。电子设备1202的示例包括服务器计算机、网络交换机或路由器、数据中心的刀片、个人计算机、台式计算机、笔记本或膝上型计算机、平板计算机、智能电话、娱乐设备，或者可穿戴计算设备，诸如智能手表、智能眼镜、或衣着制品。电子设备1202也可以是具有嵌入式电子器件的设备或其一部分。具有嵌入式电子器件的电子设备1202的示例包括乘用车、工业设备、冰箱或其他家用电器、无人机或其他无人驾驶飞行器(UAV)、电动工具、或物联网(IoT)设备。
对于具有无线能力的电子设备，电子设备1202包括天线1204，天线1204耦合到收发器1206以使得一个或多个无线信号的接收或发射成为可能。集成电路1210可以耦合到收发器1206以使得集成电路1210能够具有对所接收的无线信号的访问，或者提供无线信号以用于经由天线1204的发射。如所示出的电子设备1202还包括至少一个用户I/O接口1208。用户I/O接口1208的示例包括键盘、鼠标、麦克风、触敏屏幕、相机、加速度计、触觉机构、扬声器、显示屏、或投影仪。
集成电路1210可以包括例如微处理器1212、GPU 1214、存储器阵列1216、调制解调器1218等的一个或多个实例。微处理器1212可以用作中央处理单元(CPU)或其他通用处理器。一些微处理器包括可以单独通电或断电的不同部分，诸如多个处理核。GPU 1214可以特别被适配为处理视觉相关数据以用于显示。如果视觉相关数据未正被绘制或以其他方式被处理，则GPU 1214可以完全或部分断电。存储器阵列1216存储用于微处理器1212或GPU1214的数据。用于存储器阵列1216的存储器的示例类型包括随机访问存储器(RAM)，诸如动态RAM(DRAM)或静态RAM(SRAM)；闪存；等等。如果程序没有正在访问存储器中存储的数据，则存储器阵列1216可以整体断电或按个体区域断电。调制解调器1218解调信号以提取编码信息，或者调制信号以将信息编码到信号中。如果没有信息要从入站通信解码或编码以用于出站通信，则调制解调器1218可以被空闲以减少功耗。集成电路1210可以包括除了所示出的那些之外的附加或替代部分，诸如I/O接口、传感器(诸如加速度计)、收发器或接收器链的另一部分、定制的或硬编码的处理器(诸如专用集成电路ASIC)，等等。
集成电路1210还可以包括片上系统(SOC)。SOC可以集成足够数目的不同类型的组件，以使得SOC能够至少主要地使用一个芯片来提供计算功能，作为笔记本计算机、移动电话、或另外的电子装置。SOC的组件(一般与集成电路1210的组件相似)可以称为电路装置的核或块。如果未在使用中，则SOC的核或块可以断电，诸如通过经历电力塌缩，或通过被复用到具有较低电压电平的电力轨上。除了图12中图示的那些之外，核或块的示例还包括电压调节器、主存储器或高速缓存存储器块、存储器控制器、通用处理器、密码处理器、视频或图像处理器、矢量处理器、无线电部、接口或通信子系统、无线控制器、或显示控制器。这些核或块中的任何核或块(诸如处理核或GPU核)还可以包括能够单独供电的多个内部核或块。
除非上下文另有规定，否则在本文中对词语“或”的使用可以被认为是对“包含性的或”的使用，或者是允许包含或应用通过词语“或”联系的一个或多个项目的术语(例如，短语“A或B”可以被解释为仅允许“A”，仅允许“B”，或允许“A”和“B”两者)的使用。此外，本文中讨论的附图和术语中表示的项目可以指示一个或多个项目或术语，并且因此可以在本书面描述中对单个或复数形式的项目和术语可互换地进行引用。最后，尽管以特定于结构特征或方法操作的语言描述了主题，但是将理解，所附权利要求中限定的主题不必然限于上文描述的具体特征或操作，包括不一定限于特征被布置的组织或操作被执行的顺序。

Claims (30)

1.一种集成电路，包括：
功能逻辑块，包括多个存储单元，所述功能逻辑块被配置为在常规操作模式期间将功能数据存储在所述多个存储单元中；
存储器块；以及
测试逻辑部，被配置为：在测试模式期间，对所述存储器块执行测试，并且将存储器测试结果数据保留在所述功能逻辑块的所述多个存储单元中。
2.根据权利要求1所述的集成电路，其中所述测试逻辑部被配置为：在所述测试被执行之后并且在所述测试模式期间，使得所述存储器测试结果数据从所述多个存储单元被输出。
3.根据权利要求1所述的集成电路，其中所述多个存储单元与所述功能逻辑块物理地共同定位在所述集成电路上。
4.根据权利要求3所述的集成电路，其中：
所述功能逻辑块被配置为在所述常规操作模式期间实施功能逻辑，所述功能逻辑包括调制解调器处理功能或视频处理功能；并且
所述功能数据包括调制解调器数据或视频数据。
5.根据权利要求1所述的集成电路，其中：
所述多个存储单元包括多个触发器；并且
所述存储器块包括随机访问存储器(RAM)阵列。
6.根据权利要求5所述的集成电路，其中所述存储器测试结果数据表征存储器访问操作的失败，所述失败指示所述RAM阵列中的缺陷。
7.根据权利要求1所述的集成电路，其中所述多个存储单元至少在所述测试模式期间包括所述功能逻辑块的多个寄存器。
8.根据权利要求7所述的集成电路，其中：
所述多个寄存器中的每个寄存器包括多个触发器；并且
每个寄存器的所述多个触发器可配置为在所述测试模式期间操作为移位寄存器。
9.根据权利要求7所述的集成电路，其中所述测试逻辑部包括扫描测试电路装置，所述扫描测试电路装置被配置为对所述功能逻辑块的所述多个寄存器执行扫描测试。
10.根据权利要求7所述的集成电路，其中：
所述测试逻辑部包括被配置为对所述存储器块执行所述测试的存储器测试电路装置；
所述存储器测试结果数据包括故障存储器位置的地址、以及从所述测试在所述存储器块上的执行而产生的来自所述故障存储器位置的输出测试数据；并且
所述存储器测试电路装置包括：
地址缓冲器，被配置为存储所述故障存储器位置的所述地址；以及
输出数据缓冲器，被配置为存储从所述测试在所述存储器块上的执行而产生的所述输出测试数据。
11.根据权利要求10所述的集成电路，其中所述存储器测试电路装置还包括操作缓冲器，所述操作缓冲器被配置为存储产生所述故障存储器位置的存储器任务的指示。
12.根据权利要求10所述的集成电路，其中所述存储器测试电路装置被配置为：在所述测试在所述存储器块上继续被执行的同时，将所述地址和所述输出测试数据传送到所述多个寄存器中的寄存器以被保留。
13.根据权利要求7所述的集成电路，其中所述多个存储单元中的每个存储单元包括：
所述多个寄存器中的寄存器，每个寄存器包括多个触发器，每个触发器包括输入节点并且被配置为存储一位数据；以及
复用器电路装置，被配置为将测试相关数据或所述功能数据复用到每个触发器的所述输入节点。
14.根据权利要求13所述的集成电路，其中：
所述测试相关数据包括扫描输入数据或所述存储器测试结果数据；并且
所述复用器电路装置被配置为：在所述测试模式期间，将所述扫描输入数据或所述存储器测试结果数据复用到每个触发器的所述输入节点。
15.根据权利要求14所述的集成电路，其中所述复用器电路装置被配置为：在所述常规操作模式期间，将所述功能数据复用到每个触发器的所述输入节点。
16.一种集成电路，包括：
功能逻辑块，被配置为在常规操作模式期间实施处理功能，所述功能逻辑块包括：
存储部件，用于在所述常规操作模式期间存储功能数据；
存储器块，被配置为在所述常规操作模式期间保持操作数据；以及
测试逻辑部，被配置为在测试模式期间对所述存储器块执行测试以生成存储器测试结果数据，所述测试逻辑部包括：
控制部件，用于在所述测试模式期间使用所述存储部件来保留所述存储器测试结果数据。
17.根据权利要求16所述的集成电路，其中所述存储部件包括：
多个触发器，每个触发器能够存储一位数据；以及
驱使部件，用于将所述多个触发器驱使成多个寄存器。
18.根据权利要求17所述的集成电路，其中所述驱使部件包括：
复用器部件，用于将测试相关数据或所述功能数据复用到所述多个寄存器中的寄存器的至少一个触发器，所述测试相关数据包括所述存储器测试结果数据和用于不同测试场景的扫描输入数据。
19.根据权利要求16所述的集成电路，其中所述控制部件被配置为将所述存储器测试结果数据传送到所述存储部件中，所述存储器测试结果数据包括来自故障存储器位置的输出测试数据、以及所述故障存储器位置的地址，所述故障存储器位置基于对所述存储器块执行的所述测试而被检测到。
20.根据权利要求19所述的集成电路，其中所述测试逻辑部被配置为：在对所述存储器块的所述测试的完成之后，通过激活扫描使能信号，从所述存储部件扫描出所述存储器测试结果数据。
21.根据权利要求19所述的集成电路，其中所述控制部件包括复用器控制部件，所述复用器控制部件用于基于存储器故障信号的状态来生成数据选择信号。
22.一种用于借用存储装置以用于嵌入式存储器测试的方法，所述方法包括：
作为存储器测试过程的一部分，向存储器块提供输入测试数据；
响应于所述输入测试数据并且基于所述存储器测试过程，从所述存储器块获得输出测试数据；
基于所述输出测试数据来检测存储器位置故障，所述存储器位置故障由存储器测试结果数据表征；以及
在所述存储器测试过程期间，将所述存储器测试结果数据存储在功能逻辑块的至少一个存储单元中。
23.根据权利要求22所述的方法，其中：
所述至少一个存储单元包括寄存器；并且
所述方法还包括：在所述存储器测试过程之前，对所述功能逻辑块的所述寄存器执行扫描测试。
24.根据权利要求22所述的方法，其中所述检测包括：将所述输出测试数据与根据所述存储器测试过程的预期输出数据进行比较。
25.根据权利要求22所述的方法，其中：
所述至少一个存储单元包括寄存器；并且
所述方法还包括：在所述存储器测试过程已经在所述存储器块上被执行之后，使用与所述寄存器相关联的地址，从所述功能逻辑块的所述寄存器中读出所述存储器测试结果数据。
26.根据权利要求22所述的方法，还包括：
在所述存储器测试过程之后，使用所述至少一个存储单元存储功能数据，以支持由所述功能逻辑块实施的处理功能。
27.根据权利要求22所述的方法，其中：
所述至少一个存储单元包括寄存器；并且
所述存储包括：
驱使所述功能逻辑块的多个触发器以形成所述寄存器；以及
将所述存储器测试结果数据复用到所述多个触发器中。
28.根据权利要求22所述的方法，其中所述存储器测试结果数据包括存储器故障签名，所述存储器故障签名包括所述存储器位置故障的地址、响应于所述输入测试数据的所述输出测试数据、以及用于存储器任务的操作指示，所述存储器任务导致所述存储器位置故障的所述检测。
29.一种集成电路，包括：
多个触发器，每个触发器可配置为作为多个寄存器中的寄存器的一部分来存储一位数据；
功能逻辑块，被配置为实施处理功能，所述功能逻辑块被配置为：在常规操作模式期间，将用于所述处理功能的功能数据存储在所述多个触发器中；
存储器块，被配置为在常规操作模式期间保持用于所述功能逻辑块的操作数据；以及
测试逻辑部，包括存储器测试电路装置，所述存储器测试电路装置被配置为：
在测试模式期间对所述存储器块执行测试；
基于所述测试，响应于存储器位置故障的检测来生成存储器测试结果数据；以及
在所述测试模式期间，将所述存储器测试结果数据保留在被驱使成所述寄存器的所述多个触发器中。
30.根据权利要求29所述的集成电路，其中：
所述存储器测试结果数据包括所述存储器位置故障的地址和来自所述存储器位置故障的输出测试数据；并且
所述集成电路还包括复用器电路装置，所述复用器电路装置被配置为：在所述测试模式期间，将所述存储器测试结果数据复用到所述寄存器中。
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