CN1975934A - 具有测试功能的半导体集成电路及制造方法 - Google Patents

Abstract

一种逻辑集成电路包括具有预定逻辑功能的逻辑电路；读/写存储器电路；测试电路，用于测试存储器电路中是否包括失效位；和边界锁存器电路，由多个触发器电路形成，能够使所述逻辑电路与所述存储器电路之间的信号锁存，并且还形成一个移位寄存器。而且，该逻辑集成电路还设置有失效援救信息产生电路，用于在利用测试电路执行测试期间，将测试结果存储到边界锁存器电路，并且根据所存储的测试结果，产生失效援救信息，以救援所述存储器电路的失效。安装在逻辑集成电路上的测试电路能与内置存储器电路的测试并行地产生用于救援失效位的信息，并且还能向外部输出同一信息并援救芯片之内的RAM。

Description

具有测试功能的半导体集成电路及制造方法

相关申请的交叉引用

本申请要求于2005年11月30日提交的日本申请No.2005-345094以及于2005年1月28日提交的日本专利申请No.2005-020505的优先权，其内容据此通过参考引入本申请。

技术领域

本发明涉及一种可适用于将RAM(随机存取存储器)的测试电路和逻辑电路的测试电路安装在一个包括该RAM和逻辑电路的半导体集成电路(逻辑集成电路)中的技术，而且还涉及一种用于与测试电路对RAM进行测试相并行地获得援救(relief)信息的技术。本发明是一种能有效地适用于例如包括RAM和CPU(中央处理单元)的诸如系统LSI(大规模集成电路)之类的逻辑LSI的技术。

背景技术

一般地，在对其安装了RAM和CPU等的称为系统LSI的逻辑LSI中，作为一种测试简化设计方法，广泛地利用了扫描路径系统。在这种系统中，通过将设置在内部逻辑电路中的触发器电路串联连接，构成移位寄存器，将测试数据输入到这个移位寄存器，并且通过操作内部逻辑电路，将逻辑状态提取到芯片的外部，以利用移位寄存器作检查。而且，为了检测内置RAM的失效位的存在或不存在，还提出了用于进行RAM的测试的技术(例如，专利文献1)。在这种技术中，在逻辑部分与RAM之间的接口处配置一个能构成移位寄存器的锁存器电路，并且还设置一个BIST(内置自测试)电路，它包括一个用于产生RAM的测试图形的电路和一个用于把读出数据与预期值进行比较的电路。

[专利文献1]

日本未审专利公开No.Hei 8(1996)-262116

发明内容

在用于内置RAM的现有测试电路中，不可能找到这样的测试电路，即它能产生援救信息，并且然后将同一信息输出到芯片的外部，而且另外与各种RAM的同时测试相并行，同时援救芯片之内的RAM。

因此，本发明的一个目的是提供一种逻辑集成电路，它能与内置RAM的测试相并行地产生用于失效位的援救的信息，并且将同一信息输出到芯片的外部，或同时援救芯片之内的RAM。

本发明的另一个目的是提供一种逻辑集成电路，它安装一个测试电路，能产生用于援救内置RAM的失效位的信息，同时控制电路规模的增加。

本发明的上述和其他目的及新颖特征将从本说明书及其附图的描述中变得显而易见。

下面将简短概述在本申请公开的发明中的代表性发明。

根据本发明的一个方面，一种逻辑集成电路包括具有预定逻辑功能的逻辑电路、启动数据写和读操作的存储器电路(内置RAM)、用于测试存储器电路中是否包括失效位的测试电路、能使逻辑电路与存储器电路之间的信号锁存并且由能够构成移位寄存器的多个触发器电路所形成的边界锁存器电路、和失效援救信息产生电路，其中在执行测试期间，测试电路对边界锁存器电路收集测试结果，并且根据测试结果，失效援救信息产生电路产生失效援救信息，以援救存储器电路的失效。

这里，优选地，存储器电路设置有备用存储器组(存储器列或存储器行)和失效援救电路，以将主存储器组替换成备用存储器组，使得通过将失效援救信息产生电路所产生的信息供给到失效援救电路，来实现存储器组的替换。

根据上述方式，与内置存储器电路的测试相并行地产生用于援救失效位的信息，并且能将这个信息输出到芯片的外部，或也能在芯片之内援救存储器电路。因此，通过缩短测试周期能降低制造成本。另外，因为边界锁存器电路存储测试电路的测试结果，并且根据存储的测试结果，失效援救信息产生电路产生失效援救信息，以援救存储器电路的失效，所以能产生用于援救存储器电路的失效位的失效的信息，同时抑制电路规模的增加。此外，本发明能将不同读出位数的多个读/写存储器电路应用于一个逻辑集成电路，并且能在多个存储器电路中并行地产生失效援救信息。

而且，优选地，多个存储器电路的各自边界锁存器电路能够构成一个移位扫描路径。因此，由于测试电路的测试结果能仅通过一个扫描路径集中在一点，所以能使设置有许多内置存储器电路的逻辑集成电路减小信号线数。结果，能减小布线所需要的空间，并且由此还能减小芯片尺寸。

更优选地，失效援救电路设置有多个选择器，它们设置在内置存储器电路的存储器阵列与数据输入/输出端子之间，并且选择地连接相邻存储器列的一条数据线。这里，选择器控制为跳过包括失效的存储器列来选择数据线。因此，能实现测试电路，其中能通过更简单的逻辑电路来产生失效援救信息，并且还能产生存储器电路的失效援救信息，同时抑制电路规模的增加。

根据本发明的另一个方面，一种半导体集成电路包括逻辑电路、用于逻辑电路的第一扫描路径和用于存储器电路的第二扫描路径，其中共同使用第一扫描路径上用于存储逻辑电路的测试结果的触发器和第二扫描路径上用于存储存储器电路的测试结果的触发器。

上述方式通过减小用于对逻辑电路和存储器电路进行测试的电路的规模，能实现芯片尺寸的减小。

将对本申请公开的发明中的代表性发明的优点作简短描述。

根据本发明，能实现一种安装测试电路的逻辑集成电路，其中能与内置RAM的测试相并行地产生用于援救失效位的信息，这个信息能输出到芯片的外部，或也能在芯片之内援救RAM，并且能产生用于援救内置RAM的失效位的信息，同时能抑制电路规模的增加。

附图说明

图1是说明本发明的用于对内置RAM进行测试的测试电路(所谓的BIST电路)的示意结构的方块图。

图2是说明图1的测试电路(BIST电路)中的桥接电路的更详细结构的方块图。

图3是说明BISR电路150中的多失效电路(multi-fail circuit)152和时序编码器(sequential encoder)153的更详细结构的方块图。

图4是说明图3的BISR电路中的援救信息产生操作的定时的定时图。

图5是说明RAM中设置的援救电路的示意结构的方块图。

图6是说明IO列结构的RAM中设置的援救电路的示意结构的方块图。

图7是说明BISR电路150的列地址确定电路151的实施结构的一例的方块图。

图8是说明作为逻辑集成电路示例的系统LSI的结构示例的方块图，它适当地包括本发明的实施例的BIST电路。

图9是说明在逻辑电路的测试期间扫描输入和扫描输出定时，以及说明在每个模式下触发器FF4、选择器SEL4和SEL22的输出的内容的定时图。

图10是说明使用图2所示TAP的接口电路的实施例的方块图。

图11是说明在本发明的同时包括RAM和逻辑电路的半导体集成电路的测试过程中，测试器与晶片上的芯片之间的连接状态的说明图。

图12是说明本发明的同时包括RAM和逻辑电路的半导体集成电路的测试过程和组装过程的顺序的流程图。

具体实施方式

参照附图，将描述本发明的一个优选实施例。

图1说明本发明中用于测试内置RAM的测试电路(所谓BIST电路)的示意图。应用了本发明实施例的测试电路的LSI是一个逻辑LSI，其中在一个半导体芯片上方形成多个RAM、一个CPU和一个逻辑电路，例如CPU的外围电路。在图1中，标号101至103指示设置在LSI之内的RAM。对于RAM 101至103，IO位数也就是要同时输入或输出的数据的位数，可以相同或可以不同。

标号110指示一个BIST控制电路，用于控制测试电路的整个部分；标号120指示一个图形产生电路，用于产生对内置RAM 101进行测试的地址和数据；标号131至133指示边界锁存器电路，它们设置在未示出的逻辑电路与RAM 101至103的接口处，并且由能够形成移位寄存器的多个触发器电路形成。而且，标号140指示一个比较电路，其用于把从RAM 101读出的数据与图形产生电路120所产生的预期值进行比较；标号150指示一个内置自修复电路(BISR电路)，其用于根据比较电路140的比较结果和来自BIST控制电路的信号，产生失效列地址和援救信息。

在本实施例中，虽然未作特别限制，但是与RAM 101至103相应的边界锁存器131至133与用于存储器测试的扫描路径SP1，SP2连接，并且构成为使各边界锁存器中存储的数据移位，经由扫描路径SP1至SP3将同一数据发送到TAP(测试存取端口)，而且然后把数据输出到芯片的外部。

本实施例的应用带来这样的优点，即一个扫描路径能沿芯片的边缘部分配置，并且能使扫描路径的布局设计容易。而且，多个RAM的边界锁存器的连接还能提供这样的优点，即，即使在LSI中，在芯片上方不设置TAP，也能将用于输出测试结果的外部端子减小到仅一个端子。

图形产生电路120可以与各自RAM 101至103相应地设置，或可以设置为用于多个RAM的共用电路。如稍后将描述的那样，BIST控制电路110在狭义上设置为所有BIST电路的共用电路。在本实施例中，组合边界锁存器131、比较电路140和BISR电路150的电路称为桥接电路。而且，组合图形产生电路120和桥接电路的电路称为狭义的BIST电路，以及组合狭义的BIST电路和BIST控制电路110的电路称为广义的BIST电路。

图2说明桥接电路的更详细结构。因为即使当相应RAM不同时，桥接电路的结构也基本相同，所以以下将仅说明与RAM 101相应的桥接电路。

如图2所示，边界锁存器131包括触发器FF1，FF2，FF3，...，它们能够形成一个移位寄存器；选择器SLE1，SEL2，SEL3，...，用于选择来自逻辑电路LC1...的信号或由图形产生电路120产生的测试图形信号中的任何一个，并且用于将所选择的信号发送到RAM101或发送到能够形成移位寄存器的触发器FF1，FF2，FF3，...；选择器SEL11，SEL12，SEL13，...，用于选择扫描路径等用于自循环，以将FF1，FF2，FF3，...的输出返回到自己的输入或返回到移位寄存器；和选择器SEL21，SEL22，...等。

选择器SEL21，SEL22，...仅设置在与数据信号Dout相应的点。而且，为了便于说明，难以说明图2中的所有信号线和电路，所以在图2中示出了作为输入到RAM 101的控制信号的代表的芯片启动信号CE、仅一个地址信号AD和仅两个数据信号，而其他信号未示出。在RAM 101的存储容量是2n字，并且IO位数是32位的情况下，设置n个地址信号和32个数据信号，并且与信号数相应的数目一样多地，分别设置触发器FF2，FF3，FF4，...，选择器SEL12，SEL13，SEL14，...和SEL21，SEL22，...。

选择器SEL21，SEL22，...控制为在逻辑测试期间选择FF3，FF4，...的输出，以存储测试图形或测试结果，并且考虑到向比较电路140和逻辑电路LC2侧提供输出，还在RAM测试和用户操作期间选择RAM 101的输出。因此，在逻辑测试和RAM测试期间能共同使用触发器FF4。

而且，用来自模式控制电路160的选择控制信号selmi来控制选择器SEL1，SEL2，SEL3，SEL4，同时用选择控制信号selmo来控制选择器SEL21，SEL22。通过设置一个寄存器，以设定一个代码来指示RAM测试模式，或逻辑测试模式，或通常操作模式，并且还设置一个解码器，模式控制电路160能构成为产生选择控制信号selmi，selmo。

作为逻辑电路的示例，图2说明了一个用于产生RAM 101的写数据的逻辑电路LC1，和一个用于处理来自RAM 101的读数据的逻辑电路LC2。逻辑电路LC1，LC2分别设置有组合逻辑电路LA1，LA2，LA3和LA4；触发器FF21，FF22，FF23和FF24，它们设置在各组合逻辑电路LA1，LA2，LA3和LA4之间，并且在测试期间形成一个移位寄存器；和用于切换信号路径的选择器SEL31，SEL32，SEL33和SEL34。在测试期间通过切换选择器SEL31，SEL32，SEL33和SEL34，能形成测试图形的扫描输入路径和测试结果的扫描输出路径。

在图2中，根据说明内容和画图尺寸的方便性，这样说明路径，以便经由逻辑的扫描路径LSP2将从逻辑电路LC1发送的信号供给到选择器SEL14。然而，还可以构成这样的电路，即其中将经由LSP2传送的信号供给到选择器SEL13，而且然后用FF3锁存。因此，触发器FF3和FF4可以共同用于逻辑测试和RAM测试两者。这种情况对于其他触发器FF1，FF2，...也适用。

图9说明逻辑测试与存储器测试之间的关系。也就是，在逻辑测试期间，首先执行从逻辑BIST 170的测试图形的扫描输入SIN。在这个定时，选择控制信号selmi设定为“L”，同时selmo设定为“H”，并且通过逻辑电路LC1之内的扫描路径LSP1和逻辑电路与边界锁存器之间的扫描路径LSP2，由触发器FF21，FF22和FF4读取测试数据。将这个测试数据输入到组合电路LA2，LA3。

其次，执行数据捕捉。在这个定时，图2中的扫描启动信号SE变为“0”，并且将选择器SEL4所选择的信号(LA2的输出V1)输入到触发器FF4。而且，将选择器SEL22所选择的触发器FF4的结果(V2)输入到触发器FF23，并且将选择器SEL34所选择的信号(LA3的输出V3)输入到触发器FF24。

在扫描输出定时，通过路径与逻辑电路LC2之间的扫描路径LSP4，和边界锁存器之内的逻辑LC2中的扫描路径LSP2，将各触发器FF4，FF23和FF24的结果以SOUT输出。

在RAM测试期间，将选择控制信号selmi设定为“H”，并且selmo设定为“L”。选择器SEL4控制为选择来自图形产生器120的信号，同时选择器SEL22控制为选择RAM 101的输出。因此，RAM测试的测试结果存储到触发器FF4。在与测试操作不同的通常操作期间，选择控制信号selmi和selmo两者都设定为“L”。在这个定时，选择器SEL4控制到选择逻辑电路LC1的输出的一侧，同时选择器SEL22的输出变为RAM的输出。

BISR电路150包括一个列地址确定电路151，用于根据比较电路140的比较结果，确定与失效位相应的列地址；一个多失效电路152，用于根据从边界锁存器131扫描出的RAM的读出数据，和从BIST控制电路110的信号，确定是否包括多个失效；一个时序编码器153，用于根据从BIST控制电路110的信号，产生编码援救信息；和一个移位数据控制电路154，用于根据BIST控制电路110中设置的计数器的值，对多失效电路152和时序编码器153产生启动信号。

当在RAM中设置一个冗余电路，以将包括失效位的存储器列替换为备用存储器列时，将时序编码器153所产生的援救信息发送到这样的冗余电路，或当没有设置这样的冗余电路时，一次发送到一个称为TAP(测试存取端口)的接口电路180，并且其后经由TAP输出到芯片的外部。TAP是接口电路，由用称为JTAG(联合测试行动组)的组织确定的边界扫描测试的规范来指定。后面将参照图10详细说明TAP。

比较电路140包括异或门(exclusive OR gate)G1，G2，...，作为比较器，用于输入经由选择器SEL21，SEL22，...供给的RAM的读出数据，和从图形产生电路120供给的预期值数据；一个OR门G20，用于输出从异或门G1，G2，...的输出所得到的逻辑和；一个选择器SEL20，用于选择OR门G20的输出或触发器FF4的输出；一个触发器FF20，用于锁存用选择器SEL20所选择的信号；一个OR门G21，用于得到FF20和OR门G20的输出的逻辑和，并且然后把这个逻辑和供给到选择器SEL20；以及OR门G31，G32，...等，用于得到异或门G1，G2，...的输出和触发器FF3，FF4，...的输出的逻辑和，并且然后经由选择器SEL3，SEL4，...，将这个逻辑和返回给FF3，FF4，...。

图3说明除BISR电路150的列地址确定电路151外，多失效电路152和时序编码器153的更详细结构。在本实施例中，说明与RAM相应的BISR电路150的结构，其中IO位由32位形成。移位数据控制电路154由一个解码器形成，对其输入BIST控制电路110中的计数器111的一个值“sd_valid”。当计数器值是用于多失效电路152的32位时，这个移位数据控制电路154断定位计数启动信号“bitcount_en”，并且当计数器值超过32位时，否定位计数启动信号“bitcount_en”。

计数器值“sd_valid”还供给到与其他RAM相应的BISR电路150。在这样的RAM的IO位数例如是16位的情况下，在计数器值“sd_valid”达到16位的最大值之前，相应BISR电路150中的移位数据控制电路154构成为断定位计数启动信号“bitcount_en”为高电平，并且当计数器值超过16位时，否定位计数启动信号“bitcount_en”为低电平。

多失效电路152包括AND门G41，G42，用于仅在来自移位数据控制电路154的位计数启动信号“bitcount_en”为高电平的周期期间，允许读取在边界锁存器131的触发器FF3，FF4，...中存储的确定结果；OR门G43，G44，用于得到门G41，G42的输出信号和反馈信号的逻辑和；选择器SLE41，SEL42，用于选择门G43，G44的输出信号或反馈信号；触发器FF41，FF42，用于锁存由选择器SEL41，SEL42选择的信号；和AND门G45，用于得到触发器FF41，FF42的输出信号的逻辑积。这个多失效电路152输出触发器FF41的状态作为失效信号“rei”，指示失效位的存在或不存在，并且还输出AND门G45的输出作为多失效信号“multi_fail”，指示多个失效位的存在或不存在。

时序编码器153包括一个OR门G55，用于得到来自移位数据控制电路154的位计数启动信号“bitcount_en”的反信号和反馈信号的逻辑和；一个选择器SEL55，用于选择门G55的输出信号或反馈信号；一个触发器FF55，用于锁存用选择器SEL55选择的信号；一个具有增量功能的加法器ADD；选择器SEL50至SEL54，用于选择加法器ADD的输出信号或反馈信号；触发器FF50至FF54，用于锁存由选择器SEL50至SEL54选择的信号；和AND门G50至G54等，用于得到FF50至FF54的输出信号的反信号和来自移位数据控制电路154的位计数启动信号“bitcount_en”的逻辑积，以便作为整体执行计数器电路的操作。这个时序编码器153控制为作为整体像一个计数器电路那样操作，并且因此用AND门G50至G54使计数器值反相，且将反信号作为援救信息(与指示失效位的位置的信息相应)“rai[0]”至“rai[4]”输出。

这里，将参照图4的定时图，说明图3的BISR电路中的援救信息产生操作。

当RAM的测试开始时，首先用BIST控制电路110使BIST电路初始化(图4中的周期T1)，例如边界锁存器131中的触发器、多失效电路152和时序编码器153的复位等。其后，驱动图形产生电路120，以用产生的图形数据进行RAM 101至103的测试(图4中的周期T2)。在RAM的这个测试中，根据图形产生电路120产生的图形数据，将数据写入RAM 101至103，并且然后在数据的读操作期间进行与预期值的比较。其后，把比较结果然后存储在边界锁存器131中的触发器FF3，FF4，...中。

在图4中，在读部分仅将DOUT[2]描述为RAM的输出，但是对于来自其他DOUT端子的输出也适用。当RAM的读操作开始时，RAM的CE信号变为“1”，并且地址信号AD变为0，1，2，...。当RAM的输出DOUT[2]以0，0，1，...输出时，与来自图2的图形产生器的预期信号cd的比较结果变为比较电路140中的电路G2的输出。当地址信号AD是地址1时，因为RAM的输出DOUT[2]是“0”，并且预期值信号cd是“1”，所以作为比较结果的失效结果，电路G2的输出变为“1”。将电路G2的输出和边界锁存器131的结果的逻辑和经由OR电路G32反馈给边界锁存器131，以便更新边界锁存器的结果(图2的FF3，图4的data1ff[2])。因此，当地址信号AD是“2”时，输出结果与预期值结果相同。然而，因为边界锁存器的结果已经是“1”，所以其后边界锁存器的结果保持为“1”。

接着，当图形产生电路120的操作停止时，从BIST控制电路110发出测试结束信号(图4中的定时t3)。接着，当设定测试结果收集模式时(定时t4)，当数据移位执行信号有效时(定时t5)，设定边界锁存器131至133之内的选择器SEL13，SEL14，...，以将触发器FF3，FF4，...操作为移位寄存器。驱动BIST控制电路110中的计数器，并且由此更新计数器值“sd_valid”。而且，通过扫描路径使边界锁存器131至133之内的触发器FF3，FF4，...中存储的测试结果移位(图4中的周期T3)。

在这个周期期间，位计数启动信号“bitcount_en”断定为BISR电路之内的有效电平，并且由此激活多失效电路152和时序编码器153。在多失效电路152中，当作为从边界锁存器131至133中的触发器FF3，FF4，...发送的比较结果，输入指示读出数据与预期数据之间失配的“1”时，输出“rei”变为高电平(定时t6和t7)。同时，时序编码器153与触发器FF3，FF4，...的移位操作相同步地进行计数操作，并且当输出“rei”变为高电平时(定时t6，t7)，停止加法计数操作。

图4说明其中在RAM 101的IO位数是“16”，以及RAM 102的IO位数是“32”的条件下，从最低有效位的第3位与RAM 101中的预期值失配的定时，以及从最高有效位的第3位和从最低有效位的第3位与预期值失配的定时。在RAM 101侧的BISR电路中，在检测到从最低有效位的第3位数据的失配并且输出“rei”变为高电平的定时，时序编码器153的计数值为“1101”，并且用AND门G50至G54将这个值转换成补码，并且然后以“rai[0]”至“rai[3]”＝“0010”输出。

另一方面，在RAM 102侧的BISR电路中，在检测到从最高有效位的第3位的数据的失配并且“rei”变为高电平时的定时t6，时序编码器153的计数值为“00010”，并且用AND门G50至G54将这个计数值转换成补码，并且然后以“rai[0]”至“rai[4]”＝“11101”输出。而且，在图4的情况下，因为在RAM 102侧的BISR电路中检测到两个位误码，所以在检测到第2位误码时的定时t8，从多失效电路152的信号“multi_fail”变为高电平，指示存在两个或多个位误码。

如上所述，通过同时对不同存储容量的多个存储器，例如RAM101和RAM 102进行测试，并且通过产生援救信息，能节省测试时间，并且由此还能减小制造成本。

作为例子说明其中如稍后将说明的那样准备仅一个备用存储器的存储器。然而，即使当准备多个备用存储器时，或即使当仅对于像双重端口那样的一个端口设置存储器的两倍输出位时，也可以通过将多失效电路152的结构从本实施例的结构变更成适当结构，输出援救信息。

图5说明对RAM设置的援救电路的示意结构。在图5所示的援救电路的示意结构中，对于32个存储器列C[0]至C[31]准备一个备用存储器列RMC。SLT0至SLT31是选择器，用于将相邻两个存储器列的读出数据中的任何一个输出到相应数据输入/输出端子IO0至IO31，并且通过用于对从时序编码器153输出的援救信息块“rai[0]”至“rai[4]”进行解码的解码器DEC的输出，使这些选择器SLT0至SLT31控制为通过跳过包括失效位的存储器列来输出读出数据。

更具体地，例如当假定第3存储器列C[2]中包括失效位时，控制选择器SLT0至SLT31，以便通过选择器SLT0至SLT3，将备用存储器列RMC和存储器列C[0]至C[1]的数据输出到数据输入/输出端子IO0至IO2，并且通过选择器SLT4至SLT31，将存储器列C[3]至C[31]的数据输出到数据输入/输出端子IO3至IO31。虽然图中未作说明，但还设置有一个选择器。以与将数据写入各存储器列C[0]至C[31]的相同方式，控制这个选择器，以通过跳过包括失效位的存储器列，供给输入到数据输入/输出端子IO3至IO31的数据。

图7说明BISR电路150中的列地址确定电路151的一个具体结构例子。当RAM形成为IO列时，列地址确定电路151确定在一个IO列中包括失效位的存储器列。在本实施例中，在列地址确定电路151的结构中一个IO列由两个存储器列形成。

如图7所示，本实施例的列地址确定电路151包括一组选择器SEL61，SEL62；一组触发器FF61，FF62；一个异或门G61，用于得到FF61的输出和FF62的输出的互斥局部和；一个NOR门G62，用于通过得到门G61的输出和多失效电路152的输出“multi_fail”的逻辑和，产生指示需要/不需要援救的信号“rei”；和一个编码器ENC，用于通过对FF61的输出和FF62的输出进行编码，产生援救地址的最高有效位“rai[max]”。

选择器SEL61，SEL62分别输入来自图形产生电路110的列地址的最高有效位“adrff[colmax]”，和触发器FF20的输出“rf”，用于保持比较电路140的比较结果。当“adrff[colmax]”是“0”并且“rf”是“1”时，对触发器FF61设定“1”，并且将输出“raicol0ff”设定为“1”，以及当“adrff[colmax]”是“1”并且“rf”是“1”时，对触发器FF62设定“1”，并且将输出“raicol1ff”设定为“1”。

当信号“raicol0ff”为“0”时，这个信号指示其中“adrff[colmax]”为0的列中无失效，并且当这个信号为“1”时，指示在这个列中存在失效。当这个信号为“0”时，信号“raicollff”指示其中“adrff[colmax]”为“1”的列中无失效，并且当这个信号为“1”时，指示在这个列中存在失效。

当异或门G61的输出“col_jud”为“0”时，这个输出指示列的援救是必要的，并且当这个输出为“1”时，指示列的援救是不必要的。另一方面，编码器ENC的输出“rai[max]”指示是否应该保存IO的任一列，并且因此当这个输出为“0”时，指示其中列地址的最高有效位为“0”的列的援救是必要的，以及当这个输出为“1”时，指示其中列的最高有效位为“1”的列的援救是不必要的。

图6说明在IO列结构的RAM中设置的援救电路的示意结构。在图6的示意结构中，说明援救电路的示例。也就是，16个IO列IOC[0]至IOC[15]分别由两个存储器列形成，并且对16个IO列IOC[0]至IOC[15]，准备一个备用存储器列RMC。在图6中，在各存储器列的上部指示的“0”和“1”是列地址的最高有效位“adrff[colmax]”。

而且，设置选择器SLT0至SLT15，以将相邻两个IO列的读出数据的任何一个输出到相应数据输入/输出端子IO0至IO15，并且控制这些选择器SLT0至SLT15，以利用从时序编码器153输出的援救信息“rai[0]”至“rai[3]”，和对来自列地址确定电路151的编码器ENC的输出“rai[max]”(本实施例中的“rai[4]”)进行解码的解码器DEC的输出，通过跳过包括失效位的存储器列，输出读出数据。

在本发明的上述实施例中，逻辑集成电路包括一个具有预定逻辑功能的逻辑电路、一个能读或写数据的存储器电路(内置RAM 101等)和用于测试存储器电路中是否包括失效位的测试电路(110，120)，并且在逻辑电路与存储器电路之间，还设置一个由多个触发器电路构成的边界锁存器电路(131等)，它能够锁存信号并且形成移位寄存器。而且，因为这个逻辑集成电路还设置有一个失效援救信息产生电路(150)，以在使用测试电路执行测试期间，将测试结果存储到边界锁存器电路中，并且根据存储的测试结果，产生用于对存储器电路的失效进行援救的失效援救信息，所以产生用于援救失效位的信息，然后输出到芯片的外部，或还能与内置存储器电路的测试相并行，在芯片之内使存储器电路得到援救。另外，因为测试电路的测试结果存储到边界锁存器电路，并且根据存储的测试结果，失效援救信息产生电路产生失效援救信息，以援救存储器电路的失效，所以能产生用于对存储器电路的失效位进行援救的信息，同时抑制电路规模的增加。

而且，因为存储器电路设置有一个备用存储器组和一个失效援救电路，以利用备用存储器组替换内部主存储器组，并且将失效援救信息产生电路所产生的信息供给失效援救电路，以替换存储器组，所以能与内置存储器电路的测试相并行地执行失效位的援救。

接下来，将说明系统LSI的结构的示例，作为包括上述实施例的内置BIST电路的良好应用的逻辑集成电路示例。在图8中，以方块100说明包括图1和图2所示的BIST控制电路110、测试图形产生电路120和桥接电路的电路。

本实施例中的系统LSI 200例如安装在一个便携式电子设备中，以执行动态图像等的总控制操作和数据处理。本实施例的系统LSI设置有一个用于执行程序的处理器210、一个存储器接口220、一个协处理器230和一个视频缩放器(video scaler)240，该存储器接口220用于对主存储器例如外部连接的SDRAM(同步DRAM)等执行数据存取控制，该协处理器230用于执行动态图像数据的编码和解码所需的算术操作处理，该视频缩放器240用于执行动态图像的压缩和展开及其编码和解码所需的数据处理等。

而且，系统LSI 200还设置有一个IO单元250，用于与外部连接的输入/输出装置交换数据；一个DMA(直接存储器存取)控制器260，用于在不使用处理器210的情况下，执行外围模块与主存储器等之间的直接数据传送；一个定时器电路270，用于向处理器210产生定时器中断信号，并且记录当前时间；和一个串行通信接口280，用于对外部装置执行串行通信。

系统LSI还设置有一个时钟产生电路290，用于产生LSI 200的内部操作所需的时钟信号φ0；和RAM 101，RAM 102和RAM 103(未说明)，它们用作处理器210和协处理器230的工作区，并且还用于暂时存储外部数据和系统LSI 102中产生的数据。

图10说明使用图2所示TAP的接口电路180的一个实施例。

TAP是以IEEE1149.1标准指定的用于扫描测试和BIST电路的接口和控制电路。这个TAP设置有一个旁路寄存器181，用于将从输入端口所发送的测试数据移位到输出端口；一个数据寄存器182，用于将具体信号传送到电路；和一个装置ID寄存器183，用于设定芯片的特定制造识别号。而且，TAP还设置有一个控制器185等，用于总控制指令寄存器184和TAP电路，用于选择数据寄存器，并且控制内部测试方法。

数据寄存器182是一个可选择寄存器。而且，作为要对指令寄存器184设定的指令，准备四个基本指令和三个可选择指令。对于控制器185，从专用的三个外部端子输入测试模式选择信号TMS、测试时钟信号TCK和复位信号TRST，并且根据以上说明的信号，形成用于寄存器181至184和选择器电路186至188的控制信号。

另外，因为TAP还设置有测试数据TDI的输入端子和测试结果数据TDO的输出端子，所以经由选择器电路186，将输入的测试数据TDI供给各寄存器181至184或内部扫描路径Iscan，Bscan。而且，经由选择器电路187，188，将寄存器181至184的内容和来自内部电路的扫描输出数据输出到芯片的外部。此外，根据数据寄存器182和指令寄存器184的内容，形成用于内部BIST电路的信号并且然后供给TAP，而且经由选择器电路187，188，能将指示从BIST电路输出的测试结果的信号输出到芯片的外部。

在图10中，通过将以链状形成内部逻辑电路的触发器进行耦合，使内部扫描路径“Iscan”形成扫描路径(LSP)，并且通过从外部测试器等给出测试数据，意指用于诊断(diagnosis)的内部逻辑电路和测试路径。而且，通过将在逻辑电路和RAM的边界处设置的边界锁存器之内设置的触发器以链状进行耦合，使内部扫描路径“Bscan”形成扫描路径(SP)，并且通过从外部测试器等给出测试数据，意指用于RAM的诊断的内部逻辑电路和测试路径。对于其中通过BIST执行测试并且经由BIST将测试结果输出到芯片外部的LSI，不需要使用利用扫描路径“Iscan”和“Bscan”的测试功能。

在包括具有如上作为测试功能的接口所说明的结构的TAP的LSI中，可以实现一种半导体集成电路装置，它仅需要几个引脚(4至5个引脚)的测试端子。因此，通过减小LSI的引脚数，能减小芯片尺寸。而且，因为图10所示结构的TAP经过标准化且不需要其设计的更新，并且还能使用其他LSI的设计，所以也能减小研制所需的周期。

另外，因为测试端子数少，并且RAM的失效援救电路和修复电路为内置，所以使用如图11说明的测试器300，将探针置于多个芯片CP1，CP2，CP3，CP4，...的电源端子和测试端子，使得测试和援救晶片状态下芯片之内的RAM，并且还测试逻辑电路。能容易地实行与向多个芯片同时供给电源电压相并行，执行测试操作，并且还能从多个芯片并行收集测试结果。

而且，因为还内置了自修复电路和援救电路等，用于根据产生RAM的测试图形的BIST电路110，和通过从测试结果产生失效援救信息而得到的失效援救信息，来援救RAM，所以即使当半导体集成电路包括内置RAM时，也能仅通过逻辑测试器而不使用存储器测试器来执行测试。

图12是说明本发明的同时安装有RAM和逻辑电路的逻辑集成电路的测试过程和组装过程的流程图。

如图12说明，总共进行三次测试，包括在晶片状态下的两次和组装之后的一次。在第一晶片测试的情况下(步S1)，通过操作在本实施例中说明的内置BIST电路，来测试逻辑电路和RAM，并且根据测试结果，援救RAM(步S2)。当对逻辑电路还设置有用于援救的逻辑门等时，也对这个逻辑电路进行援救。其后，进行第二测试(步S3)，并且在从晶片提取各芯片之后，根据测试S3的结果，进行对于优良装置和不良装置的选择(步S4)。在将优良装置组装成组件(package)之后(步S5)，进行产品测试(步S6)。使用内置BIST电路也能执行这个产品测试。

当使用激光熔丝(fuse)等援救RAM时，为了在收集援救信息之后，根据所收集的信息利用断开熔丝的装置来断开熔丝，而将步S1和步S2清楚地分开。同时，当用CMOS熔丝等援救RAM时，通过将援救信息存储到一个非易失性存储器等，并且然后根据存储信息来控制CMOS的开关，能实现援救。因此，能同时实行步S1和步S2，能节省测试时间，不再需要用于断开熔丝的装置，能用相同装置执行步S1和S2，并且还能节省测试所需的成本。

由本发明人提出的本发明已经根据其实施例作了具体描述，但是本发明不限于上述实施例，并且在不脱离本发明的范围下允许各种改变或变更。例如，在以上实施例中，内置RAM的IO位数设定为32位和16位，但是本发明也能适合IO位数选择为8位、64位或不是用2的增幂表示的位的情况。而且，本发明能适合使用多个备用存储器或使用双重端口RAM的情况。另外，在上述实施例中，TAP电路和RAM及BIST电路一起安装在同一芯片上。然而，本发明也能适合将TAP电路安装在另外的芯片或不设置TAP的情况。

而且，在上述实施例中，作为用备用存储器列替换包括失效的存储器列的冗余电路，使用了滑动系统冗余电路，其中考虑到通过跳过包括失效的存储器列来选择存储器列，在存储器阵列与数据输入/输出端子之间设置一个选择器，以与相邻存储器列的一条数据线选择连接。然而，本发明也能适合使用这样的冗余电路系统的情况，其中包括一个地址设定电路，以使用能用激光编程的熔丝来存储失效地址。

在以上描述中，由本发明人提出的本发明适合于同时安装RAM和逻辑电路例如CPU的系统LSI，作为本发明的背景技术，将其认为是应用领域。然而，本发明也能适合这样一种LSI，它包括除RAM外的内置读/写存储器电路，例如内置可重写非易失性存储器电路。

Claims (26)

1.一种半导体集成电路，包括：

具有逻辑功能的逻辑电路；

读/写存储器电路；

测试电路，用于测试所述存储器电路中是否包括失效位；

边界锁存器电路，由多个能够使所述逻辑电路与所述存储器电路之间的信号锁存的触发器电路形成，并且所述边界锁存器电路形成一个移位寄存器；和

失效援救信息产生电路，

其中在执行测试期间，在所述测试电路从所述边界锁存器电路收集测试结果的同时，所述失效援救信息产生电路根据所述测试结果产生失效援救信息，用于援救所述存储器电路的失效。

2.根据权利要求1的半导体集成电路，

其中所述存储器电路包括主存储器组、备用存储器组和失效援救电路，以用所述备用存储器组替换包括失效的所述主存储器组的一部分，以及

其中通过将所述失效援救信息产生电路所产生的信息供给到所述失效援救电路，来替换包括失效的所述主存储器组。

3.根据权利要求2的半导体集成电路，其中所述备用存储器组由在所述存储器电路之内沿列方向分配的存储器列形成。

4.根据权利要求1的半导体集成电路，

其中所述测试电路设置有测试图形产生电路，以产生用于对所述存储器电路进行测试的测试图形，以及

其中利用所述测试图形产生电路所产生的所述测试图形，将所述存储器电路的所述测试结果存储到所述边界锁存器电路中。

5.一种半导体集成电路，包括：

具有逻辑功能的逻辑电路；

多个读/写存储器电路，其中读出位数不同；

测试电路，用于测试所述存储器电路中是否包括失效位；

多个边界锁存器电路，由多个触发器电路形成，能够使所述逻辑电路与多个存储器电路之间的信号锁存，开且还形成一个移位寄存器；和

多个失效援救信息产生电路，

其中在执行测试期间，在所述测试电路从所述边界锁存器电路收集测试结果的同时，多个所述失效援救信息产生电路根据所述测试结果产生失效援救信息，以援救相应所述存储器电路的失效。

6.根据权利要求5的半导体集成电路，其中多个所述存储器电路的多个所述边界锁存器电路耦合为能够形成一个移位扫描路径。

7.根据权利要求5的半导体集成电路，

其中多个所述存储器电路分别包括主存储器组、备用存储器组和失效援救电路，以用所述备用存储器组替换包括失效的所述主存储器组的一部分，以及

其中通过将所述失效援救信息产生电路所产生的信息供给到所述失效援救电路，来替换包括失效的所述主存储器组。

8.根据权利要求7的半导体集成电路，其中所述备用存储器组由在所述存储器电路之内沿列方向分配的存储器列形成。

9.根据权利要求5的半导体集成电路，

其中所述测试电路包括共用测试图形产生电路，以产生用于对多个所述存储器电路进行测试的测试图形，以及

其中利用所述测试图形产生电路所产生的所述测试图形，将所述存储器电路的所述测试结果存储到所述边界锁存器电路中。

10.根据权利要求8的半导体集成电路，其中所述失效援救电路设置有多个选择器，用于选择性地将所述存储器电路之内在存储器阵列与数据输入/输出端子之间设置的相邻存储器列的数据线中的任何一条，与所述数据输入/输出端子之中的相应数据输入/输出端子进行连接，并且多个所述选择器控制为通过跳过包括失效的所述存储器列来选择所述数据线。

11.一种半导体集成电路，包括：

包括逻辑功能的逻辑电路；

读/写存储器电路；

第一扫描路径，用于向所述逻辑电路供给测试数据，并且提取测试结果；和

第二扫描路径，用于向所述存储器电路供给测试数据，并且提取测试结果，

其中在所述第一扫描路径和所述第二扫描路径的路线中，分别设置有多个触发器电路，共同使用在所述第一扫描路径上用于存储所述逻辑电路的测试结果的触发器电路和在所述第二扫描路径上用于存储所述存储器电路的测试结果的触发器电路。

12.根据权利要求11的半导体集成电路，

其中在所述第一扫描路径和所述第二扫描路径的路线中，分别设置有用于切换信号路径的选择器电路，以及

其中在与测试操作不同的通常操作期间，所述选择器电路切换路径，使得有效信号不经过存储所述测试结果的触发器电路。

13.根据权利要求11的半导体集成电路，其中设置有失效援救信息产生电路，使得根据所述存储器电路的测试结果，产生失效援救信息，以援救所述存储器电路的失效。

14.根据权利要求13的半导体集成电路，其中执行对所述存储器电路的测试结果进行收集的操作以及根据所述测试结果来产生失效援救信息的所述失效援救信息产生电路的操作，使得对于某一周期重叠。

15.根据权利要求11的半导体集成电路，其中设置有测试图形产生电路，用于产生测试图形，以对所述存储器电路进行测试。

16.根据权利要求13的半导体集成电路，包括：

多个存储器电路；

失效援救信息产生电路，分别与多个所述存储器电路相应设置；和

援救电路，用于根据所述失效信息产生电路所产生的失效援救信息，来援救相应存储器电路之内的失效，

其中执行与多个所述存储器电路中每一个相应的所述失效援救信息产生电路的失效援救信息产生操作，和所述援救电路中的失效援救操作，使得在多个所述存储器电路中对于某一周期重叠。

17.根据权利要求16的半导体集成电路，其中设置共同测试图形产生电路，以产生用于对多个所述存储器电路进行测试的测试图形。

18.根据权利要求11的半导体集成电路，其中设置逻辑测试电路，用于经由所述第一扫描路径，将用于测试所述逻辑电路的测试图形供给所述逻辑电路，并且经由所述第一扫描路径，收集测试结果。

19.根据权利要求11的半导体集成电路，其中经由所述第一扫描路径，将从外部输入的测试图形供给所述逻辑电路，并且经由所述第一扫描路径，将测试结果输出到外部。

20.一种用于制造半导体集成电路的方法，所述半导体集成电路包括：具有逻辑功能的逻辑电路；读/写存储器电路；第一扫描路径，用于向所述逻辑电路供给测试数据，并且提取测试结果；和第二扫描路径，用于向所述存储器电路供给测试数据，并且提取测试结果，

所述方法包括：

用于在晶片上形成多个半导体集成电路的第一步骤，其中在所述第一扫描路径和所述第二扫描路径的路线中，分别设置多个触发器电路，并且共同使用所述第一扫描路径上用于存储所述逻辑电路的测试结果的触发器电路和所述第二扫描路径上用于存储所述存储器电路的测试结果的触发器电路；

用于在所述第一步骤之后，对所述半导体集成电路之内的电路进行测试的测试步骤；

用于在所述测试步骤之后，根据测试结果选择所述晶片上的半导体集成电路芯片的第二步骤；以及

用于在所述第二步骤之后，将所述选择的半导体集成电路芯片组装成组件的第三步骤。

21.根据权利要求20的用于制造半导体集成电路的方法，其中分别使用所述晶片上多个半导体集成电路的所述第一和所述第二扫描路径，并行执行测试，并且在所述测试步骤中从多个所述半导体集成电路并行收集各自测试结果。

22.一种用于制造半导体集成电路的方法，所述半导体集成电路包括：具有逻辑功能的逻辑电路；读/写存储器电路；第一扫描路径，用于向所述逻辑电路供给测试数据，并且提取测试结果；和第二扫描路径，用于向所述存储器电路供给测试数据，并且提取测试结果，

所述方法包括：

用于在晶片上形成多个半导体集成电路的第一步骤，其中在所述第一扫描路径和所述第二扫描路径的路线中，分别设置多个触发器电路，并且共同使用所述第一扫描路径上用于存储所述逻辑电路的测试结果的触发器电路，和所述第二扫描路径上用于存储所述存储器电路的测试结果的触发器电路；

用于在所述第一步骤之后，对所述半导体集成电路之内的电路进行测试的第一测试步骤；

用于在所述第一测试步骤之后，根据测试结果在半导体集成电路芯片之内对存储器电路的失效进行援救的援救步骤；

用于在所述援救步骤之后，对所述半导体集成电路之内的电路进行测试的第二测试步骤；

用于在所述第二测试步骤之后，根据测试结果选择所述晶片上的半导体集成电路芯片的选择步骤；

用于在所述选择步骤之后，组装所述选择的半导体集成电路芯片的组装步骤；以及

用于在所述组装步骤之后，测试组装产品的第三测试步骤。

23.根据权利要求22的用于制造半导体集成电路的方法，其中所述晶片上的多个所述半导体集成电路分别设置有一个图形产生电路，其用于产生测试图形，和一个测试电路，其包括用于把测试结果与预期值进行比较的比较电路，并且在所述第一测试步骤、第二测试步骤和第三测试步骤中，通过所述测试电路分别执行测试操作。

24.一种用于制造半导体集成电路的方法，所述半导体集成电路包括：多个存储器电路；失效援救信息产生电路，分别与多个所述存储器电路相应设置；和援救电路，用于根据所述失效援救信息产生电路所产生的失效援救信息，来援救相应存储器电路中的失效，

所述方法包括：

用于在晶片上形成多个半导体集成电路的第一步骤，其中执行与多个所述存储器电路分别相应的所述失效援救信息产生电路中的失效援救信息产生操作和所述援救电路中的失效援救操作，使得在多个所述存储器电路中对于某一周期分别重叠；

用于在所述第一步骤之后，对所述半导体集成电路中的电路进行测试的测试步骤；

用于在所述测试步骤之后，根据测试结果选择所述晶片上的半导体集成电路芯片的选择步骤；以及

用于在所述选择步骤之后，将所述选择的半导体集成电路芯片组装成组件的组装步骤，

其中执行所述存储器电路的测试操作和所述失效援救信息产生操作，使得在所述测试步骤在所述晶片上的多个所述半导体集成电路中对于某一周期分别重叠，并且执行所述存储器电路的测试操作和所述失效援救信息产生操作，使得在所述晶片上的多个所述半导体集成电路中对于某一周期也重叠。

25.根据权利要求24的用于制造半导体集成电路的方法，其中在所述测试步骤中通过使用测试器，对所述晶片上的多个所述半导体集成电路同时供给电源电压，在所述晶片上的多个所述半导体集成电路中并行地执行测试，并且使用所述测试器，从多个所述半导体集成电路并行地收集各自测试结果。

26.根据权利要求25的用于制造半导体集成电路的方法，其中所述测试器是一个逻辑测试器。

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