CN1303103A - 备有高速信息包数据输入的半导体存储器 - Google Patents

备有高速信息包数据输入的半导体存储器 Download PDF

Info

Publication number
CN1303103A
CN1303103A CN00126345A CN00126345A CN1303103A CN 1303103 A CN1303103 A CN 1303103A CN 00126345 A CN00126345 A CN 00126345A CN 00126345 A CN00126345 A CN 00126345A CN 1303103 A CN1303103 A CN 1303103A
Authority
CN
China
Prior art keywords
mentioned
circuit
signal
output
internal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN00126345A
Other languages
English (en)
Inventor
辻野光纪
平山和俊
山崎恭治
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of CN1303103A publication Critical patent/CN1303103A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

在测试模式时,半导体存储器(1)根据从测试器输入的时钟信号,利用测试时钟变换电路和DDL电路(16)发生高速的内部时钟。将内部时钟供给对以信息包形式供给的数据进行串并变换的多个串并变换电路(18、20)和对串并变换电路(18、20)的输出进行译码并对DRAM核心(26)输出ACT等指令的接口电路(22)。另外,内部信息包发生电路利用内部时钟高速地发生测试用信息包信号。因此,不从外部输入高速的信息包信号也能用低速测试器进行工作确认。

Description

备有高速信息包数据输入的半导体存储器
本发明涉及半导体存储器，特别是涉及以信息包(packet)的形式接收指令和地址的输入的半导体存储器。
随着微处理机的高速化，要求作为其主存储用的半导体存储器也进一步高速化。近年来，为了谋求工作的高速化，使半导体存储器发生变化，以便与从外部供给的时钟信号同步地进行数据的接收与发送。另外，也有用时钟信号的上升边和下降边的两者的边缘进行数据的取入的半导体存储器。另外，还存在这样一种半导体存储器，即，使用速度非常高的时钟信号，利用总线宽度窄的地址总线、数据总线，在内部对以信息包的形式传递的数据和地址进行译码并存储的半导体存储器。
图14是简略地表示以信息包的形式对指令和地址进行存取的现有的半导体存储器601的结构框图。
参照图14，半导体存储器601包含：接收以信息包的形式作为数据信号DQ0～DQ17供给的数据的数据端子组602、接收从外部供给的相辅的时钟信号Ext.clkA,/Ext.clkA的时钟端子对604、接收相辅的外部时钟信号Ext.clkB/Ext.clkB的时钟端子对606、行相关的指令及地址作为信息包形式的信号RQ5～RQ7供给的输入端子组603、列相关的地址信号及指令作为信息包形式的信号RQ0～RQ4供给的输入端子组605。
半导体存储器601还包含：接收外部时钟信号Ext.clkA,/Ext.clkA、Ext.clkB,/Ext.clkB，输出内部时钟信号clkA、clkB的DLL电路610；在写入数据时，根据内部时钟信号clkB把以信息包的形式供给的数据变换成通常的数据形式输出给数据端子组602，在读出数据时，根据内部时钟信号clkA把从内部以通常的数据形式供给的数据变换成信息包形式输出给数据端子组602的数据输入输出控制电路624；以及在写入数据时存储由数据输入输出电路624供给的数据，在读出数据时把存储的数据输出给数据输入输出控制电路624的DRAM核心626。
半导体存储器601还包含：根据内部时钟信号clkB，接收以信息包形式供给输入端子组603的行相关的指令和地址，进行串并变换的串并变换电路618；接收以信息包的形式供给输入端子组605的列相关的地址信号及指令，进行串并变换的串并变换电路620；接收根据内部时钟信号clkB由串并变换电路618、620供给的变换成了并行信号的数据并进行译码，在必要的时刻把ACT、RD、WR、PRE等指令信号供给DRAM核心626的接口电路622。
半导体存储器601与时钟信号的上升边和下降边两者的边缘同步地与外部进行数据的存取。如果供给信息包形式的指令码，则在内部进行译码，一定时间后输出读出数据，或者接收写入数据并写入内部。
以图14所示的信息包形式输入地址等的半导体存储器备有在现有的存储器中不能安装的对信息包数据进行译码的接口电路。
在现有的半导体存储器中，虽然能实施在内部自动地进行存储器阵列测试的内部自测(BIST)，但在内部不能自动地进行这样的接口电路的测试。
在以信息包形式输入地址等的半导体存储器中，使总线幅度变窄，与该变窄的部分相当，高速地从外部接收数据。因此，为了进行工作确认，需要工作频率超过600MHz的能高速工作的测试器。这样的高速测试器非常昂贵，检查费用多半反映在半导体存储器的制造成本上。
该发明的目的在于提供一种即使使用工作频率低的现有级别的测试器也能进行工作确认的半导体存储器。
简要地说，该发明是从外部接收信息包形式的地址信号及指令信号进行工作的半导体存储器，它备有测试时钟发生电路、内部信息包发生电路、串并变换电路、以及存储电路。
测试时钟发生电路接收从外部供给的时钟信号，在测试模式时发生具有时钟信号以上的频率的内部时钟信号。内部信息包发生电路在测试模式时根据内部时钟发生信息包形式的地址信号及指令信号。串并变换电路在通常模式时从外部接收信息包形式的地址信号及指令信号，在测试模式时将从内部信息包发生电路接收的地址信号及指令信号中分别包含的按时序串行输入的多个数据重新排列成并行的多个数据后输出。存储电路接收串并变换电路的输出并进行译码、根据输出与地址信号及指令信号相对应的控制信号的接口电路的输出进行存储工作。
如果根据该发明的另一方面，则半导体存储器备有第1内部电路、第2内部电路、监视电路。
第2内部电路接收第1内部电路的输出。监视电路保存对应于从外部供给的触发信号的时刻的第1内部电路的输出，将保存结果输出到外部。
如果根据该发明的另一方面，则从外部接收信息包形式的地址信号及指令信号进行工作的半导体存储器备有：测试时钟发生电路、串并变换电路、内部信息包发生电路、接口电路、以及存储电路。
测试时钟发生电路接收从外部供给的时钟信号，在测试模式时发生比时钟信号速度高的内部时钟信号。串并变换电路在通常模式时从外部接收信息包形式的地址信号及指令信号，输出将地址信号及指令信号中分别包含的按时序串行输入的多个数据重新排列成并行的多个数据后的变换信息包信号。内部信息包发生电路在测试模式时代替串并发生电路，根据内部时钟发生变换信息包信号。接口电路接收变换信息包信号进行译码，输出与地址信号及指令信号相对应的控制信号。存储电路根据接口电路的输出进行存储工作。
因此，该发明的主要优点是在内部将从外部供给的时钟信号变成2倍的频率后作为内部时钟信号输出，并且，因为备有内部信息包发生电路，所以在通常工作时，在内部发生从外部以高速供给的信息包信号，供给串并变换电路，所以测试装置不必对半导体存储器输入高速的时钟信号及信息包信号，尽管使用低速的测试器也能充分地进行工作确认。
该发明另外的优点是由于备有监视电路，所以能用触发信号指定欲观测的时刻，把数据取入监视电路将其结果信号引出到外部进行观测，工作分析变得容易了。
该发明另外的优点是尽管不备有多个并串变换电路，也能进行接口电路的工作确认，另外，也能进行DRAM核心的工作确认，而且有可能缩小电路规模。
以下所做的说明连同说明本发明的具体实施例的附图，将使本发明的这些和其它目的、优点和特征变得更加明显。
图1是表示本发明的实施例1的半导体存储器1的简略结构框图。
图2是表示图1所示的内部信息包发生电路30的结构框图。
图3是表示图2中的计数器42的结构的电路图。
图4是简略地表示图2中的译码器44的一部分的结构的电路图。
图5是表示图2中的ROM46#5的结构框图。
图6是表示图5中的位模式发生电路110的结构的电路图。
图7是表示图2中的并串变换电路48#5的结构的电路图。
图8是说明图2所示的内部信息包发生电路30的工作用的工作波形图。
图9是表示在实施例2中使用的内部信息包发生电路300的结构框图。
图10是表示图9中的监视电路302的结构的电路图。
图11是说明图10所示的监视电路302的工作用的工作波形图。
图12是表示在实施例3中使用的内部信息包发生电路400的结构框图。
图13是表示实施例4的半导体存储器501的简略结构框图。
图14是简略地表示以信息包形式存取指令及地址的现有的半导体存储器601的结构框图。
以下参照附图详细地说明本发明的实施例。另外，图中同一个符号表示相同或相当的部分。
[实施例1]
图1是表示本发明的实施例1的半导体存储器1的简略结构框图。
参照图1，半导体存储器1包含：接收以信息包的形式作为数据信号DQ0～DQ17供给的数据的数据端子组2、接收从外部供给的相辅的时钟信号Ext.clkA,/Ext.clkA的时钟端子对4、接收相辅的外部时钟信号Ext.clkB/Ext.clkB的时钟端子对6、将行相关的指令及地址作为信息包形式的信号RQ5～RQ7供给的输入端子组3以及将列相关的地址信号及指令作为信息包形式的信号RQ0～RQ4供给的输入端子组5。
半导体存储器1还包含：在测试模式时，接收外部时钟信号Ext.clkA,/Ext.clkA、Ext.clkB,/Ext.clkB，使周期变成1/2后输出的测试时钟变换电路10；接收测试时钟变换电路10的输出，输出内部时钟信号clkA,clkC的电路DDL16；在写入数据时，根据内部时钟信号clkC，把以信息包形式供给的数据变换成通常的数据形式输出给数据端子组2，在读出数据时，根据内部时钟信号clkC，把从内部以通常的数据形式供给的数据变换成信息包形式输出给数据端子组2的数据输入输出控制电路24；以及在写入数据时，存储由数据输入输出电路24供给的数据，在读出数据时，把存储的数据输出给数据输入输出控制电路24的DRAM核心26。
半导体存储器1还包含：根据内部时钟信号clkC，接收以信息包形式供给输入端子组3的行相关的指令和地址，进行串并变换的串并变换电路18；接收以信息包的形式供给输入端子组5的列相关的地址信号及指令，进行串并变换的串并变换电路20；以及接收根据内部时钟信号clkC由串并变换电路18、20供给的变换成了并行信号的数据并进行译码，在必要的时刻把ACT、RD、WR、PRE等指令信号供给DRAM核心26的接口电路22。
半导体存储器1与时钟信号的上升边和下降边两者的边缘同步地与外部进行数据的存取。如果供给了信息包形式的指令码，则在内部进行译码，一定时间后，输出读出数据或者接收写入数据并写入内部。
半导体存储器1还包含内部信息包发生电路30，如果从外部指示了测试模式，则该信息包发生电路30根据变成了2倍频率的时钟信号clkC进行工作，测试时在内部发生信息包形式的数据代替从外部输入端子组3、5输入数据，供给串并变换电路18、20。
图2是表示图1所示的内部信息包发生电路30的结构框图。
参照图2，内部信息包发生电路30包含：在测试模式时，如果信号TESTMODE被激活，则根据时钟信号clkC开始计数工作的计数器42；接收计数器42输出的计数信号CNTR<0>～CNTR<6>，进行译码后输出内部指令信号ACTEN、NAPREN、PREREN、WDEN、RESETB的译码器44；接收译码器44的输出，分别把对应于各端子的输入模式作为并列的信号T0～T7输出的ROM46#0～46#7；以及分别接收ROM46#0～46#7的输出后进行并串变换的并串变换电路48#0～48#7。并串变换电路48#0～48#7分别输出代替从端子输入的输入信号RQ0～RQ7的测试模式。
图3是表示构成图2中的计数器42的电路图。
参照图3，计数器42包含：一个输入端接收信号TESTMODE的N“与”电路50～56、以及在复位信号RESETB呈低电平时被复位的D触发器60～66。
D触发器60接收时钟信号clkC作为时钟输入，接收N“与”电路56的输出作为D输入，输出信号CNTR<0>作为Q输出。将信号CNTR<0>供给N“与”电路的另一个输入端及D触发器61的时钟输入端。
D触发器61接收N“与”电路51的输出作为D输入，输出信号CNTR<1>作为Q输出。信号CNTR<1>供给N“与”电路51的另一个输入端及D触发器62的时钟输入端。
D触发器62接收N“与”电路52的输出作为D输入，输出信号CNTR<2>作为Q输出。信号CNTR<2>供给N“与”电路52的另一个输入端及D触发器63的时钟输入端。
D触发器63接收N“与”电路53的输出作为D输入，输出信号CNTR<3>作为Q输出。信号CNTR<3>供给N“与”电路53的另一个输入端及D触发器64的时钟输入端。
D触发器64接收N“与”电路54的输出作为D输入，输出信号CNTR<4>作为Q输出。信号CNTR<4>供给N“与”电路54的另一个输入端及D触发器65的时钟输入端。
D触发器65接收N“与”电路55的输出作为D输入，输出信号CNTR<5>作为Q输出。信号CNTR<5>供给N“与”电路55的另一个输入端及D触发器66的时钟输入端。
D触发器66接收N“与”电路56的输出作为D输入，输出信号CNTR<6>作为Q输出。信号CNTR<6>供给N“与”电路51的另一个输入端。
即，计数器42利用复位信号RESETB进行复位，如果信号TESTMODE呈高电平，则作为计数时钟信号clkC的7位计数器工作。
图4是简略地表示构成图2中的译码器44的一部分的电路图。
参照图4，译码器44包含：接收计数器42的输出的译码门电路72～76、接收译码门电路72～76的输出的N“与”电路78、以及利用时钟信号clkC取入N“与”电路78的输出，输出内部指令信号PREREN的D触发器80。
译码器44还包含：接收计数器42的输出的译码门电路82、84；接收门电路82、84的输出的N“与”电路86；以及利用时钟信号clkC取入N“与”电路86的输出，输出内部指令信号ACTEN的D触发器88。
译码门电路72包含：接收作为计数器42的输出信号的信号/CNTR<2>、CNTR<3>、CNTR<4>的N“或”电路92；接收信号/CNTR<5>、CNTR<6>的N“或”电路94；接收N“或”电路92、94的输出的N“与”电路96；以及根据时钟信号clkC取入N“与”电路96的输出而且向N“与”电路78输出的触发器98。
译码门电路82包含：接收信号/CNTR<2>、CNTR<3>、CNTR<4>的N“或”电路102；接收信号/CNTR<5>、CNTR<6>的N“或”电路104；接收O“或”电路102、104的输出的N“与”电路106；以及根据时钟信号clkC取入N“与”电路106的输出，对N“与”电路86输出的D触发器108。
即，该译码电路备有检测计数器42输出的计数值与规定的计数值达到了一致后在应输出对应的内部指令信号PREREN、ACTEN等的时刻将输出激活的多个译码门电路。通过将输出激活的时刻不同的这些译码门电路组合起来，能发生各种各样的测试模式。
图5是表示图2中的ROM46#5的结构框图。
参照图5，ROM46#5包含接收内部指令信号ACTEN、NAPREN、PREREN、WDEN及RESETB后分别输出各自的信号T5<0>～T5<7>的位模式发生电路110～117。
图6是表示构成图5中的位模式发生电路110的电路图。
参照图6，位模式发生电路110包含：在栅极上接收内部指令信号RESTB，连接在电源节点和节点N110之间的P沟道MOS晶体管122；有选择地输出内部指令信号WDEN或低电平(接地电位)的选择电路124；连接在节点N110和接地节点之间，在栅极上接收选择电路124的输出的N沟道MOS晶体管126；选择内部指令信号NAPREN和接地电位两者中任意一个并输出的选择电路128；连接在节点N110和接地节点之间，在栅极上接收选择电路128的输出的N沟道MOS晶体管130；选择内部指令信号ACTEN和接地电位两者中的某一者并输出的选择电路132；连接在节点N110和接地节点之间，在栅极上接收选择电路132的输出的N沟道MOS晶体管134；选择内部指令信号PREREN和接地电位两者中的某一者并输出的选择电路136；以及在栅极上接收选择电路136的输出，连接在节点N110和接地节点之间的N沟道MOS晶体管138。
位模式发生电路110还包含：节点N110与输入端连接，输出信号T5<0>的倒相器140；接收倒相器140的输出后倒相并输出给节点N110的倒相器142。
这里，选择电路124选择接地节点，供给N沟道MOS晶体管126的栅极。选择电路128选择内部指令信号NAPREN供给N沟道MOS晶体管130的栅极。选择电路132选择内部指令信号ACTEN供给N沟道MOS晶体管134的栅极。选择电路136选择内部指令信号PREREN供给N沟道MOS晶体管138的栅极。
因此，位模式发生电路110在接收内部指令信号PREREN、ACTEN、NAPREN时，节点N110呈低电平，与此相对应，信号T5<0>呈高电平。
例如通过变更金属布线层和接触窗口的位置，能切换图中所示的选择电路124、128、132及136的连接。因此，通过变更金属布线层的掩模和接触窗口的掩模进行制作也能变更位模式。
图2所示的ROM46#0、ROM46#1、ROM46#7也包含多个适当地变更了这样的选择电路的内部连接的位模式发生电路。
图7是表示构成图2中的并串变换电路48#5的电路图。
参照图7，并串变换电路48#5包含：根据信号INPUTP、TESTMODE发生各种时序的时序发生电路152；根据时序发生电路152的输出，接收信号T5<0>、T5<2>、T5<4>、T5<6>，进行并串变换的变换电路154；以及接收信号T5<2>、T5<3>、T5<5>、T5<7>，根据时序发生电路152的输出进行并串变换的变换电路156。
并串变换电路48#5还包含：根据时钟信号clkC交替输出变换电路154、156的输出的选择器158；根据时序发生电路152发生的时序，对选择器158的输出进行传递的“或”电路160；以及在信号TESTMODE呈高电平时导通，连接由从外部供给信号RQ5的端子将信号传递到图1所示的串并变换电路18的路径与”或”电路160的输出端的传输门162。
时序发生电路152包含：接收信号INPUTP、TESTMODE，输出信号SA的N“与”电路164；接收信号SA进行倒相，输出信号SB的倒相器166；根据时钟信号clkC取入信号INPUTP的D触发器168；以及接收D触发器168的Q输出进行倒相，输出给“或”电路160的倒相器170。
变换电路154包含：用A输入端接收信号T5<6>、用B输入端接收接地电位的选择器172；根据时钟信号clkC取入选择器172的输出的D触发器174；用B输入端接收D触发器174的QB输出、用A输入端接收信号T5<4>的选择器176；根据时钟信号clkC取入选择器176的输出的D触发器178；用B输入端接收D触发器178的QB输出、用A输入端接收信号T5<2>的选择器180；根据时钟信号clkC取入选择器180的输出的D触发器182；用B输入端接收D触发器182的QB输出、用A输入端接收信号T5<0>的选择器184；以及根据时钟信号clkC取入选择器184的输出，从QB输出端输出信号TREQBO的D触发器186。
选择器184包含：接收A输入进行倒相的倒相器212；根据信号SA而被激活、把倒相器212的输出传递给输出端YB的N沟道MOS晶体管214；接收B输入进行倒相的倒相器216；以及根据信号SB被激活，把倒相器216的输出传递给输出端YB的N沟道MOS晶体管218。选择器172、176、180也具有同样的结构，不重复说明。
另外，D触发器174、178、182、186是使在D输入端接收的数据极性倒相后从QB输出端输出的D触发器。
变换电路156包含：用B输入端接收接地电位、用A输入端接收信号T5<7>的选择器188；根据时钟信号clkC取入选择器188的输出的D触发器190；接收D触发器190的Q输出后进行倒相的倒相器192；用B输入端接收倒相器192的输出、用A输入端接收信号T5<5>的选择器194；根据时钟信号clkC取入选择器194的输出的D触发器196；以及接收D触发器196的Q输出后进行倒相的倒相器198。
变换电路156还包含：用B输入端接收倒相器198的输出、用A输入端接收信号T5<3>的选择器200；根据时钟信号clkC取入选择器200的输出的D触发器202；接收D触发器202的Q输出后进行倒相的倒相器204；用B输入端接收倒相器204的输出、用A输入端接收信号T5<2>的选择器206；根据时钟信号clkC取入选择器206的输出的D触发器208；以及根据时钟信号clkC取入D触发器208的Q输出的D触发器210。
选择器188、194、200、206具有与选择器184相同的结构，不重复说明。
D触发器190、196、202、208、210是根据时钟信号clkC的下降边取入数据的型式的D触发器。D触发器210的Q输出供给选择器158的B输入端，D触发器186的QB输出供给选择器158的A输入端。
这样，因为采用分别用变换电路154、156使按奇数序号输出的数据和按偶数序号输出的数据进行并串变换的结构，所以能高速地进行变换。
图8是说明图2所示的内部信息包发生电路30的工作用的工作波形图。
参照图8，在时刻t1，信号TESTMODE呈高电平，指定测试模式。图3所示的计数器42对应地从时刻t2开始计数。如果变成时刻t3，图4所示的译码门电路72中设定的设定值与计数值一致。相应地在时刻t3～t5之间N“与”电路96的输出呈低电平。在D触发器98、80产生的延迟时间之后，内部指令信号PREREN被激活。
随着内部指令信号PREREN的激活，图5所示的位模式发生电路110～117输出信号T5<0>～T5<7>。此时T5<0>～T5<7>按顺序呈11000000。如果把这些信号输入用图7说明过的并串变换电路48#5，则把这些信号变换成串行信号，与时钟信号clkC的下降边及上升边同步，作为信息包形式的输入信号的一个信号RQ5被输出。即，从时刻t4的时钟信号clkC的下降边到时刻t6的时钟信号clkC的上升边按顺序输出信号T5<0>～T5<7>的倒相模式即00111111。
同样，在时刻t7～时刻t9，图4中的译码门电路82检测计数器的计数值，将内部指令信号ACTEN激活。相应地从位模式发生电路发生位模式，用并串变换电路48#5变换成串行信号，从时刻t8按顺序输出位模式00110011。
如上所述，在实施例1的半导体存储器中，在内部把从外部供给的时钟信号变成2倍频率作为内部时钟信号输出，并且，由于备有内部信息包发生电路，所以在通常工作时，在内部发生从外部以高速供给的信息包信号，供给串并变换电路。因此，测试装置不需要对半导体存储器输入高速的时钟信号及信息包信号，尽管使用低速的测试器也能充分地进行工作确认。
[实施例2]
图9是表示在实施例2中使用的内部信息包发生电路300的结构框图。
参照图9，内部信息包发生电路300还包含监视电路302，这一点与图2所示的内部信息包发生电路30不同，该监视电路302利用复位信号RESET进行复位，根据信号TRIG，监视内部指令信号的状态，将结果作为信号RESULT输出。其它结构与内部信息包发生电路30相同，不重复说明。
图10是表示构成图9中的监视电路302的电路图。
参照图10，监视电路302包含：接收时钟信号clkC后进行倒相，输出时钟信号CLK1的倒相器304；接收时钟信号CLK1后进行倒相，输出信号CLK2的倒相器306；接收时钟信号CLK2后进行倒相，输出时钟信号CLK3的倒相器308；以及接收时钟信号CLK3后进行倒相，输出时钟信号CLK4的倒相器310。
监视电路302还包含：在栅极上接收时钟信号CLK4，把信号TRIG传递给节点N301的P沟道MOS晶体管312；根据时钟信号CLK3，把信号TRIG传递给节点N301的N沟道MOS晶体管314；输入端与节点N301连接，输出端与节点N302连接的倒相器316；根据时钟信号CLK4及时钟信号CLK3，使倒相器316的输出倒相后输出给节点N301的定时倒相器318；在栅极上分别接收时钟信号CLK1、CLK2，连接在节点N302和节点N303之间的P沟道MOS晶体管320、N沟道MOS晶体管322；输入端与节点N303连接，输出信号EN的倒相器324；以及接收信号EN后进行倒相的倒相器326。
监视电路302还包含：分别在栅极上接收倒相器326的输出及信号EN，把供给节点N304的数据信号DATA传递给节点N305的P沟道MOS晶体管328、N沟道MOS晶体管330；输入端与节点N305连接的倒相器332；根据倒相器326的输出及信号EN而被激活，使倒相器332的输出倒相后输出给节点N305的定时倒相器334；以及根据复位信号RESET，连接节点N305与接地节点的N沟道MOS晶体管336。
在由信号TRIG指定数据信号DATA的时刻，从节点N305输出作为被监视的结果的信号RESULT。
供给从译码器44输出的内部指令信号ACTEN、WDEN、RESETB等作为数据信号DATA。
图11是说明图10所示的监视电路302的工作用的工作波形图。
参照图10、图11，在时刻t1，数据信号DATA上升到高电平，在其后的时刻t2，信号TRIG上升到高电平。于是在时刻t3，与时钟信号clkC的上升边同步，信号EN被激活，因此信号DATA被取入由倒相器332和定时倒相器334构成的锁存器中，作为信号RESULT保存，能观测测试结果。
迄今，在需要对主要信号进行工作分析时，对半导体存储器的芯片进行予加工，用连在信号线上的示波器观测波形进行分析。由于具备这样的监视电路，在本发明的半导体存储器中，用信号TRIG指定欲观测的时刻，把数据取入监视电路，将其结果信号引出到外部就能进行观测。总之通过预先在需要进行工作分析的主要信号附近设置该监视电路进行监视，工作分析变得容易了。
[实施例3]
图12是表示在实施例3中使用的内部信息包发生电路400的结构框图。
参照图12，在实施例3中使用的内部信息包发生电路400在以下方面与图9所示的内部信息包发生电路300不同，即，它备有监视电路402、404、406、408来代替监视电路302，还包含：接收监视电路402的输出后进行倒相的倒相器410；接收监视电路404的输出后进行倒相的倒相器412；接收监视电路408的输出后进行倒相的倒相器414；以及接收倒相器410、412、414及监视电路406的输出并输出信号RESULT的”与”电路416。其它结构与内部信息包发生电路300相同，不重复说明。
监视电路402利用复位信号RESET进行复位，根据用信号TRIG指定的时刻，监视内部指令信号ACTEN。监视电路404根据复位信号RESET进行复位，在用信号TRIG指定的时刻，监视内部信号NAPREN。监视电路406根据复位信号RESET进行复位，在用信号TRIG指定的时刻，监视内部信号PREREN。监视电路408根据复位信号RESET进行复位，在用信号TRIG指定的时刻，监视内部信号WED。
例如，在图8中的时刻t3～t5，为了判断译码器44是否对由计数器42发生的计数信号CNTR<0>～CNTR<6>进行了正确的译码，如果在对应的时刻将信号TRIG激活，则能期待内部指令信号ACTEN、NAPREN、WDEN呈低电平，信号PREREN呈高电平。
对应于这样的期待值，设置倒相器410、412、414，为了合并这些倒相器而设置了“与”电路416。因此，如果“与”电路416的输出呈高电平，则能确认译码器44的工作正确。
另外，监视电路402～408与在图10中说明过的监视电路302具有相同的构成，不重复说明。
如上所述，由于设置多个监视电路，与期待值对应地合并设置倒相器及“与”电路，所以通过检查一个信号就能确认在内部发生的多个内部信号处于正确的状态。
[实施例4]
图13是表示实施例4的半导体存储器501的简略结构框图。
参照图13，半导体存储器501包含内部信息包发生电路502，以代替图1所示的半导体存储器1中的内部信息包发生电路30。除了这一点不同以外，其它的构成与半导体存储器1相同，不重复说明。
内部信息包发生电路502这样来构成，即在图2所示的内部信息包发生电路30的结构中不包含并串变换电路48#0～48#7，而是直接把并串变换之前的信号T0～T7输送给接口电路22。
由于这样构成，所以内部信息包发生电路500尽管不具有多个并串变换电路，也能进行接口电路22的工作确认，而且，还能进行DRAM核心26的工作确认。
即，能缩小电路规模。
虽然对本发明已参照附图并结合实施例进行了说明，但应注意到对于本技术领域的技术人员来说，各种变形和改进将是显而易见的。因此，只要这些变形和改进不超过本发明的范围，它们都应包括在本发明中。

Claims (9)

1．一种半导体存储器，其特征在于备有：
接收从外部供给的时钟信号，在测试模式时发生具有上述时钟信号以上频率的内部时钟信号的测试时钟发生电路(10、16)；
在上述测试模式时，根据上述内部时钟，发生信息包形式的上述地址信号及上述指令信号的内部信息包发生电路(30)；
在通常模式时，从外部接收信息包形式的上述地址信号及上述指令信号，在上述测试模式时，从上述内部信息包发生电路接收信息包形式的上述地址信号及上述指令信号，将分别包含在上述地址信号及上述指令信号中的按时序串行输入的多个数据重新排列成并行的多个数据后输出的串并变换电路(18、20)；
接收上述串并变换电路的输出并进行译码，输出与上述地址信号及上述指令信号相对应的控制信号的接口电路(22)；以及
根据上述接口电路的输出进行存储工作的存储电路(26)。
2．根据权利要求1所述的半导体存储器，其特征在于：还备有在通常工作时，输入上述地址信号及上述指令信号的多个输入端子(3、5)，
上述内部信息包发生电路包含：
在上述测试模式时，对上述内部时钟进行计数的计数器电路(42)；
根据上述计数器电路的计数值，发生分别对应于与上述指令信号及上述地址信号的测试用的指令信号及测试用的地址信号的译码电路(44)；
分别对应于上述多个输入端被设置、在从外部供给了上述指令信号及上述地址信号的情况下，根据上述测试用的指令信号及上述测试用的地址信号输出与从上述各输入端输入的多位数据相等的数据的多个读出专用存储器(46#0～46#7)；以及
在上述测试模式时，分别接收上述多个读出专用存储器的输出，变换成按时间序列串行的数据，从上述多个输入端分别对朝向上述串并变换电路的多个输入路径输出的多个并串变换电路(48#0～48#7)。
3．根据权利要求2所述的半导体存储器，其特征在于：
上述并串变换电路包含：
接收对应的上述读出专用存储器输出的数据中包含的位数据中的应在时间序列中按奇数序号输出的位数据后按时间序列串行地输出的第1并串变换电路(154)；
接收对应的上述读出专用存储器输出的数据中包含的位数据中的应在时间序列中按偶数序号输出的位数据后按时间序列串行地输出的第2并串变换电路(156)；以及
使上述第1、第2并串变换电路的输出根据上述内部时钟信号交替地输出的选择器(158)。
4．一种半导体存储器，其特征在于，备有：
第1内部电路(44)；
接收上述第1内部电路的输出的第2内部输出电路(46#0～46#7)；以及
保存在与从外部供给的触发信号对应的时刻的上述第1内部电路的输出，把保存结果输出到外部的监视电路(402～408、416、410～414)。
5．根据权利要求4所述的半导体存储器，其特征在于：
上述第1内部输出电路输出多个内部信号，
上述监视电路包含：
分别根据上述触发信号保存上述多个内部信号的多个保存电路(402～408)；以及
检测上述多个保存电路的保存结果是否是所期待的结果，并输出到外部的输出电路(416、410～414)。
6．根据权利要求5所述的半导体存储器，其特征在于：
上述输出电路包含：
使上述多个保存电路中预期保存低电平的保存电路的输出倒相的倒相器(410～414)；以及
接收上述倒相器的输出及上述多个保存电路中期待预期高电平的保存电路的输出的”与”电路(416)。
7．根据权利要求5所述的半导体存储器，其特征在于：
上述保存电路包含：
根据上述触发信号导通后将上述内部信号传递给保存节点的第1开关电路(328、331)；
根据复位信号，使上述保存节点与初始化电平耦合的第2开关电路(336)；以及
保存上述接点的电平的锁存电路(332、334)。
8．一种从外部接收信息包形式的地址信号及指令信号进行工作的半导体存储器，其特征在于备有：
接收从外部供给的时钟信号，在测试模式时发生具有上述时钟信号以上频率的内部时钟信号的测试时钟发生电路(10、16)；
在通常模式时，从外部接收信息包形式的上述地址信号及上述指令信号，将在上述地址信号及上述指令信号中分别包含的按时序串行输入的多个数据重新排列成并行的多个数据后，输出变换信息包信号的串并变换电路(18、20)；
在测试模式时，代替上述串并发生电路，根据上述内部时钟发生上述变换信息包信号的内部信息包发生电路(502)；
接收上述变换信息包信号并进行译码，输出与上述地址信号及上述指令信号相对应的控制信号的接口电路(22)；以及
根据上述接口电路的输出进行存储工作的存储电路(26)。
9．根据权利要求8所述的半导体存储器，其特征在于：
上述内部信息包发生电路包含：
在上述测试模式时，对上述内部时钟进行计数的计数电路(42)；
根据上述计数电路的计数值，发生分别与上述指令信号及上述地址信号相对应的测试用的指令信号及测试用的地址信号的译码电路(44)；以及
根据上述测试用的指令信号及测试用的地址信号，输出上述变换信息包信号的读出专用存储器(46#0～46#7)。
CN00126345A 2000-01-06 2000-09-07 备有高速信息包数据输入的半导体存储器 Pending CN1303103A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000000859A JP2001195899A (ja) 2000-01-06 2000-01-06 半導体記憶装置
JP859/2000 2000-01-06

Publications (1)

Publication Number Publication Date
CN1303103A true CN1303103A (zh) 2001-07-11

Family

ID=18530144

Family Applications (1)

Application Number Title Priority Date Filing Date
CN00126345A Pending CN1303103A (zh) 2000-01-06 2000-09-07 备有高速信息包数据输入的半导体存储器

Country Status (5)

Country Link
US (2) US6301190B1 (zh)
JP (1) JP2001195899A (zh)
KR (1) KR100374521B1 (zh)
CN (1) CN1303103A (zh)
TW (1) TW492007B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100444125C (zh) * 2002-08-19 2008-12-17 旺宏电子股份有限公司 串行式输出入测试方法与其测试的存储器组件
CN1941188B (zh) * 2005-09-29 2011-11-30 海力士半导体有限公司 半导体存储装置的数据输入电路
CN105390160A (zh) * 2010-10-29 2016-03-09 海力士半导体有限公司 半导体装置的输入/输出电路和方法及具有其的系统
CN107204199A (zh) * 2016-03-18 2017-09-26 力晶科技股份有限公司 半导体存储器装置及其地址控制方法

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6678205B2 (en) * 2001-12-26 2004-01-13 Micron Technology, Inc. Multi-mode synchronous memory device and method of operating and testing same
JP3792602B2 (ja) 2002-05-29 2006-07-05 エルピーダメモリ株式会社 半導体記憶装置
KR100482736B1 (ko) 2002-09-12 2005-04-14 주식회사 하이닉스반도체 지연고정루프의 지연 모델 및 그의 튜닝 방법
KR100500454B1 (ko) * 2003-07-28 2005-07-12 삼성전자주식회사 메모리 모듈 테스트 시스템 및 메모리 모듈 평가 시스템
KR100505706B1 (ko) * 2003-08-25 2005-08-02 삼성전자주식회사 테스트 패턴 신호의 주파수를 선택적으로 가변시키는반도체 메모리 장치의 테스트 장치 및 그 테스트 방법
KR100612034B1 (ko) * 2004-11-01 2006-08-11 삼성전자주식회사 내부 테스트 모드 진입방법 및 이를 위한 내부 테스트모드 진입회로
US20060171234A1 (en) * 2005-01-18 2006-08-03 Liu Skip S DDR II DRAM data path
KR100588595B1 (ko) * 2005-04-22 2006-06-14 삼성전자주식회사 반도체 메모리 장치의 내부 클록 생성방법 및 이를 이용한반도체 메모리 장치
JP2006339988A (ja) * 2005-06-01 2006-12-14 Sony Corp ストリーム制御装置、ストリーム暗号化／復号化装置、および、ストリーム暗号化／復号化方法
US7434121B2 (en) * 2006-05-30 2008-10-07 Infineon Technologies Flash Gmbh & Co. Kg Integrated memory device and method for its testing and manufacture
KR100851545B1 (ko) 2006-12-29 2008-08-11 삼성전자주식회사 커맨드 및 어드레스 핀을 갖는 낸드 플래시 메모리 및그것을 포함한 플래시 메모리 시스템
DE102007013075A1 (de) * 2007-03-19 2008-09-25 Qimonda Ag Testverfahren, integrierte Schaltung und Testsystem
US7916557B2 (en) * 2007-04-25 2011-03-29 Micron Technology, Inc. NAND interface
US8037371B1 (en) * 2007-05-14 2011-10-11 National Semiconductor Corporation Apparatus and method for testing high-speed serial transmitters and other devices
US7809517B1 (en) 2007-09-07 2010-10-05 National Semiconductor Corporation Apparatus and method for measuring phase noise/jitter in devices under test
US8521979B2 (en) 2008-05-29 2013-08-27 Micron Technology, Inc. Memory systems and methods for controlling the timing of receiving read data
US7979757B2 (en) 2008-06-03 2011-07-12 Micron Technology, Inc. Method and apparatus for testing high capacity/high bandwidth memory devices
WO2009153996A1 (ja) * 2008-06-20 2009-12-23 株式会社アドバンテスト 試験装置および試験方法
US8362791B2 (en) 2008-06-20 2013-01-29 Advantest Corporation Test apparatus additional module and test method
JP5588100B2 (ja) * 2008-06-23 2014-09-10 ピーエスフォー ルクスコ エスエイアールエル 半導体装置およびデータ処理システム
US8756486B2 (en) * 2008-07-02 2014-06-17 Micron Technology, Inc. Method and apparatus for repairing high capacity/high bandwidth memory devices
US8289760B2 (en) * 2008-07-02 2012-10-16 Micron Technology, Inc. Multi-mode memory device and method having stacked memory dice, a logic die and a command processing circuit and operating in direct and indirect modes
US7855931B2 (en) * 2008-07-21 2010-12-21 Micron Technology, Inc. Memory system and method using stacked memory device dice, and system using the memory system
US8127204B2 (en) 2008-08-15 2012-02-28 Micron Technology, Inc. Memory system and method using a memory device die stacked with a logic die using data encoding, and system using the memory system
JP4678057B2 (ja) * 2009-01-09 2011-04-27 カシオ計算機株式会社 時刻情報受信装置、電波時計およびプログラム
JP2010182358A (ja) * 2009-02-04 2010-08-19 Elpida Memory Inc 半導体装置
JP2010271091A (ja) * 2009-05-20 2010-12-02 Seiko Epson Corp 周波数測定装置
JP5517033B2 (ja) * 2009-05-22 2014-06-11 セイコーエプソン株式会社 周波数測定装置
JP5440999B2 (ja) * 2009-05-22 2014-03-12 セイコーエプソン株式会社 周波数測定装置
JP5582447B2 (ja) * 2009-08-27 2014-09-03 セイコーエプソン株式会社 電気回路、同電気回路を備えたセンサーシステム、及び同電気回路を備えたセンサーデバイス
JP5815918B2 (ja) * 2009-10-06 2015-11-17 セイコーエプソン株式会社 周波数測定方法、周波数測定装置及び周波数測定装置を備えた装置
JP5876975B2 (ja) * 2009-10-08 2016-03-02 セイコーエプソン株式会社 周波数測定装置及び周波数測定装置における変速分周信号の生成方法
KR101640831B1 (ko) * 2010-03-16 2016-07-20 삼성전자주식회사 반도체 소자 및 이를 포함하는 테스트 장치
JP5883558B2 (ja) 2010-08-31 2016-03-15 セイコーエプソン株式会社 周波数測定装置及び電子機器
IT1402921B1 (it) * 2010-12-10 2013-09-27 St Microelectronics Srl Circuito di pilotaggio di una porta d'accesso al test
US8400808B2 (en) 2010-12-16 2013-03-19 Micron Technology, Inc. Phase interpolators and push-pull buffers
CN102567168A (zh) * 2010-12-27 2012-07-11 北京国睿中数科技股份有限公司 一种针对phy高速接口电路的bist自动测试电路及测试方法
US9171597B2 (en) 2013-08-30 2015-10-27 Micron Technology, Inc. Apparatuses and methods for providing strobe signals to memories
KR102151574B1 (ko) * 2014-05-19 2020-09-04 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작방법
TWI562157B (en) * 2015-05-07 2016-12-11 Winbond Electronics Corp Memory unit and testing method thereof
CN106297897B (zh) * 2015-05-27 2019-07-30 华邦电子股份有限公司 存储单元及其测试方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6329276A (ja) * 1986-07-23 1988-02-06 Hitachi Ltd 論理ｌｓｉ
JPH083956B2 (ja) * 1986-09-18 1996-01-17 日本テキサス・インスツルメンツ株式会社 半導体記憶装置
US5086388A (en) * 1988-03-18 1992-02-04 Hitachi Maxell, Ltd. Semiconductor serial/parallel-parallel/serial file memory and storage system
JPH0642196B2 (ja) * 1988-06-09 1994-06-01 株式会社東芝 倍密度走査用ラインメモリ
JPH05250140A (ja) * 1992-03-10 1993-09-28 Hitachi Ltd データ処理方式
US5473758A (en) * 1992-08-31 1995-12-05 Microchip Technology Incorporated System having input output pins shifting between programming mode and normal mode to program memory without dedicating input output pins for programming mode
JPH06160486A (ja) 1992-11-24 1994-06-07 Advantest Corp Ｌｓｉテストシステム用大容量テストベクトルバッファメモリ装置
JPH06275069A (ja) * 1993-03-20 1994-09-30 Hitachi Ltd シリアルメモリ
JP4018159B2 (ja) * 1993-06-28 2007-12-05 株式会社ルネサステクノロジ 半導体集積回路
US5748559A (en) * 1996-01-17 1998-05-05 Cypress Semiconductor Corporation Circuit for high speed serial programming of programmable logic devices
KR100275724B1 (ko) 1997-11-18 2000-12-15 윤종용 테스트 타임이 감소되는 고속 반도체 메모리 장치의 입출력 회로

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100444125C (zh) * 2002-08-19 2008-12-17 旺宏电子股份有限公司 串行式输出入测试方法与其测试的存储器组件
CN1941188B (zh) * 2005-09-29 2011-11-30 海力士半导体有限公司 半导体存储装置的数据输入电路
CN105390160A (zh) * 2010-10-29 2016-03-09 海力士半导体有限公司 半导体装置的输入/输出电路和方法及具有其的系统
CN105390160B (zh) * 2010-10-29 2018-08-14 海力士半导体有限公司 半导体装置的输入/输出电路和方法及具有其的系统
CN107204199A (zh) * 2016-03-18 2017-09-26 力晶科技股份有限公司 半导体存储器装置及其地址控制方法
CN107204199B (zh) * 2016-03-18 2020-06-09 力晶积成电子制造股份有限公司 半导体存储器装置及其地址控制方法

Also Published As

Publication number Publication date
JP2001195899A (ja) 2001-07-19
US20020048211A1 (en) 2002-04-25
US6301190B1 (en) 2001-10-09
KR100374521B1 (ko) 2003-03-03
US6519194B2 (en) 2003-02-11
KR20010070049A (ko) 2001-07-25
TW492007B (en) 2002-06-21

Similar Documents

Publication Publication Date Title
CN1303103A (zh) 备有高速信息包数据输入的半导体存储器
CN1155967C (zh) 输出数据的方法、存储器装置和设备
CN1135566C (zh) 同步型半导体存储装置
US7103815B2 (en) Testing of integrated circuit devices
US20150185285A1 (en) System and method for reduced pin logic scanning
CN101996687A (zh) 基于扫描测试的多个sram的内建自测试方法
CN1315732A (zh) 随机存储器的自动检测方法及其检测电路
CN1120500C (zh) 具有选择电路的半导体存储器
KR100546538B1 (ko) 시험 시간을 단축시키기 위한 내부 클럭 증대
CN100350508C (zh) 测试半导体存储器件的方法和半导体存储器件的测试电路
CN217035146U (zh) 存储器数据读取电路及芯片
CN116662240A (zh) 一种协议转换电路及方法、芯片、测试装置、存储介质
TWI230941B (en) Circuit and method for generating mode register set code
CN1236170A (zh) 半导体装置及其设计方法
CN1180960A (zh) 计数器和配有该计数器的半导体存储器
CN101009141A (zh) 半导体存储设备
CN1181505A (zh) 半导体装置及半导体装置的内部功能识别方法
CN1129911C (zh) 同步型半导体存储器
JP2010040085A (ja) 集積回路および試験方法
US9666301B2 (en) Scannable memories with robust clocking methodology to prevent inadvertent reads or writes
CN1942974A (zh) 半导体存储器
CN102820058B (zh) 半导体存储器件及其操作方法
CN1431664A (zh) 半导体存储装置
CN114664365A (zh) 存储器数据读取电路、芯片及硬件测试方法
CN1245958A (zh) 同步型半导体存储器

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
AD01 Patent right deemed abandoned
C20 Patent right or utility model deemed to be abandoned or is abandoned