-
Integrierte
Schaltungen, beispielsweise Speicher, insbesondere integrierte Halbleiterspeicher,
beispielsweise DRAM (Dynamic Random Access Memory), Halbleiterspeicher
oder Flash-Speicher,
werden während
und nach ihrer Produktion umfangreichen Funktionstests unterzogen,
um die Qualität
der Speicher sicherzustellen.
-
Ein
solcher Funktionstest ist der sogenannte Burn-In-Test. Bei einem
solchem Burn-In-Test werden die Speicher oder Speicherbausteine
mittels erhöhter
Spannungen und/oder erhöhter
Temperaturen gestresst, um die Speicher künstlich altern zu lassen, so
dass die sogenannte Säuglingssterblichkeit
(„Infant-Mortality”) überwunden
wird.
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Burn-In-Tests
sind üblicherweise
Tests mit sehr langen Zeitdauern in großen Öfen mit einem für gewöhnlich sehr
geringen Testtakt, von beispielsweise 5–10 MHz.
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Um
den Durchsatz von getesteten integrierten Schaltungen, beispielsweise
Speicherbausteine zu erhöhen,
sind grundsätzlich
zwei Ansätze
denkbar. Ein erster Ansatz betrifft eine Erhöhung der Parallelität der zu
testenden integrierten Schaltungen, beispielsweise Speicherbausteine.
Ein zweiter Ansatz stellt auf eine Reduzierung der Testzeitdauer oder
Testzeiten ab.
-
Es
wird ein Testverfahren zum Testen zumindest einer integrierten Schaltung
vorgeschlagen, welche mit einem internen Arbeitstakt arbeitet und
eine erste Anzahl von Adress-Pins, eine zweite Anzahl von Befehl-Pins
und eine Adressgenerierungsschaltung aufweist, welche zumindest
eine codierte Adressinformation mittels einer dritten Anzahl der Adress-Pins,
die kleiner als die erste Anzahl ist, empfängt und die ande ren Adress-Pins
als eine. vierte Anzahl von freien Adress-Pins bereitstellt, wobei
zumindest ein erster Befehl mittels der Befehl-Pins und zumindest
ein zweiter Befehl mittels zumindest eines Teils der vierten Anzahl
der Adress-Pins von einer Testvorrichtung zu der integrierten Schaltung
mit einem Testtakt übertragen
werden, der niedriger als der interne Arbeitstakt ist.
-
Weiter
wird eine integrierte Schaltung vorgeschlagen mit einer ersten Anzahl
von Adress-Pins, einer zweiten Anzahl von Befehl-Pins und einer Adressgenerierungsschaltung,
welche zumindest eine codierte Adressinformation mittels einer dritten Anzahl
der Adress-Pins, die kleiner als die erste Anzahl ist, empfängt und
die anderen Adress-Pins als eine vierte Anzahl von freien Adress-Pins
bereitstellt, wobei die integrierte Schaltung zumindest einen ersten
Befehl mittels der Befehl-Pins
und zumindest einen zweiten Befehl mittels zumindest eines Teils
der vierten Anzahl der Adress-Pins von einer Testvorrichtung mit
einem Testtakt, der niedriger als ein interner Arbeitstakt der integrierten
Schaltung ist, empfängt.
-
Des
Weiteren wird ein Testsystem zum Testen zumindest einer integrierten
Schaltung vorgeschlagen mit mindestens einer integrierten Schaltung,
welche mit einem internen Arbeitstakt arbeitet und eine erste Anzahl
von Adress-Pins, eine zweite Anzahl von Befehl-Pins und eine Adressgenerierungsschaltung
aufweist, welche eine codierte Adressinformation mittels einer dritten
Anzahl der Adress-Pins, die kleiner als die erste Anzahl ist, empfängt und
die anderen Adress-Pins als eine vierte Anzahl von freien Adress-Pins
bereitstellt, und einer Testvorrichtung, welche zumindest einen
ersten Befehl über
die Befehl-Pins und zumindest einen zweiten Befehl über zumindest
einen Teil der vierten Anzahl der Adress-Pins zu der integrierten
Schaltung mit einem Testtakt überträgt, welcher
niedriger als der interne Arbeitstakt der integrierten Schaltung
ist.
-
Somit
ist es möglich,
dass in jedem Taktzyklus des durch die Testvorrichtung vorgegebenen Testtaktes
nicht nur ein Befehl zum Testen der integrierten Schaltung, sondern
zumindest zwei Befehle übertragen
und von der integrierten Schaltungen abgearbeitet werden. Dabei
können
der bzw. die ersten Befehle über
die vorbestimmten Befehl-Pins und der bzw. die zweiten Befehle über zumindest
einen Teil der freien Adress-Pins übertragen werden. Somit kann
sich die für
das Testen der integrierten Schaltung notwendige Testzeit erheblich
verringern. Selbstverständlich
kann in einem Taktzyklus des Testtaktes auch nur ein Befehl an die
integrierte Schaltung übertragen
und von dieser abgearbeitet werden.
-
Optional
werden der übertragene
zumindest eine erste Befehl und der übertragene zumindest eine zweite
Befehl mit dem internen Takt innerhalb eines Taktzyklus des Testtaktes
von der integrierten Schaltung abgearbeitet.
-
Gemäß einem
Ausführungsbeispiel
weist die integrierte Schaltung eine Speicherschaltung oder einen
Speicher auf. Der Speicher kann beispielsweise ein DRAM oder ein
SRAM sein. Jede beliebige Art von Speicherschaltung ist möglich.
-
Gemäß einem
Ausführungsbeispiel
weist die integrierte Schaltung auf:
einen Speicher mit einem
Speicherzellenfeld;
die erste Anzahl von Adress-Pins;
eine
fünfte
Anzahl von Takt-Pins zur Übertragung
des Testtaktes;
eine zweite Anzahl von Befehl-Pins zur Übertragung von
Befehlen, welche zum Testen des Speichers geeignet sind;
eine
sechste Anzahl von Daten-Pins zur bidirektionalen Übertragung
von Daten; und
die Adressgenerierungsschaltung, welche zumindest die
codierte Adressinformation für
zumindest eine Adresse für
einen Befehl mittels der dritten Anzahl von Adress-Pins empfängt, zumindest
die eine Adresse in Abhängigkeit
der empfangenen zumindest einen codierten Adressinformation generiert
und die vierte Anzahl von freien Adress-Pins bereitstellt.
-
Gemäß einem
Ausführungsbeispiel
wird ein Verfahren zum Testen zumindest eines Speichers, mittels
einer Testvorrichtung, welche den jeweiligen Speicher mit einem
Testtakt testet, vorgeschlagen, wobei das Verfahren die folgenden
Schritte aufweist:
- (a) Bereitstellen zumindest
eines Speichers, welcher mit einem internen Arbeitstakt arbeitet,
der höher
als der Testtakt ist, wobei der Speicher aufweist:
- (a1) ein Speicherzellenfeld;
- (a2) eine erste Anzahl von Adress-Pins zumindest zum Empfangen
von Adressen;
- (a3) eine fünfte
Anzahl von Takt-Pins zum Empfangen des Testtaktes;
- (a4) eine zweite Anzahl von Befehl-Pins zur Übertragung von Befehlen, welche
zum Testen des Speichers geeignet sind;
- (a5) eine sechste Anzahl von Daten-Pins zur bidirektionalen Übertragung
von Daten zwischen dem Speicher und der Testvorrichtung; und
- (a6) eine Adressgenerierungsschaltung, welche zumindest eine
codierte Adressinformation für
zumindest eine Adresse für
einen Befehl mittels einer dritten Anzahl von Adress-Pins, die kleiner
als die erste Anzahl ist, empfängt,
zumindest die eine Adresse in Abhängigkeit der empfangenen zumindest
einen codierten Adressinformation generiert und eine vierte Anzahl
von freien Adress-Pins bereitstellt;
- (b) Übertragen
zumindest eines ersten Befehls von der Testvorrichtung zu dem Speicher
mittels der vorbestimmten Befehl-Pins in einem jeden Taktzyklus
des Testtaktes;
- (c) Übertragen
zumindest eines zweiten Befehls von der Testvorrichtung zu dem Speicher
mittels zumindest eines Teils der sechsten Anzahl der freien Adress-Pins
in jedem Taktzyklus des Testtaktes; und
- (d) Ausführen
des übertragenen
zumindest einen ersten Befehls und des übertragenen zumindest einen
zweiten Befehls mit dem internen Takt innerhalb eines Taktzyklus
des Testtaktes zur Bereitstellung eines Testergebnisses.
-
Durch
das Verfahren zum Testen können
beliebige Speicher, beispielsweise auch DRAM oder Flash-Speicher
getestet werden.
-
Somit
ist es möglich,
dass in jedem Taktzyklus des durch die Testvorrichtung vorgegebenen Testtaktes
nicht nur ein Befehl zum Testen des Speichers, sondern zumindest
zwei Befehle übertragen und
abgearbeitet werden können,
wobei der oder die ersten Befehle über die vorbestimmten Befehl-Pins und
der oder die zweiten Befehle über
zumindest einen Teil der freien Adress-Pins übertragen werden. Wenn beispielsweise
der interne Takt doppelt so hoch wie der Testtakt gesetzt wird,
so können
in jedem Taktzyklus des durch die Testvorrichtung vorgegebenen Testtaktes
zwei Befehle oder Testbefehle übertragen
und verarbeitet werden, so dass sich eine Steigerung des Durchsatzes
von Befehlen oder Testbefehlen von 100% ergibt. Somit lässt sich
die für
das Testen des Speicherbausteins oder Speichers notwendige Testzeit
erheblich verringern. Selbstverständlich kann in einem Taktzyklus
des Testtaktes auch nur ein Befehl übertragen und verarbeitet werden.
-
Gemäß einem
Ausführungsbeispiel
weist die Adressgenerierungsschaltung auf:
eine Reihenadresszählschaltung
zum Hochzählen (Inkrementieren)
oder Runterzählen
(Dekrementieren) der jeweiligen X-Adresse;
eine Spaltenadresszählschaltung
zum Hochzählen oder
Runterzählen
der jeweiligen Y-Adresse;
ein Konfigurationsregister, welches
Daten für
zumindest zwei verschiedene Testbetriebsmodi speichert; und
zumindest
eine Scrambler-Schaltung zum Setzen des Konfigurationsregisters
und zum Auswählen
eines jeweiligen vorbestimmten Testbetriebsmodus.
-
Im
Folgenden werden drei Beispiele für einen solchen Testbetriebsmodus
dargestellt. Ein erstes Beispiel für den Testbetriebsmodus ist
ein reiner Hochzählmodus,
bei welchem die X-Adresse
von der Adresse 0 angefangen hochgezählt wird. Ein zweites Beispiel
für den
Testbetriebsmodus ist ein reiner Runterzählmodus, bei welchem die X-Adresse
von FFFF nach 0 runter gezählt
wird. Ein drittes Beispiel für
den Testbetriebsmodus ist ein modifizierter Hochzählmodus,
bei welchem die X-Adresse von der Adresse 0 in Zweierschritten,
also, 0, 2, 4, 6, ..., bis FFFE und dann beginnend von 1 bis FFFF
hochgezählt
wird.
-
Gemäß einem
Ausführungsbeispiel
ist die integrierte Schaltung mit einer Datenkompressionsschaltung
ausgestattet, welche zumindest ein bereitgestelltes Testergebnis
komprimiert und die Anzahl notwendiger Daten-Pins zum Ausgeben der
Testergebnisse reduziert. Die Daten-Pins besitzen Treiber-Funktionalitäten und
somit ist mittels dieser Daten-Pins eine bidirektionale Kommunikation
zwischen dem Testsystem und der jeweiligen integrierten Schaltung
möglich.
Die bei der Funktionsprüfung verwendete
Testvorrichtung verfügt über eine
begrenzte Anzahl von Testerkanälen.
Durch das Komprimieren des Testergebnisses und der damit verbundenen
Reduktion der Anzahl notwendiger Daten-Pins zum Ausgeben der Testergebnisse
kann mit einer solchen Testvorrichtung eine gesteigerte Anzahl von integrierten
Schaltungen, beispielsweise Speichern parallel getestet werden.
Durch den Einsatz einer Datenkompressionsschaltung kann ein Speicher
bzw. Speicherchip bzw. integrierte Schaltung intern in einer ×16-Organisationsform
betrieben werden, um die interne Parallelität weiter zu erhöhen und
somit Testzeit zu sparen. Dies bedeutet, dass mittels der Testvorrichtung
eine höhere
Anzahl an integrierten Schaltungen angesteuert bzw. getestet werden
kann.
-
Gemäß einem
Ausführungsbeispiel
wird zumindest einer der sechsten Anzahl der freien Adress-Pins
zur Übertragung
eines Prioritäts-Bits eingesetzt,
welches angibt, ob der erste Befehl vor dem zweiten Befehl oder
der zweite Befehl vor dem ersten Befehl von dem Speicher abgearbeitet
wird. Somit ist es möglich,
die Reihenfolge der abzuarbeitenden Befehle vorzubestimmen.
-
Gemäß einem
Ausführungsbeispiel
ist der interne Takt um ein N-faches höher als der Testtakt. Insbesondere
ist N gleich der Anzahl der in einem Taktzyklus des Testtaktes übertragenen
Befehle. Beispielsweise ist N = 2, 4 oder 8. Selbst wenn N nur = 2
ist, so erhöht
sich der Durchsatz der abgearbeiteten Befehle pro Taktzyklus des
Testtaktes um das Doppelte.
-
Gemäß einem
Ausführungsbeispiel
weist die integrierte Schaltung eine Frequenzvervielfachungsschaltung
auf, welche in Abhängigkeit
des empfangenen Testtaktes den N-fach höheren internen Takt bereitstellt.
Insbesondere wird der interne Takt durch den externen Testtakt und
die Anzahl der gleichzeitig in einem Taktzyklus des Testtaktes übertragenen
Befehle bestimmt.
-
Gemäß einem
Ausführungsbeispiel
weist die integrierte Schaltung ein Speicherzellenfeld mit einer Vielzahl
von Speicherzellengruppen auf, die jeweils mehrere Speicherzellen
enthalten und die jeweils über
eine Wortleitung und eine Spaltenauswahlleitung zum Auslesen der
in den Speicherzellen der Speicherzellengruppe gespeicherten Daten
adressierbar sind.
-
Gemäß einem
Ausführungsbeispiel
weist die Datenkompressionsschaltung der integrierten Schaltung
eine Vergleichsschaltung auf, welche die ausgelesenen Daten einer
adressierten Speicherzellengruppe bitweise mit programmierbaren
Test-Solldaten vergleicht, wobei die Vergleichsschaltung ein logisches
Pass-/Fail-Signal
erzeugt, welches angibt, ob alle ausgelesenen Daten der adressierten
Speicherzellengruppe mit den Test-Solldaten übereinstimmen, und ein logisches
Einzelbitfehlersignal oder Fehler-Anzeigesignal erzeugt, welches
angibt, ob in der adressierten Speicherzellengruppe ein Einzelbitfehler
oder ein Mehrbitfehler vorliegt.
-
Gemäß einem
Ausführungsbeispiel
generiert die Adressgenerierungsschaltung eine X- oder Y-Adresse
der jeweiligen Speicherzelle jeweils durch ein Inkrementieren oder
ein Dekrementieren der vorhergehenden X- oder Y-Adresse in Abhängigkeit
der zumindest einen empfangenen codierten Adressinformation.
-
Gemäß einem
Ausführungsbeispiel
werden für
einen ersten Befehl oder für
einen zweiten Befehl jeweils drei Adress-Pins zur Übertragung
der jeweiligen codierten Adressinformation in einem Taktzyklus des
Testtaktes verwendet. Dabei wird ein erster Adress-Pin dafür verwendet,
eine erste Information von der Testvorrichtung zu der zu testenden
integrierten Schaltung zu übertragen,
die angibt, ob die X- oder Y-Adresse von der Adressgenerierungsschaltung
verändert
wird. Ein zweiter Adress-Pin wird dazu verwendet, eine zweite Information
zu übertragen, welche
angibt, ob die Adressgenerierungsschaltung die durch die erste Information
bezeichnete Adresse inkrementiert oder dekrementiert. Weiter wird
ein zumindest dritter Adress-Pin dazu verwendet, eine dritte Information
zu übertragen,
welche angibt, mit welcher Sprunglänge die Adressgenerierungsschaltung die
durch die erste Information bezeichnete Adresse inkrementiert oder
dekrementiert. Mittels mehrerer dritter Adress-Pins können mehrere
unterschiedliche Sprunglängen
erzeugt werden. Die Adressgenerierungsschaltung ist beispielsweise
in der integrierten Schaltung integriert.
-
Gemäß einem
Ausführungsbeispiel
entspricht die Anzahl der ersten und zweiten Befehle, die in jedem
Taktzyklus des Testtaktes von der Testvorrichtung an die jeweilige
integrierte Schaltung übertragen
werden, einem Frequenzvervielfachungsfaktor N.
-
Gemäß einem
Ausführungsbeispiel
weist die integrierte Schaltung zumindest zwei Register auf, welche
jeweils zumindest einen Teil eines Testergebnisses des ausgeführten zumindest
einen ersten Befehles und/oder des ausgeführten zumindest eines zweiten
Befehles zwischenspeichern.
-
Gemäß einem
Ausführungsbeispiel
wird zumindest einer der sechsten Anzahl der freien Adress-Pins
zur Übertragung
eines Auswahlbits eingesetzt, welches angibt, welches Register ausgelesen
wird.
-
Nachfolgend
werden die in den schematischen Figuren angegebenen Ausführungsbeispiele näher erläutert. Dabei
zeigen:
-
1 ein
schematisches Ablaufdiagramm eines ersten Ausführungsbeispiels eines Testverfahrens;
-
2 ein
schematisches Ablaufdiagramm eines zweiten Ausführungsbeispiels eines Testverfahrens;
-
3 ein
schematisches Blockschaltbild eines Ausführungsbeispiels einer integrierten
Schaltung;
-
4 ein
schematisches Blockschaltbild eines Ausführungsbeispiels einer integrierten
Schaltung mit einer detaillierten Darstellung der Adress-Pins zur Übertragung
einer codierten Adressinformation gemäß 3; und
-
5 ein
schematisches Blockschaltbild eines Ausführungsbeispiels eines Testsystems.
-
In
allen Figuren sind gleiche bzw. funktionsgleiche Elemente und Vorrichtungen – sofern
nichts anderes angegeben ist – mit
denselben Bezugszeichen versehen.
-
In 1 ist
ein schematisches Ablaufdiagramm eines Ausführungsbeispiels eines Testverfahrens
zum Testen einer integrierten Schaltung 1 dargestellt.
Nachfolgend wird das Test verfahren anhand des Ablaufdiagramms in 1 mit
Verweis auf die Blockschaltbilder gemäß der 3 bis 5 erläutert. Das
Testverfahren gemäß 1 weist
folgende Verfahrensschritte R1 und R2 auf:
-
Verfahrensschritt R1:
-
Es
wird zumindest eine integrierte Schaltung IC bereitgestellt. Die
integrierte Schaltung IC arbeitet mit einem internen Arbeitstakt
T1. Die integrierte Schaltung IC weist eine erste Anzahl Z1 von Adress-Pins 1,
eine zweite Anzahl Z2 von Befehl-Pins 2 und eine Adressgenerierungsschaltung 3 auf.
Die Adressgenerierungsschaltung 3 empfängt zumindest eine codierte
Adressinformation A mittels einer dritten Anzahl Z3 von Adress-Pins 11,
welche kleiner als die erste Anzahl Z1 aller Adress-Pins 1 ist. Somit
stellt die Adressgenerierungsschaltung 3 eine vierte Anzahl
Z4 von freien Adress-Pins 11–14 bereit (Z1 = Z3
+ Z4).
-
Die
Adresse der Speicherzelle 811, 812, auf welcher
der jeweilige Befehl B1, B2 auszuführen ist, wird abhängig von
der codierten Adressinformation A gebildet.
-
Verfahrensschritt R2:
-
Es
werden zumindest ein erster Befehl B1 mittels der Befehl-Pins 2 und
zumindest ein zweiter Befehl B2 mittels zumindest eines Teils der
vierten Anzahl Z4 der Adress-Pins 12 von einer Testvorrichtung 4 zu
der integrierten Schaltung IC mit einem Testtakt T2 übertragen,
der niedriger als der interne Takt T1 der integrierten Schaltung
IC ist.
-
Optional
können
der übertragene
zumindest eine erste Befehl B1 und der übertragene zumindest eine zweite
Befehl B2 mit dem inneren Arbeitstakt T1 innerhalb eines Taktzyklus
des Testtaktes T2 von der integrierten Schaltung IC abgearbeitet
werden.
-
Beispielsweise
kann auch einer der vierten Anzahl Z4 der freien Adress-Pins 13 zur Übertragung eines
Prioritäts-Bits
PB eingesetzt werden, welches angibt, ob der erste Befehl B1 vor
dem zweiten Befehl B2 oder der zweite Befehl B2 vor dem ersten Befehl
B1 von der integrierten Schaltung IC abgearbeitet wird (siehe 5).
-
Der
interne Takt T1 kann beispielsweise um ein N-faches höher als
der Testtakt T2 sein, wobei N eine ganzzahlige Zahl ist. Beispielsweise
kann die Anzahl der ersten und zweiten Befehle B1, B2, welche in
jedem Taktzyklus des Testtaktes T2 von der Testvorrichtung 4 zu
der integrierten Schaltung IC übertragen
werden, gleich N sein.
-
In 2 ist
ein schematisches Ablaufdiagramm eines zweiten Ausführungsbeispiels
eines Testverfahrens zum Testen zumindest einer integrierten Schaltung
IC dargestellt. Nachfolgend wird das Testverfahren anhand des Blockschaltbildes
in 2 unter Verweis auf das Blockschaltbild in 5 erläutert. Das
Testverfahren weist folgende Verfahrensschritte S1–S4 auf:
-
Verfahrensschritt S1:
-
Es
wird zumindest ein Speicher 7, beispielsweise innerhalb
einer beliebigen integrierten Schaltung IC bereitgestellt, welcher
mit einem internen Arbeitstakt T1 arbeitet, der höher als
der Testtakt T2 ist. Der Speicher 7 weist zumindest ein
Speicherzellenfeld 8, eine erste Anzahl Z1 von Adress-Pins 1,
eine fünfte
Anzahl Z5 von Takt-Pins 5, eine zweite Anzahl Z2 von Befehl-Pins 2,
eine sechste Anzahl Z6 von Daten-Pins 6 und eine Adressgenerierungsschaltung 3 auf.
-
Das
Speicherzellenfeld 8 weist optional eine Vielzahl von Speicherzellengruppen 81–84 auf,
die jeweils mehrere Speicherzellen 811, 812 enthalten. Ohne
Einschränkung
der Allge meinheit sind zur vereinfachten Darstellung in 5 nur
zwei Speicherzellen 811 und 812 der ersten Speicherzellengruppe 81 dargestellt.
Die Speicherzellengruppen 81–84 sind jeweils über eine
Wortleitung WL und eine Spaltenauswahlleitung CS (CS; Column Select)
zum Auslesen der in den Speicherzellen 811–812 der
Speicherzellengruppe 81–84 gespeicherten
Daten D adressierbar. Optional ist der interne Takt T1 um ein N-faches
höher als
der Testtakt T2 der Testvorrichtung 4. Zur Generierung
des internen Taktes T1 weist die integrierte Schaltung IC, welche
den Speicher 7 aufweist, optional eine Frequenzvervielfachungsschaltung 10 auf.
Die Frequenzvervielfachungsschaltung 10 kann in Abhängigkeit
des empfangenen Testtaktes T2 den N-fach höheren internen Arbeitstakt
T1 bereitstellen.
-
Die
erste Anzahl Z1 von Adress-Pins 1 empfängt zumindest codierte Adressinformationen
A oder Adressen, insbesondere X- und/oder
Y-Adressen. Die Takt-Pins 5 können zur Übertragung des Testtaktes T2
eingesetzt werden. Die Befehl-Pins 2 sind dazu geeignet,
Befehle B1 zu empfangen, welche zum Testen des Speichers 7 geeignet
sind.
-
Die
Daten-Pins 6 sind optional zur bidirektionalen Übertragung
von Daten D zwischen der integrierten Schaltung 1 und der
Testvorrichtung 4 geeignet. Dies kann sich insbesondere
aus der Treiberfunktionalität
der Daten-Pins 6 oder I/O-Pins ergeben.
-
Die
Adressgenerierungsschaltung 3 ist optional derart ausgelegt,
dass sie zumindest eine codierte Adressinformation A für zumindest
eine Adresse für
einen Befehl B1, B2 mittels einer dritten Anzahl Z3 von Adress-Pins 11,
die kleiner als die erste Anzahl ist Z1, empfängt, zumindest die eine Adresse
in Abhängigkeit
der empfangenen zumindest einen codierten Adressinformation A generiert
und eine vierte Anzahl Z4 von freien Adress-Pins 12–14 bereitstellt.
Optional kann die Adressgenerierungsschaltung 3 die X-
oder Y-Adresse der jewei ligen Speicherzelle 811, 812 jeweils
durch ein Inkrementieren oder ein Dekrementieren der vorhergehenden
X- oder Y-Adresse in Abhängigkeit
der zumindest einen empfangenen codierten Adressinformation A generieren.
-
Verfahrensschritt S2:
-
Zumindest
ein erster Befehl B1 oder optional eine vorbestimmte Anzahl von
ersten Befehlen B1 wird/werden von der Testvorrichtung 4 zu
der integrierten Schaltung IC, insbesondere zu dem Speicher 7,
mittels der vorbestimmten Befehl-Pins 2 in einem jeden
Taktzyklus des Testtaktes T2 übertragen.
-
Verfahrensschritt S3:
-
Zumindest
ein zweiter Befehl B2 oder optional eine vorbestimmte Anzahl von
zweiten Befehlen B2 wird/werden von der Testvorrichtung 4 zu
der integrierten Schaltung IC, insbesondere zu dem Speicher 7,
mittels zumindest eines Teils der vierten Anzahl Z4 der Adress-Pins 12 von
der Testvorrichtung 4 zu der integrierten Schaltung IC
in jedem Taktzyklus des Testtaktes T2 übertragen.
-
Verfahrensschritt S4:
-
Der übertragene
zumindest eine erste Befehl B1 und der übertragene zumindest eine zweite
Befehl B2, optional die vorbestimmte Anzahl der übertragenen ersten Befehle
B1 und die vorbestimmte Anzahl der übertragenen zweiten Befehle
B2, werden mit dem internen Takt T1 innerhalb eines Taktzyklusses
des Testtaktes T2 zur Bereitstellung eines Testergebnisses TE abgearbeitet
oder verarbeitet. Beispielsweise kann der Testtakt T2 in einem Bereich von
5–10 MHz
und der interne Takt T1 in einem Bereich von zehn bis mehrere Hundert
MHz angeordnet sein.
-
Optional
wird zumindest einer der vierten Anzahl Z4 der freien Adress-Pins 13 zur Übertragung
eines Prioritätsbits
PB eingesetzt, welches angeben kann, ob der erste Befehl B1 vor
dem zweiten Befehl B2 oder der zweite Befehl B2 vor dem ersten Befehl B1
von der integrierten Schaltung IC abgearbeitet wird bzw. von dieser
abzuarbeiten ist.
-
Optional
kann die integrierte Schaltung IC auch eine Datenkompressionsschaltung 9 aufweisen,
welche zumindest ein bereitgestelltes Testergebnis TE komprimieren
kann und die Anzahl notwendiger Daten-Pins 6 zum Ausgeben
der Testergebnisse TE reduzieren kann. Dazu kann die Datenkompressionsschaltung 9 beispielsweise
eine Vergleichsschaltung 15 aufweisen. Die Vergleichsschaltung 15 kann
die ausgelesenen Daten D einer adressierten Speicherzellengruppe 81–84 bitweise
mit programmierbaren oder vorbestimmten Soll-Daten vergleichen,
wobei die Vergleichsschaltung 15 ein logisches Pass/Fail-Signal
erzeugt, welches angibt, ob alle ausgelesenen Daten D der adressierten
Speicherzellengruppe 81–84 mit den Test-Soll-Daten übereinstimmen,
und ein logisches Einzelbitfehlersignal erzeugt, welches angibt,
ob in der adressierten Speicherzellengruppe 81–84 ein
Einzelbitfehler oder ein Mehrbitfehler vorliegt.
-
Optional
weist die integrierte Schaltung IC zumindest zwei Register 16, 17 auf,
welche jeweils zumindest einen Teil eines Testergebnisses TE des ausgeführten zumindest
einen ersten Befehls B1 und/oder des ausgeführten zumindest einen zweiten Befehls
B2 zwischenspeichern können.
Dabei wird optional einer der vierten Anzahl Z4 der freien Adress-Pins 14 zur Übertragung
eines Auswahlbits SB eingesetzt, welches angeben kann, welches Register 16, 17 ausgelesen
wird.
-
3 zeigt
ein schematisches Blockschaltbild eines Ausführungsbeispiels einer integrierten Schaltung
IC. Die integrierte Schaltung IC kann eine erste Anzahl Z1 von Adress-Pins 1,
eine zweite Anzahl Z2 von Befehl-Pins 2 und eine Adressge nerierungsschaltung 3 aufweisen.
Die Adressgenerierungsschaltung 3 kann zumindest eine codierte Adressinformation
A mittels einer dritten Anzahl Z3 von Adress-Pins 11, die
kleiner als die erste Anzahl Z1 ist, empfangen und eine vierte Anzahl
Z4 von freien Adress-Pins 12 bereitstellen. Die integrierte Schaltung
IC ist dazu geeignet, zumindest einen ersten Befehl B1 mittels der
Befehl-Pins 2 und zumindest einen zweiten Befehl B2 mittels
zumindest eines Teils der vierten Anzahl Z4 der Adress-Pins 12 von
einer Testvorrichtung 4 mit einem Testtakt T2 zu empfangen.
-
4 zeigt
ein schematisches Blockschaltbild eines Ausführungsbeispiels der integrierten Schaltung
IC mit einer detaillierten Darstellung der Adress-Pins 11 zur Übertragung
einer codierten Adressinformation A gemäß 3.
-
Optional
können
für einen
ersten Befehl B1 oder für
einen zweiten Befehl B2 jeweils drei Adress-Pins 11a, 11b, 11c zur Übertragung
der jeweiligen codierten Adressinformation A in einem Taktzyklus
des Testtaktes T2 verwendet werden. Dabei kann ein erster Adress-Pin 11a dazu
verwendet werden, eine erste Information I1 zu übertragen, welche angeben kann,
ob die X- oder Y-Adresse von der Adressgenerierungsschaltung 3 verändert wird.
Weiter kann ein zweiter Adress-Pin 11b dazu verwendet werden,
eine zweite Information I2 zu übertragen, welche
angeben kann, ob die Adressgenerierungsschaltung 3 die
durch die erste Information I1 bezeichnete Adresse inkrementiert
oder dekrementiert. Ferner kann optional zumindest ein dritter Adress-Pin 11c dazu
verwendet werden, eine dritte Information I3 zu übertragen, welche angeben kann,
mit welcher Sprunglänge
die Adressgenerierungsschaltung 3 die durch die erste Information
I1 bezeichnete Adresse inkrementiert oder dekrementiert. Die Informationen I1,
I2 und I3 können
somit zumindest einen Teil der jeweiligen codierten Adressinformation
A bilden.
-
In 5 ist
ein Blockschaltbild eines Ausführungsbeispiels
eines Testsystems 18 dargestellt. Das Testsystem 18 weist
zumindest eine integrierte Schaltung IC und eine Testvorrichtung 4 auf.
Die integrierte Schaltung IC arbeitet mit einem internen Arbeitstakt
T1. Des Weiteren weist die integrierte Schaltung IC eine erste Anzahl
Z1 von Adress-Pins 1, eine zweite Anzahl Z2 von Befehl-Pins 2 und
eine Adressgenerierungsschaltung 3 auf, welche dazu geeignet
ist, eine codierte Adressinformation A mittels einer dritten Anzahl
Z3 von Adress-Pins 11, die kleiner als die erste Anzahl
Z1 ist, zu empfangen und die anderen Adress-Pins 1 als
eine vierte Anzahl Z4 von freien Adress-Pins 12–14 bereitzustellen. 11 bezeichnet
die zur dritten Anzahl Z3 der Adress-Pins 1 zugehörigen Adress-Pins 1,
welche zur Übertragung
der codierten Adressinformation A verwendet werden.
-
Die
Testvorrichtung 4 kann zumindest einen ersten Befehl B1 über die
Befehl-Pins 2 und zumindest einen zweiten Befehl B2 mittels
zumindest eines Teils der vierten Anzahl Z4 der Adress-Pins 12 zu
der integrierten Schaltung IC mit einem Testtakt T2 übertragen.
Der Testtakt T2 ist niedriger als zumindest ein interner Arbeitstakt
T1 der integrierten Schaltung IC, mit dem diese arbeiten kann.
-
Optional
kann die integrierte Schaltung IC den übertragenen zumindest einen
ersten Befehl B1 und den übertragenen
zumindest einen zweiten Befehl B2 mit seinem internen Arbeitstakt
T1 innerhalb eines Taktzyklus des Testtaktes T2 der Testvorrichtung 5 abarbeiten.
-
Optional
weist die integrierte Schaltung IC einen Speicher 7 auf.
Die integrierte Schaltung IC kann ferner mit dem Speicher 7 ausgestattet
werden, welcher optional ein Speicherzellenfeld 8 aufweisen kann.
Ferner kann die integrierte Schaltung IC mit einer ersten Anzahl
Z1 von Adress-Pins 1, einer fünften Anzahl Z5 von Takt-Pins 5 zur Übertragung
des Testtaktes T2, einer zweiten Anzahl Z2 von Befehl-Pins 2 zur Ü bertragung
von Befehlen B1, B2, welche zum Testen des Speichers 7 geeignet
sind, einer sechsten Anzahl Z6 von DatenPins 6 zur direktionalen Übertragung
von Daten D und der Adressgenerierungsschaltung 3 ausgestattet
werden. Die Adressgenerierungsschaltung 3 empfängt zumindest
die codierte Adressinformation A für zumindest eine Adresse für den Befehl
B1, B2 mittels der dritten Anzahl Z3 von Adress-Pins 11,
generiert zumindest die eine Adresse in Abhängigkeit der empfangenen zumindest
einen codierten Adressinformation A und stellt die vierte Anzahl
Z4 von freien Adress-Pins 12–14 bereit.
-
Optional
kann die integrierte Schaltung IC auch mit einer Datenkompressionsschaltung 9 versehen
werden, welche zumindest ein bereitgestelltes Testergebnis TE komprimieren
kann und die Anzahl notwendiger Daten-Pins 6 zum Ausgeben
der Testergebnisse TE reduzieren kann. Optional kann auch zumindest
einer der vierten Anzahl Z4 der freien Adress-Pins 13 zur Übertragung
eines Prioritätsbits PB
eingesetzt werden, welches angeben kann, ob der erste Befehl B1
vor dem zweiten Befehl B2 oder der zweite Befehl B2 vor dem ersten
Befehl B1 von der integrierten Schaltung IC abgearbeitet wird.
-
Optional
kann der interne Arbeitstakt T1 derart gesetzt werden, dass er um
ein N-faches höher als
der Testtakt T2 ist. Dazu kann die integrierte Schaltung IC eine
Frequenzvervielfachungsschaltung 10 aufweisen, welche in
Abhängigkeit
des empfangenen Testtaktes T2 den N-fach höheren internen Takt T1 bereitstellen
kann.
-
Optional
kann das Speicherzellenfeld 8 mit einer Vielzahl von Speicherzellengruppen 81–84 ausgestattet
werden, welche jeweils mehrere Speicherzellen 811, 812 enthalten
und die jeweils über
eine Wortleitung WL und eine Spaltenauswahlleitung CS zum Auslesen
der in den Speicherzellen 811, 812 der Speicherzellengruppe 81–84 gespeicherten
Daten D adressiert werden. Ohne Einschränkung der Allgemeinheit und
zur vereinfach ten Darstellung sind in 5 nur zwei
Speicherzellen 811, 812 der ersten Speicherzellengruppe 81 dargestellt.
-
Außerdem kann
die Datenkompressionsschaltung 9 eine Vergleichsschaltung 15 aufweisen, welche
die ausgelesenen Daten D in einer adressierten Speicherzellengruppe 81–84 bitweise
mit programmierbaren Test-Solldaten vergleicht, wobei die Vergleichsschaltung 15 ein
logisches Pass/Fail-Signal erzeugt, welches angeben kann, ob alle
ausgelesenen Daten D der adressierten Speicherzellengruppe 81–84 mit
den Test-Solldaten übereinstimmen, und
ein logisches Einzelbitfehlersignal erzeugen kann, welches angeben
kann, ob in der adressierten Speicherzellengruppe 81–84 ein
Einzelbitfehler oder ein Mehrbitfehler vorliegt.
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Optional
kann die Adressgenerierungsschaltung 3 die X- oder Y-Adresse
der jeweiligen Speicherzelle 811, 812 jeweils
durch ein Inkrementieren oder ein Drekrementieren der vorhergehenden
X- oder Y-Adresse in Abhängigkeit
der zumindest einen empfangenen codierten Adressinformation A generieren.
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Beispielsweise
entspricht die Anzahl des ersten und des zweiten Befehls B1, B2,
welche in jedem Taktzyklus des Testtaktes T2 übertragen werden, einem Frequenzvervielfachungsfaktor
N.
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Ferner
kann die integrierte Schaltung IC zumindest zwei Register 16, 17 aufweisen,
welche jeweils zumindest einen Teil eines Testergebisses TE des
ausgeführten
zumindest einen ersten Befehls B1 oder des ausgeführten zumindest
einen zweiten Befehls B2 zwischenspeichern können.
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Beispielsweise
kann auch einer der vierten Anzahl Z4 der freien Adress-Pins 14 zur Übertragung eines
Auswahlbits SB eingesetzt werden, welches angeben kann, welches
der Register 16, 17 ausgelesen wird.
-
Eine
Logikschaltung 18 in der integrierten Schaltung IC ist
dazu geeignet, das Testen des Speichers 7 zu steuern und
die Testergebnisse TE auszuwerten oder an die Datenkompressionsschaltung 9 weiterzuleiten.
-
Obwohl
die vorliegende Erfindung vorstehend anhand der bevorzugten Ausführungsbeispiele beschrieben
wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Art
und Weise modifizierbar. Beispielsweise kann der Speicher des Ausführungsbeispiels
nach 5 als eine beliebige zu testende integrierte Schaltung
ausgebildet sein. Auch kann die integrierte Schaltung jede Schaltung
sein, die mindestens einen Speicher aufweist. Allerdings kann die integrierte
Schaltung auch ein ASIC oder ein FPGA sein. Ferner kann das Testverfahren
auf einem beliebigen Datenträger
oder Speicher gespeichert werden.
-
- 1
- Adress-Pin
- 2
- Befehl-Pin
- 3
- Adressgenerierungsschaltung
- 4
- Testvorrichtung
- 5
- Takt-Pin
- 6
- Daten-Pin
- 7
- Speicher
- 8
- Speicherzellenfeld
- 9
- Datenkompressionsschaltung
- 10
- Frequenzvervielfachungsschaltung
- 11–14
- Adress-Pin
- 11a–11c
- Adress-Pin
- 15
- Vergleichsschaltung
- 16
- erstes
Register
- 17
- zweites
Register
- 18
- Testsystem
- 19
- Logikschaltung
- 81–84
- Speicherzellengruppen
- 811–812
- Speicherzelle
- A
- Adressinformation
- B1
- erster
Befehle
- B2
- zweiter
Befehl
- IC
- integrierte
Schaltung
- PB
- Prioritätsbit
- R1,
R2
- Verfahrensschritt
- S1–S4
- Verfahrensschritt
- SB
- Auswahlbit
- T1
- interner
Arbeitstakt
- T2
- Testtakt
- Z1
- erste
Anzahl
- Z2
- zweite
Anzahl
- Z3
- dritte
Anzahl
- Z4
- vierte
Anzahl
- Z5
- fünfte Anzahl
- Z6
- sechste
Anzahl