DE69912545T2

DE69912545T2 - Schaltkreis mit einer einheit zum testen von verbindungen und ein verfahren zum testen von verbindungen zwischen einem ersten und zweiten elektronischen schaltkreis

Info

Publication number: DE69912545T2
Application number: DE69912545T
Authority: DE
Inventors: M. Franciscus G. DE JONG; M. Mathias N. MURIS; W. Robertus M. RAAYMAKERS; A. Guillaume E. LOUSBERG
Original assignee: Koninklijke Philips Electronics NV
Current assignee: NXP BV
Priority date: 1998-02-02
Filing date: 1999-01-29
Publication date: 2004-09-16
Anticipated expiration: 2019-01-30
Also published as: US20040059535A1; US6622108B1; KR20010005819A; JP2001520780A; WO1999039218A3; US6807505B2; KR100574119B1; EP0979418A2; WO1999039218A2; DE69912545D1; EP0979418B1

Description

Schaltkreis mit einer Einheit zum Testen von Verbindungen und ein Verfahren zum Testen von Verbindungen zwischen einem ersten und zweiten elektronischen Schaltkreis Die Erfindung betrifft einen elektronischen Schaltkreis, der Folgendes umfasst: eine Vielzahl von Ein-/Ausgabeknotenpunkten (E/A) zum Verbinden des elektronischen Schaltkreises mit einem weiteren elektronischen Schaltkreis über Verbindungen, eine Haupteinheit zur Implementierung einer normalen Betriebsfunktion des elektronischen Schaltkreises und eine Testeinheit zum Testen der Verbindungen, wobei der elektronische Schaltkreis eine Normalbetriebsart, bei der die E/A-Knotenpunkte logisch mit der Haupteinheit verbunden sind, und eine Testbetriebsart hat, bei der die E/A-Knotenpunkte logisch mit der Testeinheit verbunden sind.
Die Erfindung betrifft ferner ein Verfahren zum Testen von Verbindungen zwischen einem ersten elektronischen Schaltkreis und einem zweiten elektronischen Schaltkreis, wobei der erste elektronische Schaltkreis eine Haupteinheit, die eine Normalbetriebsfunktion des ersten elektronischen Schaltkreises implementiert, und eine Testeinheit zum Testen der Verbindungen umfasst, wobei das Verfahren folgende Schritte umfasst: das logische Verbinden der Testeinheit mit den Verbindungen und das Zuführen von Testdaten zu den Verbindungen durch den zweiten elektronischen Schaltkreis.
Ein derartiger Schaltkreis ist bekannt aus der Veröffentlichung „Boundaryscan test, a practical approach" von H. Bleeker, P. van den Eijnden und F. de Jong, erschienen bei Kluwer, Boston, im Jahre 1993, ISBN 0-7923-9296-5, 1–19, die eine integrierte Schaltung (IC) gemäß dem Boundary-Scan-Test-Standard IEEE Std. 1149.1 beschreibt. Der bekannte Schaltkreis verfügt über eine Haupteinheit oder Kernlogik, die dafür verantwortlich ist, eine willkürlich festgelegte Funktion in einem Normalbetrieb des Schaltkreises auszuführen. Der bekannte Schaltkreis weist ferner eine Testeinheit zum Durchführen eines Verbindungstests in einem Testbetrieb auf, d. h. eines Test, bei dem geprüft wird, ob der Schaltkreis über seine E/A-Knotenpunkte oder IC-Anschlussstifte ordnungsgemäß mit einem weiteren Schaltkreis verbunden ist. Ein wirksamer Test der Verbindungen von komplexen bzw. Miniaturbaugruppen ist ein notwendiger Bestandteil des Herstellungsprozesses derartiger Baugruppen. Das Verfahren des Boundary-Scan-Tests ist als genormte Lösung für Verbindungstests akzeptiert. Es steht in den meisten führenden Mik roprozessorproduktfamilien zur Verfügung und wird für intern entwickelte, anwendungsspezifische integrierte Schaltungen durch automatisierte Tools im IC-Entwurfsprozess unterstützt.
Es sind ferner weitere Beispiele bekannt, wie diejenigen, die in EP 0 588 507 A2 und GB 2 278 689 A beschrieben sind.
In der europäischen Patentanmeldung EP 0 588 507 A2 wird ein Verfahren zum Testen von Verbindungen zwischen einer Vielzahl von integrierten Schaltungen beschrieben. Die integrierten Schaltungen umfassen Latches, die mit den Anschlüssen der integrierten Schaltung verbunden sind, die für eine Reihenschaltung geeignet sind, um ein Schieberegister zu bilden, in das ein Testmuster mit Bits eingelesen und anschließend ausgelesen werden kann. Bitmuster werden über die Verbindungen zwischen zahlreichen anderen kompatiblen integrierten Schaltungen übertragen und verglichen, wobei alle Diskrepanzen zwischen den Eingangs- und Ausgangsbitmustern auf schlecht funktionierende Verbindungen hinweisen. Das Verfahren bezieht sich typischerweise auf einen Mikroprozessor mit einem Softwareprogramm, das ihn befähigt, seinen zugehörigen Speicher zu nutzen, der als Latch funktioniert.
In der britischen Patentanmeldung GB 2 227 869 A werden ein Verfahren und eine Einrichtung zum Testen von Verbindungen zwischen integrierten Schaltungen und zum Messen des Wertes passiver Bauelemente beschrieben, die die integrierte Schaltungen verbinden. Jede integrierte Schaltung umfasst sowohl analoge als auch digitale Schaltkreise zusätzlich zu einem Testzugriffsport und einer Boundary-Scan-Architektur, die dazu verwendet werden kann, selektiv Bauelemente mit einem analogen Testbus zu verbinden und die Unversehrtheit der Verbindungen zu testen.
Die Testeinheit der bekannten Boundary-Scan-Schaltung beinhaltet eine Teststeuereinheit oder einen Testzugriffsport-Controller (engl. Test Access Port Controller) und ein Schieberegister oder Boundary-Scan-Register an der Schaltkreisgrenze, wobei die Zellen des Schieberegisters mit den E/A-Knotenpunkten verbunden sind, die den zu testenden Verbindungen entsprechen. Die Teststeuereinheit verfügt über eine Zustandsmaschine, die die Zustände des Schieberegisters steuert, wobei Beispiele für derartige Zustände ein Schiebezustand zum Verschieben von Daten in bzw. aus dem Schieberegister und ein Erfassungszustand zum Erfassen von Daten sind, die von den Verbindungen in das Schieberegister stammen. Auf das Schieberegister kann von außerhalb des Schaltkreises über einen TDI-Knotenpunkt (Test Data In) und einen TDO-Knotenpunkt (Test Data Out) zugegriffen werden. Ein TCK-Signal (Test Clock) und ein TMS-Signal (Test Mode Select) werden der Teststeuereinheit von außerhalb des Schaltkreises zugeführt, um die zahlreichen Zustände durchzugehen. Im Normalbetrieb des bekannten Schaltkreises sind die E/A-Knotenpunkte logisch mit der Haupteinheit verbunden, wodurch der Schaltkreis seine Normalbetriebsfunktion ausführen kann. Im Testbetrieb des bekannten Schaltkreises sind die E/A-Knotenpunkte logisch mit der Testeinheit verbunden, wodurch die Testeinheit auf die Verbindungen zugreifen kann.
Vorausgesetzt, dass auch der weitere Schaltkreis mit einer Testeinheit gemäß dem Boundary-Scan-Test-Standard ausgerüstet ist, können die Verbindungen zwischen den beiden Schaltkreisen gemäß dem standardmäßigen Boundary-Scan-Testverfahren getestet werden. Hierzu werden geeignete Testdaten zuerst in die Schieberegister der beiden Schaltkreise verschoben und anschließend den Verbindungen zugeführt. Dann werden von den Verbindungen stammende Reaktionsdaten in den Schieberegistern erfasst und anschließend zur Beobachtung aus den Schieberegistern verschoben. Aus den Reaktionsdaten kann ermittelt werden, ob die Schaltkreise ordnungsgemäß miteinander verbunden sind. Für eine einzige Verbindung bedeutet dies, dass einem ihrer Enden ein Signal zugeführt wird und am anderen Ende beobachtet wird, ob dieses Signal übertragen wird. Auf diese Weise kann ein offener Schaltkreis in einer Verbindung gefunden werden. Zusätzlich wird den Verbindungen eine Anzahl von Testmustern zugeführt, um auf Kurzschlüsse zwischen benachbarten Verbindungen oder zwischen einer Verbindung und einer Spannungsversorgungsleitung zu prüfen. Im Wesentlichen läuft das Testen von Verbindungen darauf hinaus, dass einem Ende einer Verbindung Testdaten zugeführt werden und die Reaktionsdaten am anderen Ende beobachtet werden, und zwar auf eine Weise, die es ermöglicht, offene Schaltkreise und Kurzschlüsse zu erkennen.
Ein Problem bei der Anwendung des Boundary-Scan-Tests besteht darin, dass bei einigen Schaltkreisen Überlegungen in Bezug auf die Anschlussstiftzahl und die Anschlussstiftkompatibilität das Hinzufügen von zusätzlichen Anschlussstiften zu einem Schaltungsentwurf für die Signale TCK, TMS, TDI, TDO und das optionale Signal TRSTN verhindern. Außerdem ist der Preisdruck in einigen Halbleiterbereichen so stark, dass es als zu kostspielig angesehen wird, Bereiche für Verbindungstests mit der für Boundary-Scan-Schaltungen erforderlichen Größe zu reservieren.
Der Erfindung liegt die Aufgabe zugrunde, einen Schaltkreis wie eingangs erwähnt zu schaffen, der das Testen von Verbindungen mit reduziertem Aufwand bezüglich der erforderlichen E/A-Knotenpunkte bzw. des Platzes ermöglicht. Diese Aufgabe wird erfindungsgemäß durch einen elektronischen Schaltkreis gelöst, der dadurch gekennzeichnet ist, dass die Testeinheit im Testbetrieb als ein Speicher mit geringer Komplexität über die E/A-Knotenpunkte funktioniert. Speicher mit geringer Komplexität sind Speicher, die nicht einen komplexen Initialisierungsprozess durchlaufen müssen, bevor auf sie zugegriffen werden kann, und die über einfache Zugriffsprotokolle ohne dynamische Einschränkungen verfügen. Eine derartige Testeinheit ermöglicht eine alternative Vorgehensweise zur Zuführung von Testdaten an einem Ende einer Verbindung und zur Beobachtung von Reaktionsdaten am anderen Ende. Ist der Speicher mit geringer Komplexität ein Festspeicher und hält er vorher gespeicherte Testdaten an einer Anzahl von Adressen, erzeugt die Testeinheit diese Testdaten auf ihrer Seite der Verbindungen, wenn ihr Adressdaten und geeignete Steuerdaten durch den anderen Schaltkreis über die Verbindungen zugeführt werden. Der andere Schaltkreis empfängt dann Reaktionsdaten, die mit den vorher gespeicherten Testdaten identisch sein sollten. Auf diese Weise werden sowohl die Verbindungen, die zur Übertragung der Adress- und Steuerdaten verwendet werden, als auch die Verbindungen, die zur Übertragung der vorher gespeicherten Daten selbst verwendet werden, getestet. Es ist wichtig, dass spezielle Eingangsdaten für die Testeinheit, d. h. die Adresse, zu Ausgangsdaten von der Testeinheit führen, die a priori bekannt sind, d. h. die gespeicherten Daten. Wenn der Speicher mit geringer Komplexität sowohl den Lese- als auch den Schreibzugriff erlaubt, kann der andere Schaltkreis in einem Schreibbetrieb der Testeinheit seiner Seite der Verbindungen Testdaten zuführen, wobei die Testdaten in der Testeinheit gespeichert werden. In einem nachfolgenden Lesebetrieb der Testeinheit kann der andere Schaltkreis Reaktionsdaten zur Kontrolle auslesen.
Unabhängig davon, ob die Testeinheit über ein Nur-Lese- oder ein Schreib-/Leseverhalten verfügt, benötigt sie keine Zustandsmaschine wie die Boundary-Scan-Zustandsmaschine und kann daher mit weniger Platzbedarf implementiert werden. Außerdem ermöglicht es die einfache Funktionsweise der Testeinheit, dass weniger Anschlussstifte oder sogar gar keine Anschlussstifte für die Steuerung der Testeinheit im Testbetrieb reserviert werden müssen. Sowohl für eine Nur-Lese- als auch eine Schreib-/Lesetesteinheit wird eine Teilgruppe von Verbindungen als Datenbus zum Austausch der Speicherdaten genutzt. Zumindest in dem Fall, dass die Testeinheit ein Schreib-/Leseverhalten aufweist, wird eine weitere Teilgruppe der Verbindungen als Steuerbus genutzt, der beispielsweise Steuerleitungen zum Steuern des Lese- bzw. Schreibvorgangs beinhaltet. Zumindest in dem Fall, dass die Testeinheit ein Nur-Lese-Verhalten aufweist, wird noch eine weitere Teilgruppe der Verbindungen als Adressbus zum Auswählen des zu lesenden Speicherplatzes genutzt. Ein wichtiger Aspekt der Erfindung besteht darin, dass freie Wahl bei der Abbildung des Datenbusses, des Steuerbusses bzw. des Adressbusses auf die zu testenden Verbindungen besteht.
Der Zugriff auf den Steuerbus, den Adressbus und den Datenbus während des Testbetriebs könnte beispielsweise über eine Boundary-Scan-Schaltung des anderen Schaltkreises geschaffen werden. Dann können mit herkömmlicher Boundary-Scan-Testausrüstung Daten in den und aus dem anderen Schaltkreis verschoben werden. Auf diese Weise können dem Steuerbus bzw. dem Adressbus zuzuführende Daten und von der Testeinheit auf dem Datenbus zurückgesendete Daten gehandhabt werden. Ein weiteres Beispiel: wenn der andere Schaltkreis ein programmierter Mikroprozessor oder eine anwendungsspezifische integrierte Schaltung (engl. Application Specific IC, ASIC) ist, könnte der andere Schaltkreis den Verbindungstest unabhängig durchführen, ohne eine externe Ausrüstung zum Versorgen des anderen Schaltkreises mit den Testdaten und zum Auswerten der Reaktionsdaten zu benötigen. Es ist anzumerken, dass der andere Schaltkreis alternativ aus zwei oder mehreren getrennten Schaltkreisen bestehen könnte, die zusammen die Testeinheit als einen Speicher mit geringer Komplexität betreiben.
Eine erfindungsgemäße Ausführungsform des elektronischen Schaltkreises ist in Anspruch 2 definiert. Ein Festwertspeicher (Read-Only Memory, ROM) ist eine geeignete Einrichtung zum Speichern der für den Verbindungstest erforderlichen Daten. Wenn dem Schaltkreis Steuerdaten in Form einer Adresse und, wenn erforderlich, einer begrenzten Anzahl weiterer Steuersignale zugeführt werden, gibt der ROM vorher an dieser Adresse gespeicherte Daten auf dem Datenbus aus. Es ist offensichtlich, dass auf diese Weise sowohl der Datenbus als auch der Adressbus und, falls vorhanden, der Steuerbus getestet werden. Normalerweise reicht eine kleine Anzahl von im ROM vorher gespeicherten Testmustern für einen Verbindungstest aus, der in der Lage ist, offene Schaltkreise in Verbindungen und Kurzschlüsse zwischen Verbindungen zu erkennen. Es ist ferner offensichtlich, dass es für die als Speicher mit geringer Komplexität funktionierende Testeinheit nicht erforderlich ist, dass sie als echte ROM-Tabelle implementiert ist. Insbesondere wenn nur eine kleine Anzahl von Testmustern verwendet wird, könnte die Testeinheit als kombi natorische Schaltung implementiert werden, wodurch der verfügbare Platz wirksamer genutzt wird.
Eine erfindungsgemäße Ausführungsform des elektronischen Schaltkreises ist in Anspruch 3 definiert. In Zusammenhang mit einem derartigen Lese-/Schreibregister steuert der Steuerbus zumindest, ob sich das Register in einem Lese- oder Schreibbetrieb befindet, und der Datenbus wird sowohl für die Zuführung von in die Testeinheit zu schreibenden Daten als auch den Empfang der von der Testeinheit zur Kontrolle auszulesenden Daten eingesetzt. Bei diesem Ausführungsbeispiel ist kein Adressbus erforderlich, da nur ein einzelnes Register verwendet wird.
Eine erfindungsgemäße Ausführungsform des elektronischen Schaltkreises ist in Anspruch 5 definiert. Der Testschaltkreis dieses Ausführungsbeispiels erfordert vergleichsweise wenig Platz auf dem Substrat, auf dem er hergestellt wird. Ferner ermöglicht er das Testen der Verbindungen mit einem einzelnen Testtyp und einer sehr guten Testabdeckung, d. h. eine kleine Menge von Mustern reicht aus, um die möglichen Fehler in den Verbindungen zu erkennen. Ferner ist die Diagnoseauflösung des Tests sehr gut, da fast alle Fehler eine einzigartige Signatur haben.
Speicher mit hoher Komplexität sind diejenigen Einrichtungen, die über komplexe Protokolle zum Auslesen und Schreiben in ihr Speicherfeld verfügen. Daher sind Speicher mit hoher Komplexität im Gegensatz zu Speichern mit geringer Komplexität nicht als Testeinheiten zum Testen von Verbindungen geeignet, da der Vorgang des Datenaustausches zu komplex ist und daher zuviel Zeit in Anspruch nimmt. Beispiele für Speicher mit hoher Komplexität sind synchrone, dynamische Direktzugriffspeicher (Synchronous Dynamic Random Access memories, SDRAMs) und nichtflüchtige Speicher wie Flash-Speicher. Außer den komplexen Zugriffsprotokollen erfordern Speicher mit hoher Komplexität oft eine Initialisierung und weisen dynamische Einschränkungen auf. Die Initialisierung ist störend für das Testen, da (fast) alle Steuerleitungen und Adressleitungen korrekt angeschlossen sein müssen, damit die Initialisierung erfolgreich ist. Auch wenn Verbindungsprobleme mit Steuer- und Adressleitungen erkannt werden können, da die fehlgeschlagene Initialisierung jeglichen Zugriff zu den Einrichtungen blockiert, hat die Fehlerdiagnose, d. h. welcher Anschlussstift genau nicht korrekt angeschlossen ist, eine sehr geringe Auflösung.
Die dynamischen Einschränkungen von SDRAMs, die gewöhnlich durch die Auffrischzeit und die maximale RAS-Impulsbreite angegeben wird, stören Verbindungs tests, da die Testmuster (d. h. das Schreiben in das Speicherfeld und das Lesen aus dem Speicherfeld) die dynamischen Anforderungen erfüllen müssen. Die Anwendungsgeschwindigkeit von Testmustern mit Hilfe einer Boundary-Scan-Schaltung wird durch die Länge des Boundary-Scan-Registers und die maximale Testtaktfrequenz bestimmt. Die Testtaktfrequenz wird entweder durch die Schaltungsimplementierung der Boundary-Scan-Schaltung in den ICs auf der Leiterplatte oder durch die maximale Geschwindigkeit des Boundary-Scan-Testers bestimmt.
Aus diesem Grund bilden Speicher mit hoher Komplexität eine Klasse von Schaltungen, die sehr gut von der Hinzufügung eines Speichers mit geringer Komplexität profitieren könnte, um einen effizienten Verbindungstest zu ermöglichen. Dies gilt insbesondere, da die Boundary-Scan-Technik aufgrund der Anschlussstiftzahl bzw. der Anschlussstiftkompatibilität kaum in Speichern zur Verfügung steht.
Eine erfindungsgemäße Ausführungsform des elektronischen Schaltkreises ist in Anspruch 6 definiert. Diese besondere An der Aktivierung des Testbetriebs ist möglich, weil in den meisten SDRAMs die erste nach dem Einschalten durchzuführende Aktion ein Schreibvorgang ist. Somit wird beim Einschalten durch die Verwendung des Lesevorgangs zur Aktivierung des Testbetriebs der Normalbetrieb des SDRAM nicht ausgeführt. Als Alternative kann der erfindungsgemäße Schaltkreis über eine spezielle Kombination von Eingangssignalen an den E/A-Knotenpunkten oder einen speziell für diese Funktion vorgesehenen Knotenpunkt in den Testbetrieb gebracht werden.
Nichtflüchtige Speicher wie Flash-Speicher stören Verbindungstests, da das Schreiben in das Speicherfeld zu Testzwecken nicht zugelassen ist, wenn die Einrichtung bereits vorprogrammiert wurde. Dieser Test würde die Funktionsdaten zerstören. In eine nicht programmierte Einrichtung kann geschrieben werden, es muss jedoch danach gelöscht werden. Das Löschen von großen Speicherblöcken kann mehrere Sekunden dauern, wodurch der Test der Leiterplattenverbindungen erheblich verlängert wird.
Durch die Integration einer erfindungsgemäßen Testeinheit können Speicher mit hoher Komplexität, einschließlich nichtflüchtiger Speicher, einem effizienten Verbindungstest unterzogen werden. Der Normalbetriebsdatenbus, der Adressbus bzw. der Steuerbus könnten ebenfalls für den Testbetrieb genutzt werden. Wenn auch Verbindungen getestet werden sollen, die Signale liefern, die die Funktionalität von Speichern mit hoher Komplexität betreffen und daher nicht für die Steuerung der Testeinheit im Testbetrieb erforderlich sind, kann entweder der Datenbus oder der Adressbus mit diesen Verbindungen erweitert werden. Die Erfindung ermöglicht das Testen von Verbindungen unter Verwendung von Testmustern, die zur Ausführung nur Millisekunden benötigen und für die Testmustergeneratoren im Handel erhältlich sind.
Speichertypen mit geringer Komplexität wie statische Direktzugriffspeicher (Static Random Access Memories, SRAMs) und (programmierbare) ROMs können leicht auf ihre Verbindungen getestet werden, indem benachbarte Schaltkreise mit Boundary-Scan-Technik oder benachbarte Mikroprozessoren bzw. ASICs eingesetzt werden. Für das Testen von Verbindungen derartiger Speicher mit geringer Komplexität brauchen keine zusätzlichen Maßnahmen in Form von hinzugefügten Testeinheiten ergriffen zu werden.
Eine weitere Aufgabe der Erfindung besteht darin, ein Verfahren wie eingangs erwähnt zu schaffen, das den Verbindungstest mit reduziertem Aufwand in Bezug auf die erforderlichen E/A-Knotenpunkte bzw. den erforderlichen Platz durchführt. Diese Aufgabe wird erfindungsgemäß durch ein Verfahren gelöst, das dadurch gekennzeichnet ist, dass der Schritt des Zuführens das Betreiben des ersten elektronischen Schaltkreises als Speicher mit geringer Komplexität durch den zweiten elektronischen Schaltkreis umfasst.
Auch wenn die Erfindung im Zusammenhang mit Boundary-Scan-Tests vorgestellt wird, die hauptsächlich auf das Testen von Verbindungen zwischen integrierten Schaltungen auf einem Träger, beispielsweise einer gedruckten Schaltung (printed circuit board, PCB) anzuwenden sind, können die Prinzipien der Erfindung auch auf das Testen von Verbindungen zwischen zwei Schaltkreisen jeglicher Art angewendet werden, zum Beispiel Verbindungen zwischen Kernen innerhalb einer einzigen integrierten Schaltung oder Verbindungen zwischen integrierten Schaltungen auf verschiedenen gedruckten Schaltungen, die in ein Gehäuse eingebaut sind.
Die Erfindung und ihre begleitenden Vorteile werden mit Hilfe von Ausführungsbeispielen und den begleitenden Zeichnungen dargestellt und werden im Folgenden näher beschrieben. Es zeigen:
1 eine Ausführungsform eines erfindungsgemäßen Schaltkreises,
2 eine Zugriffsmöglichkeit während eines Verbindungstests auf einen erfindungsgemäß zu testenden Schaltkreis,
3 eine weitere Zugriffsmöglichkeit während eines Verbindungstests auf einen erfindungsgemäß zu testenden Schaltkreis,
4 eine alternative Ausführungsform der Erfindung,
5 ein Schaltbild der Testeinheit für fünf Eingänge und zwei Ausgänge, und
6 ein Schaltbild einer alternativen Testeinheit für fünf Eingänge und zwei Ausgänge.
Gleiche Merkmale haben in den verschiedenen Figuren die gleichen Bezugszeichen.
1 zeigt eine Ausführungsform eines erfindungsgemäßen Schaltkreises 100. Der Schaltkreis 100 verfügt über die E/A-Knotenpunkte 130, 140, über die der Schaltkreis 100 mit externen Schaltkreisen verbunden werden kann. Ein E/A-Knotenpunkt kann ein Eingangsknotenpunkt, d. h. ein Knotenpunkt, der nur für den Empfang von Signalen geeignet ist, ein Ausgangsknotenpunkt, d. h. ein Knotenpunkt, der nur für das Senden von Signalen geeignet ist, oder ein bidirektionaler Knotenpunkt sein, d. h. ein Knotenpunkt, der sowohl für den Empfang als auch für das Senden von Signalen geeignet ist. Zur Durchführung seiner geplanten Normalbetriebsfunktion verfügt der Schaltkreis 100 über eine Haupteinheit 110, von der beispielsweise angenommen wird, dass sie ein SDRAM ist. Somit ist der Schaltkreis 100 in der Tat ein SDRAM. Es wird ferner angenommen, dass der Schaltkreis 100 Teil einer Baugruppe ist, wobei die Verbindungen zwischen dem Schaltkreis 100 und weiteren Teilen der Baugruppe getestet werden können sollten. Dazu verfügt der Schaltkreis 100 über eine Testeinheit 120, die mit der Haupteinheit 110 über n parallele Verbindungen und mit den E/A-Knotenpunkten 130 verbunden ist. Im Normalbetrieb des Schaltkreises 100 ist die Testeinheit 120 transparent, und Signale können frei zwischen den E/A-Knotenpunkten 130 und der Haupteinheit 110 übertragen werden. Im Testbetrieb des Schaltkreises 100 ist die Haupteinheit 110 logisch getrennt von den E/A-Knotenpunkten 130, und die Testeinheit 120 übernimmt die Steuerung. Es ist anzumerken, dass vorzugsweise, jedoch nicht notwendigerweise, alle E/A-Knotenpunkte für Verbindungstests ausgelegt sind. Um dies zu zeigen, sind die E/A-Knotenpunkte 140 nicht mit der Testeinheit 120 verbunden, und die Testeinheit 120 bietet daher keine Testmöglichkeit für Verbindungen, die diesen E/A-Knotenpunkten 140 entsprechen.
SDRAMs verfügen über eine in hohem Maße genormte Anschlussstiftauslegung. 1 ist keine genaue Darstellung einer derartigen Anschlussstiftauslegung, zeigt jedoch schematisch, welche E/A-Knotenpunkte im Allgemeinen in einem SDRAM existieren. Der Schaltkreis 100 hat einen Datenbus D0–D3, einen Adressbus A0–A11 und einen Steuerbus einschließlich eines Anschlussstiftes Chip Select (CSn), eines Anschlussstiftes Output Enable (OEn), einen Anschlussstiftes Write Enable (WEn), eines Anschlussstiftes Clock (CLK), eines Anschlussstiftes Clock Enable (CKE), eines Anschlussstiftes Row Address Strobe (RAS), eines Anschlussstiftes Column Address Strobe (CAS) und der Anschlussstifte Data I/O Mask (DQML und DQMH). Die genauen Funktionen dieser Anschlussstifte sind für die Erfindung nicht relevant. Die genormte Anschlussstiftauslegung behindert jedoch das Hinzufügen von Boundary-Scan-Schaltungen aufgrund zusätzlich erforderlicher Anschlussstifte. Ein weiterer Grund für den fehlenden Einsatz von Boundary-Scan-Schaltungen für Verbindungstests in Einrichtungen wie der Schaltung 100 ist der enorme Preisdruck. Infolgedessen ist der für zusätzliche Maßnahmen wie das Testen von Verbindungen verfügbare Platz sehr begrenzt. Erfindungsgemäß funktioniert die Testeinheit 120 als Alternative zu einer herkömmlichen Boundary-Scan-Testeinheit als Speicher mit geringer Komplexität. Eine derartige Testeinheit kann sehr effizient in Bezug auf Platzbedarf in der integrierten Schaltung ausgeführt werden und erfordert weniger oder sogar gar keine zusätzlichen Anschlussstifte.
Ein Speicher mit geringer Komplexität kann ein Nur-Lese-Verhalten oder ein Schreib-/Leseverhalten aufweisen. Erfindungsgemäß hat eine Testeinheit eine der Verhaltensweisen oder beide Verhaltensweisen in aufeinander folgenden Phasen eines Verbindungstests. In dem Schaltkreis 100 weist die Testeinheit 120 während eines ersten Teils eines bevorzugten Verbindungstests ein Nur-Lese-Verhalten und während eines folgenden zweiten Teils des Verbindungstests ein Schreib-/Leseverhalten auf. Dieser Ansatz in zwei Schritten ermöglicht einen gründlichen Verbindungstest, der insbesondere für SDRAMs wie den Schaltkreis 100 geeignet ist. Der erste Teil des Verbindungstests zielt auf das Testen des Adressbusses des Schaltkreises 100 ab, und seine Funktionen lassen sich folgendermaßen beschreiben:

1. Nach dem Einschalten des Schaltkreises 100 ist ein Testbetrieb aktiv, der den Lesezugriff auf die Testeinheit 120 erlaubt. Die Testeinheit 120 funktioniert dann als ROM-Tabelle. Als Alternative kann der Testbetrieb durch andere Mittel aktiviert werden, beispielsweise eine bestimmte Kombination oder Folge von Signalen, die den E/A-Knotenpunkten 130, 140 des Schaltkreises 100 zugeführt werden.
2. Der Lesezugriff auf die Testeinheit 120 wird gesteuert durch CSn = 0, OEn = 0 und WEn = 1 und validiert durch eine definierte Flanke von CLK und den aktiven Pegel des Taktaktivierungssignals CKE.
3. Die ROM-Tabelle der Testeinheit wird durch den „erweiterten" Adressbus adressiert, der als der tatsächliche Adressbus, erweitert durch die Steuersignale RAS, CAS, DQML und DQMU definiert wird.
4. Die Breite der ROM-Tabelle entspricht der Breite des Datenbusses plus möglicher zusätzlicher Ausgänge des Schaltkreises 100.
5. Jede der Primäradressen (alle Adressbits bis auf einen gleich „0", ein Adressbit gleich „1") liest das Datenwort mit ausschließlich „1"en. Alle anderen erweiterten Adressen lesen das Datenwort mit ausschließlich „0"en.

Die nachfolgende Tabelle zeigt den Inhalt der ROM-Tabelle für den SDRAM des Schaltkreises 100 mit 12 Bit breitem Adressbus, RAS, CAS, DQML und DQMU, und vier Datenanschlussstiften.
Bei dem oben beschriebenen Funktionsverhalten des Schaltkreises 100 nach dem Einschalten besteht ein wirksamer Test auf die erweiterten Adressbits darin, nur alle Primäradressen (16 im obigen Fall) und eine andere Adresse zu lesen. Die Testfolge deckt folgende Fehler ab:

1. jegliches Hängen bleiben auf 1 an einem erweiterten Adressenanschlussstift
2. jegliches Hängen bleiben auf 0 an einem erweiterten Adressenanschlussstift
3. jeglicher 2-Netz-Kurzschluss vom UND-Typ zwischen jeglichem Paar von Adressenanschlussstiften
4. jeglicher 2-Netz-Kurzschluss vom ODER-Typ zwischen jeglichem Paar von Adressenanschlussstiften
5. jegliches Hängen bleiben auf 1 an einem Datenanschlussstift
6. jegliches Hängen bleiben auf 0 an einem Datenanschlussstift

Eine Verbindung mit einem Fehler des Hängenbleibens bleibt entweder auf logisch HOCH oder auf logisch NIEDRIG, unabhängig davon, welche Signale ihr zugeführt werden. Ein 2-Netz-Kurzschluss vom UND-Typ zwischen einer ersten und einer zweiten Verbindung bewirkt, dass die beiden Verbindungen den gleichen logischen Wert übertragen, wie er von einer der beiden Verbindungen bestimmt werden. Ein 2-Netz-Kurzschluss vom ODER-Typ zwischen einer ersten und einer zweiten Verbindung bewirkt, dass die beiden Verbindungen komplementäre logische Werte übertragen, wie sie von einer der beiden Verbindungen bestimmt werden.
Die obige Testfolge bietet eine Diagnoseauflösung bis zu einem einzigen Anschlussstift. Es ist anzumerken, dass dieses Testkonzept unabhängig von der Anzahl der erweiterten Adressleitungen oder der Anzahl der Datenleitungen ist und dass keinerlei Beziehung zwischen den beiden Anzahlen angenommen wird.
Der zweite Teil des Verbindungstests zielt auf das Testen auf Kurzschlüsse zwischen den Verbindungen ab, die den Datenbus bilden, und seine Funktionen lassen sich folgendermaßen beschreiben:

1. Einem Befehlregister, das mit dem Wert des (tatsächlichen) Adressbusses geladen ist, wird der Schreibzugriff gewährt.
2. Es existiert eine bestimmte Kombination von Adressenbits, die, nachdem sie in das oben erwähnte Befehlsregister geladen wurde, ein einziges Schreib-/Leseregister auswählt, das logisch einen Teil der Testeinheit bildet und ein Breite aufweist, die der Breite des Datenbusses entspricht. Diese Kombination von Adressenbits muss vom Hersteller der Einrichtung bestimmt und in dem Datenblatt angegeben werden.

Dieses einzige Schreib-/Leseregister kann dann dazu verwendet werden, Daten zu schreiben und Daten zu lesen. Es stehen Algorithmen zur Verfügung, um eine minimale Gruppe von Testmustern zu erzeugen, die alle Kurzschlüsse des UND-Typs und des ODER-Typs zwischen jeglichem Paar von Datenleitungen abdecken. Die nachstehende Tabelle zeigt eine Gruppe von Testmustern für einen 16 Bit breiten Datenbus.
Bei dynamischen Speichereinrichtungen wie der Schaltung 100 haben die beiden oben beschriebenen Teile des Verbindungstests Lese- und Schreibzugriff auf die Testeinheit, die keinerlei dynamischen Einschränkungen unterliegt. Es ist offensichtlich, dass viele Varianten für jeden der Teile vorstellbar sind. Außerdem kann auch die Implementierung nur eines der beiden oben beschriebenen Teile des Verbindungstests gewählt werden. Bei Flash-Speichern beispielsweise ist der erste Teil des Verbindungstests auf nicht programmierte Einrichtungen anwendbar. Der Hersteller kann entscheiden, diese Funktion für bereits programmierte Einrichtungen nicht anzubieten, um die Kompatibilität mit EPROM-Einrichtungen sicherzustellen (diese greifen auf das Hauptspeicherfeld zu, wenn ein erster Lesevorgang nach dem Einschalten erfolgt ist).
Wie oben erwähnt, kann der Mechanismus zum Umschalten des Schaltkreises vom Normalbetrieb in den Testbetrieb auf verschiedene Arten implementiert werden. Bei dem Ausführungsbeispiel mit einem SDRAM wird der Schaltkreis in den Testbetrieb geschaltet, indem nach dem Einschalten ein Lesevorgang durchgeführt wird. Ein derartiger Lesevorgang nach dem Einschalten ist ein spezieller Vorgang, der nicht Bestandteil der normalen Vorgänge des Schaltkreises ist und einen speziellen Befehl für das Umschalten in den Testbetrieb darstellt. Im Allgemeinen kann jedem Muster oder jeder Folge von Mustern, die einem oder mehreren E/A-Knotenpunkten des Schaltkreises zugeführt wird, die spezielle Bedeutung eines Befehls zum Umschalten in den Testbetrieb gegeben werden, vorausgesetzt, dass dieses Muster oder diese Folge nicht im Normalbetrieb des Schaltkreises verwendet wird. Eine Alternative besteht darin, den Schaltkreis zusätzlich zu den E/A-Knotenpunkten mit einem speziellen Teststeuerungsknotenpunkt zu versehen, um zu steuern, ob sich der Schaltkreis im Normalbetrieb oder im Testbetrieb verhalten soll. Der tat sächliche Signalwert am Teststeuerungsknotenpunkt in Zusammenhang mit vordefinierten Werten, die den jeweiligen Betriebsarten entsprechen, schaltet den Schaltkreis in die gewünschte Betriebsart.
2 zeigt eine Möglichkeit, um während eines Verbindungstests auf einen Schaltkreis 200 zuzugreifen, der erfindungsgemäß zu testen ist. Der Schaltkreis 200 umfasst eine Testeinheit 205, die als Speicher mit geringer Komplexität funktioniert. Ein benachbarter Schaltkreis 210 mit einer Boundary-Scan-Schaltung kann über einen Steuer- und Adressbus 220 und einen bidirektionalen Datenbus 230 dem Schaltkreis 200 Daten zuführen und von dem Schaltkreis 200 Daten empfangen. Als Alternative wäre der Datenbus 230 unidirektional, d. h. vom Schaltkreis 200 zum Schaltkreis 210, wenn in der Testeinheit 205 nur ein ROM-Verhalten implementiert ist.
Eine Anzahl von Verbindungen bildet den Steuer- und Adressbus 220 und den Datenbus 230. Die Funktion dieser Verbindungen während eines Normalbetriebs ist für die Erfindung nicht relevant. Wenn der Schaltkreis 200 ein Speicher ist, existiert auch ein „Normalbetriebs-Datenbus". Der „Testbetriebs-Datenbus" 230 könnte teilweise oder vollständig mit dem Normalbetriebs-Datenbus zusammenfallen. Das gleiche gilt für den Steuer- und Adressbus 220.
Über eine Boundary-Scan-Kette 240 werden Daten in den Schaltkreis 210 verschoben, wobei diese Daten dem Schaltkreis 200 zuzuführende Lese- bzw. Schreibbefehle bilden. Nach einem Lesebefehl erfasst die Boundary-Scan-Kette 240 Daten, die dem Datenbus 230 von dem Schaltkreis 200 zugeführt werden. Diese Daten werden anschließend zur externen Analyse nach außen verschoben.
3 zeigt eine weitere Möglichkeit, während eines Verbindungstests auf einen Schaltkreis 300 zuzugreifen, der erfindungsgemäß zu testen ist. Der Schaltkreis 300 umfasst eine Testeinheit 305, die als Speicher mit geringer Komplexität über den Steuer- und Adressbus 320 und den Datenbus 330 funktioniert. Ein benachbarter Schaltkreis 310, bei dem es sich um einen Mikroprozessor handelt, führt das Programm mit den erforderlichen Lese- und Schreibbefehlen aus. Das Testprogramm und die Testdaten werden in einem Speicher 340 des Schaltkreises 310 gespeichert. Der Schaltkreis 310 analysiert vorzugsweise auch die von dem Schaltkreis 300 erhaltenen Daten. Der Schaltkreis 310 könnte als Alternative ein ASIC sein.
Das oben dargestellte Design-for-Test-Verfahren erfordert keine zusätzlichen Anschlussstifte zur Einrichtung zum Testzugriff, da es die Anforderungen dieser Art von Speichern bezüglich Anschlussstiftzahl und Anschlussstiftkompatibilität erfüllt. Der Platzbedarf auf dem Siliziumchip ist auf die (kleine) ROM-Tabelle oder, von der Funktion her gleichwertig, das Lese-/Schreibdatenregister (möglicherweise mit existierender Logik zu kombinieren) und die zugehörige Decodierlogik beschränkt. Eine Normung dieses Lösungsansatzes durch eine Organisation wie EIS oder JEDEC würde die Kompatibilität von Einrichtungen unterschiedlicher Hersteller sicherstellen.
Das Boundary-Scan-Verfahren ist das bevorzugte Design-for-Test-Verfahren zum Testen von Verbindungen bei Baugruppen mit integrierten Schaltungen. Es kann eingesetzt werden, um wirksam alle Verbindungen zwischen Einrichtungen mit integrierter Boundary-Scan-Schaltung zu testen. Es kann auch direkt verwendet werden, um Testmuster für Speichereinrichtungen mit geringer Komplexität anzuwenden. Wenn das oben beschriebene Design-for-Test-Verfahren in komplexen Speichereinrichtungen implementiert wird, können auch diese Einrichtungen wirksam mit Hilfe von Boundary-Scan-Zugriff getestet werden, ohne Einschränkungen durch dynamische Anforderungen, Initialisierungs- und Löschprobleme bei nichtflüchtigen Einrichtungen. Der beschriebene Verbindungstest erfordert keine zusätzlichen Testanschlussstifte und nur wenig Platz auf dem Chip.
4 zeigt eine alternative Ausführungsform der Erfindung. Auf die gleiche Weise wie oben beschrieben verfügt der Schaltkreis 402, dessen Verbindungen zu testen sind, über eine Haupteinheit 404 und eine Testeinheit 406. Im Normalbetrieb des Schaltkreises ist die Haupteinheit 404 aktiv, und im Testbetrieb des Schaltkreises ist die Testeinheit aktiv. Die Funktionen des Verbindungstests bei dieser Ausführungsform lassen sich folgendermaßen beschreiben:

1. Nach dem Einschalten des Schaltkreises 100 kann der Testbetrieb aktiviert werden, der den Lesezugriff auf die Testeinheit 120 erlaubt. Die Testeinheit 120 funktioniert dann wie eine ROM-Tabelle. Alternativ kann der Testbetrieb durch andere Mittel aktiviert werden, wie zum Beispiel Aktivieren eines speziellen Anschlussstiftes. Alternativ kann eine spezielle Kombination oder Folge von den E/A-Knotenpunkten 130, 140 des Schaltkreises 100 zugeführten Signalen den Testbetrieb aktivieren.
2. Der Lesezugriff auf die Testeinheit 120 wird gesteuert durch CSn = 0, CASn = 0 und CKE = 0, gefolgt von CKE = 1.
3. Die ROM-Tabellenfunktion der Testeinheit wird durch den „erweiterten" Adressbus adressiert, der als der tatsächliche Adressbus definiert wird, erweitert um die restlichen Steuersignaleingänge (im Falle eines typischen Beispiels eines 64M-SDRAM: A0–A12, RASn, CLK, Wen, DQM0–DQM3).
4. Die Breite der Ausgangstabelle entspricht derjenigen des erweiterten Datenbusses, aller Anschlussstifte der Einrichtung, die beim Testbetrieb als Ausgang verwendet werden (im Falle eines typischen Beispiels eines 64M-SDRAM: DQ0–DQ31; im Falle eines Flash-Speichers Datenbus einschließlich des Lese-Belegt-Anschlussstiftes).
5. Während des Testbetriebs kann der entsprechende erweiterte Datenbus bzw. erweiterte Adressbus gewechselt werden.
6. Jede der Primäradressen und die Eingabe von nur „0" und nur „1" lesen ein von der Implementierung definiertes Datenwort. Alle anderen Adresswerte lesen Ergebnisse, die sich von diesen unterscheiden.

Zu Verbindungstestzwecken sind die Anschlussstifte des Schaltkreises 402 in drei Gruppen unterteilt: ein Steuerbus 408 mit einer Breite von p Bits, ein Eingangsbus 410 mit einer Breite von n Bits und ein Ausgangsbus 412 mit einer Breite von m Bits. Der Steuerbus wird verwendet, um den Schaltkreis auf den Testbetrieb einzustellen. Es kann ein Ein-Leitungs-Steuerbus eingesetzt werden, d. h. ein Anschlussstift, dessen tatsächlicher Signalwert bestimmt, ob der Schaltkreis auf den Testbetrieb oder den Normalbetrieb eingestellt ist. Oder es kann eine Anzahl von Leitungen verwendet werden, wobei eine spezielle Kombination von den entsprechenden Anschlussstiften zugeführten Signalen den Schaltkreis auf den Testbetrieb einstellt. Die restlichen Eingangsanschlussstifte des Schaltkreises werden in dem Eingangsbus zusammengefasst. Die Ausgangsanschlussstifte des Schaltkreises und die bidirektionalen Anschlussstifte des Schaltkreises werden in dem Ausgangsbus zusammengefasst. Als Alternative können einer oder mehrere der bidirektionalen Anschlussstifte im Eingangsbus zusammenfasst werden.
Die Testeinheit 406 dieser Ausführungsform ist eine kombinatorische Schaltung zwischen dem Eingangsbus 410 und dem Ausgangsbus 412. Diese Schaltung implementiert die Funktionen einer ROM-Tabelle aus. Die Auslegung der kombinatorischen Schaltung basiert auf folgenden Regeln:

1. Jedes Ausgangssignal ist eine Exklusiv-WEDER-NOCH-Funktion von zwei oder mehr Eingangssignalen;
2. Es existieren nicht zwei Ausgangssignale, die von der gleichen Gruppe von Eingangssignalen abhängen;
3. Jedes Eingangssignal trägt zu mindestens einer Exklusiv-WEDER-NOCH-Funktion bei, die ein Ausgangssignal bildet.

Das nachfolgende Beispiel ist eine Beschreibung der Testeinheit für einen Eingangsbus von fünf Bits und einen Ausgangsbus von zwei Bits. Die Beschreibung ist in der Standardsprache Verilog angegeben.
Beispiel I Eine Testeinheit mit fünf Eingängen und zwei Ausgängen
Die erste Zeile gibt an, dass ein neues Modul startet und nennt die Signale dieses Moduls. Die zweite und dritte Zeile geben die Ausgangs- bzw. Eingangssignale an. Die vierte Zeile definiert die Beziehung zwischen dem Ausgangssignal o1 und den Eingangssignalen i1 und i2 mit Hilfe des Verilog-Grundelements xnor, das die Exklusiv-WEDER-NOCH-Funktion implementiert. Das Symbol „#1" gibt an, dass der Ausgang des Grundelements xnor nach einem Zyklus eines Simulators zur Verfügung steht, der dieses Modul simuliert.
5 zeigt das Schaltbild der Testeinheit für fünf Eingänge und zwei Ausgänge. Diese Figur entspricht dem obigen Beispiel. Die Testeinheit 406 verfügt über ein Exklusiv-WEDER-NOCH-Gatter 502 mit zwei Eingängen, das die erforderliche Exklusiv-WEDER-NOCH-Funktion zwischen o1 und i1 und i2 implementiert. Die Testeinheit verfügt ferner über ein Exklusiv-WEDER-NOCH-Gatter 504 mit drei Eingängen, das die Exklusiv-WEDER-NOCH-Funktion zwischen den Eingangsanschlussstiften i3, i4 und i5 und dem Ausgangsanschlussstift o2 implementiert.
Ein weiteres Beispiel der Testeinheit wird weiter unten gegeben. Bei diesem Beispiel hat die Testeinheit fünf Eingänge und fünf Ausgänge.
Beispiel 2 Eine Testeinheit mit fünf Eingängen und fünf Ausgängen
Bei einer gegebenen Testeinheit müssen genügend Eingangsanschlussstifte vorhanden sein, um die Ausgänge zu versorgen und gleichzeitig die oben angegebenen Regeln zu erfüllen. In dem allgemeinen Fall von n Eingängen kann eine theoretische Anzahl von 2ⁿ möglichen Kombinationen von Exklusiv-WEDER-NOCH-Funktionen erzielt werden. Bei dem gegebenen Zweck des Testens von Verbindungen müssen jedoch die n Exklusiv-WEDER-NOCH-Funktionen mit einem Eingang und die Exklusiv-WEDER-NOCH-Funktion mit Null Eingängen ausgeschlossen werden Dies bedeutet, dass zur Versorgung von m Ausgängen die folgende Gleichung erfüllt werden muss: m < 2n – n
So reichen beispielsweise fünf Eingänge aus, um 26 Ausgänge zu versorgen und gleichzeitig die Regeln zur Implementierung der Testeinheit gemäß dieser Ausführungsform zu erfüllen.
Zur Durchführung des Verbindungstests wie oben beschrieben werden den Eingängen folgende Muster zugeführt:
Ein Muster nur mit Nullen
n Muster mit einer „wandernden" 1
ein Muster nur mit Einsen
n Muster mit einer „wandernden" 0
Die folgende Tabelle gibt die Muster für Beispiel 1 und die erforderlichen Ausgänge an.
So ergibt eine Kombination von in der zweiten Spalte der Tabelle gegebenen Bits, die den Eingangsanschlussstiften der Testeinheit zugeführt werden, an den Ausgangsanschlussstiften ein Signal, wie es in dem entsprechenden Element der dritten Spalte angegeben ist. Die folgende Tabelle gibt die Eingangstestmuster und die entsprechenden Ausgänge für Beispiel 2 an.
Ein drittes Beispiel der Testeinheit ähnlich dem obigen Beispiel 1, jedoch jetzt mit Grundelementen xor, ist unten aufgeführt.
Beispiel 3 Eine Testeinheit mit fünf Eingängen und zwei Ausgängen bei Verwendung von Grundelementen xor
6 zeigt das Schaltbild einer Alternative für die Testeinheit mit fünf Eingängen und zwei Ausgängen. Diese Figur entspricht dem oben erwähnten Beispiel 3. Die Testeinheit 406 verfügt über ein Exklusiv-ODER-Gatter 602 mit drei Eingängen, das die erforderliche Exklusiv-ODER-Funktion zwischen o1 und i1, i2 und i3 implementiert. Die Testeinheit verfügt ferner über ein Exklusiv-ODER-Gatter 604 mit drei Eingängen, das die Exklusiv-ODER-Funktion zwischen den Eingangsanschlussstiften i3, i4 und i5 und dem Ausgangsanschlussstift o2 implementiert.
Die nachstehende Tabelle gibt die Muster für Beispiel 3 zusammen mit den erforderlichen Ausgängen an.
Es ist anzumerken, dass die oben erwähnten Ausführungsformen die Erfindung eher erläutern als einschränken, und dass der Fachkundige in der Lage sein wird, viele alternative Ausführungsformen zu konstruieren, ohne dass der Rahmen der anhängigen Ansprüche verlassen wird. In den Ansprüchen bedeuten jegliche in Klammern gesetzten Bezugszeichen keine Einschränkung des Anspruchs. Text in der Zeichnung: Figur 4

Input bus Eingabebus

Output bus Ausgabebus

Control bus Steuerbus

Claims

Elektronischer Schaltkreis (100), der Folgendes umfasst: eine Vielzahl von Ein-/Ausgabeknotenpunkten (E/A) (130) zum Verbinden des elektronischen Schaltkreises mit einem weiteren elektronischen Schaltkreis über Verbindungen, eine Haupteinheit (110) zur Implementierung einer normalen Betriebsfunktion des elektronischen Schaltkreises und eine Testeinheit (120) zum Testen der Verbindungen, wobei der elektronische Schaltkreis eine Normalbetriebsart, bei der die E/A-Knotenpunkte (130) logisch mit der Haupteinheit (110) verbunden sind, und eine Testbetriebsart hat, bei der die E/A-Knotenpunkte (130) logisch mit der Testeinheit (120) verbunden sind, dadurch gekennzeichnet, dass die Testeinheit (120) im Testbetrieb über die E/A-Knotenpunkte (130) als Speicher mit geringer Komplexität funktioniert.
Elektronischer Schaltkreis (100) nach Anspruch 1, wobei die Testeinheit (120) einen Festwertspeicher (Read Only Memory, ROM) umfasst.
Elektronischer Schaltkreis (100) nach Anspruch 1, wobei die Testeinheit (120) ein Lese-/Schreibregister umfasst.
Elektronischer Schaltkreis (402) nach Anspruch 1, wobei die Testeinheit (406) eine kombinatorische Schaltung (502) umfasst, die eine Exklusiv-WEDER-NOCH-Funktion (XNOR-Funktion) ausführt und mit den E/A-Knotenpunkten verbunden ist.
Elektronischer Schaltkreis (402) nach Anspruch 4, wobei eine erste Auswahl (410) der E/A-Knotenpunkte so ausgelegt ist, dass sie entsprechende Eingangssignale überträgt, und eine zweite Auswahl (412) von E/A-Knotenpunkten so ausgelegt ist, dass sie entsprechende Ausgangssignale überträgt, und wobei die Testeinheit (406) nach folgenden Regeln ausgelegt ist: Jedes Ausgangssignal resultiert aus einer Exklusiv-WEDER-NOCH-Funktion mit mindestens zwei Eingangssignalen, jedes Ausgangssignal hängt von einer eindeutigen Teilmenge von Eingangssignalen ab, jedes Eingangssignal trägt zu mindestens einem Ausgangssignal über eine spezielle Exklusiv-WEDER-NOCH-Funktion bei.
Elektronischer Schaltkreis (402) nach Anspruch 1, wobei die Testeinheit (406) eine kombinatorische Schaltung (602) umfasst, die eine Exklusiv-ODER-(XOR-) oder eine Exklusiv-WEDER-NOCH-(XNOR-) Funktion ausführt und mit den E/A-Knotenpunkten verbunden ist.
Elektronischer Schaltkreis (100) nach Anspruch 1, wobei die Haupteinheit (110) so ausgelegt ist, dass sie bei Empfang eines vorher definierten Musters oder einer vorher definierten Folge von Mustern über eine Teilmenge von E/A-Knotenpunkten (130) den elektronischen Schaltkreis (100) in den Testbetrieb versetzt.
Elektronischer Schaltkreis (100) nach Anspruch 1, wobei der elektronische Schaltkreis über einen Teststeuerknotenpunkt verfügt und der elektronische Schaltkreis so ausgelegt ist, dass er auf der Basis eines Signalwertes auf dem Teststeuerknotenpunkt in den Testbetrieb umschaltet.
Elektronischer Schaltkreis nach Anspruch 1, wobei die Haupteinheit ein synchroner, dynamischer Direktzugriffspeicher (Synchronous Dynamic Random Access Memory, SDRAM) ist und der Testbetrieb durch einen Lesevorgang nach dem Einschalten des elektronischen Schaltkreises aktiviert werden kann.
Verfahren zum Testen von Verbindungen zwischen einem ersten elektronischen Schaltkreis (100) und einem zweiten elektronischen Schaltkreis (210), wobei der erste elektronische Schaltkreis (100) eine Haupteinheit (110) umfasst, die eine normale Betriebsfunktion des ersten elektronischen Schaltkreises implementiert, und eine Testeinheit (120) zum Testen der Verbindungen umfasst, wobei das Verfahren folgende Schritte umfasst: das logische Verbinden der Testeinheit (120) mit den Verbindungen und das Zuführen von Testdaten zu den Verbindungen durch den zweiten elektronischen Schaltkreis (210), dadurch gekennzeichnet, dass der Schritt des Zuführens beinhaltet, dass die Testeinheit (120) durch den zweiten elektronischen Schaltkreis als Speicher mit geringer Komplexität betrieben wird.
Verfahren nach Anspruch 10, wobei die Testdaten eine Adresse beinhalten und das Verfahren ferner den Schritt der Erzeugung von Reaktionsdaten auf den Verbindungen durch die Testeinheit (120) umfasst, wobei die Reaktionsdaten vorher in dem ersten elektronischen Schaltkreis (100) an der Adresse gespeichert wurden.
Verfahren nach Anspruch 11, wobei die Testdaten Schreibdaten umfassen und der Schritt des Zuführens das Speichern der Schreibdaten in der Testeinheit (120) umfasst, wobei das Verfahren ferner den Schritt des Kontrollauslesens der gespeicherten Schreibdaten durch den zweiten elektronischen Schaltkreis umfasst.