DE2555439C2 - Monolithische hochintegrierte Halbleiterschaltung - Google Patents

Monolithische hochintegrierte Halbleiterschaltung

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DE2555439C2 DE2555439A DE2555439A DE2555439C2 DE 2555439 C2 DE2555439 C2 DE 2555439C2 DE 2555439 A DE2555439 A DE 2555439A DE 2555439 A DE2555439 A DE 2555439A DE 2555439 C2 DE2555439 C2 DE 2555439C2
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Description

Die Erfindung bezieht sich auf Halbleiterschaltungen, die so entworfen und angeordnet sind, daß ihre Prüfung erleichtert wird. Obgleich die Erfindung nicht darauf beschränkt ist, berührt die Erfindung hauptsächlich Halbleiterplättchen mit hohen Integrationsgraden, in denen Speicheranordnungen eingebettet sind, die Adressenregister, Datenregister und Pufferregister enthalten.
Für die Zwecke der Beschreibung ist der Ausdruck ,eingebettet« definiert als die Bedingung einer Speicheranordnung, eines Schaltungselementes oder einer Schaltungsanordnung zur Realisierung einer Schaltungsfunktion auf einem Halbleiterplättchen mit hohem Integrationsgrad, die durch andere Schaltungen auf dem Halbleiterplättchen umgeben sind, so daß die Speicheranordnung, das Schaltungselement oder die Schaltungsanordnung nicht direkt von den Eingangs-und Ausgangsanschlüssen des Halbleiterplättcheris zugänglich ist, weder teilweise noch insgesamt.
Ein Hauptproblem derartiger Geräte ist das Prüfen der eingebetteten Anordnung und insbesondere das, die geeigneten Testdaten und Adressen zu den Eingängen der Anordnung zu bekommen. Wenn ein beträchtlicher
ίο Teil von logischen Schaltungen die Speicheranordnung umgibt, besteht das Problem darin, zu bestimmen, welche Eingangsmuster oder Folgen von Eingangsmustern den Haupteingängen der Anordnung zugeführt werden können, um die richtigen Prüfmuster der
is Speicheranordnung zuzuführen und anschließend bedeutungsvolle Ergebnisse der Testdaten am Ausgang der Schaltung zu erhalten.
Mit dem Aufkommen der hochintegrierten Schaltungen erhielten sowohl der Schaltungsentwerfer als auch
der Bauteilehersteller die Möglichkeit, die Anzahl der Schaltungen auf einem einzelnen Halbleiterplättchen stark zu erhöhen. Aber wenn nicht eine Einrichtung vorgesehen wird, die das Prüfen der Schaltungen, die in dem Halbleiterplättchen eingebettet sind, erlaubt, kann ein weiteres Anwachsen der Schaltungsdichte nicht erwartet werden.
Natürlich ist das Problem der Prüfung hochintegrierter Schaltungen bereits angegangen worden. Ein Beispiel ist in dem US-Patent 37 61 695 beschrieben. Im
US-Patent 37 81 670 ist ein Wechselstrom-Prüfverfahren eines Halbleiterplättchens mit hochintegrierten Schaltungen während der Herstellung offenbart Aus dem US-Patent 37 89 205 ist es bekannt, einzelne Halbleiterplättchen, die auf einer ebenen Karte montiert und untereinander so verbunden sind, daß sie die gewünschte logische Funktion realisieren, durch elektronisches Isolieren der Halbleiterplättchen und durch Zuführen von Prüfmustern zu den Eingangsleitungen der zu prüfenden Halbleiterplättchen zu prüfen. Das US-Patent 37 90 885 beschreibt ein Verfahren zur Prüfung von Halbleiterplättchen mit hohem Integrationsgrad, das das Laden eines Prüfmusters in einen zu dem Halbleiterplättchen hinzugefügten Schieberegisterspeicher umfaßt, wobei das Prüfmuster ausgewählten Elementen des Halbleiterplättchens zugeführt wird und die Ergebnisse überwacht werden.
Andere Verfahren, die sich mit dem Problem der Prüfung von Halbleiterplättchen mit hohem Integrationsgrad befassen, sind in den US-Patenten 37 62 027
so und 37 72 595 offenbart.
Keiner der vorhergenannten Patentschriften ist jedoch eine Lösung für das Prüfen eingebetteter Anordnungen zu entnehmen.
Ausgehend von einem monolithischen hochintegrierten Halbleiterschaltung nach dem Oberbegriff des Patentanspruchs 1 liegt daher der Erfindung die Aufgabe zugrunde, eine Prüfung auch der eingebetteten Schaltungen unter Verwendung üblicher Speicherprüfgeräte zu ermöglichen.
Diese Aufgabe wird gemäß der Erfindung dadurch gelöst, daß auch das Datenregister als Schieberegister ausgebildet ist und daß erste, die logischen Schaltungen umgehende Leiterzüge vorgesehen sind für die direkte Eingabe eines Prüfmusters von den Haupt-Anschluß-
punkten aus in das Adressen- und/oder das Datenregister und zweite Mittel für das Umgehen der den Speicherausgängen zugeordneten logischen Schaltungen zur Prüfung der Speicherausgangssignale.
Im folgenden wird die Erfindung in Verbindung mit ilen Zeichnungen näher beschrieben, von denen zeigt
F i g. 1 ein vereinfachtes Blockschaltbild eines HaIbleiterplättchens mit hohem Integrationsgrad oder einer Halbleitervorrichtung gemäß der Lehre der Erfindung,
Fig.2 ein vereinfachtes Blockschaltbild einer typischen Verriegelungsstufe eines Schieberegisters, die in der eingebetteten Anordnung nach F i g. 1 verwendet wird,
Fig.3 ein vereinfachtes Blockschaltbild einer Reihe von Schieberegister-Verriegelungsstufen der Adressenregister der Speicheranordnung nach F: g. 1 und
F i g. 4 ein vereinfachtes Blockschaltbild des Teils der Anordnung nach Fig. 1, der die Prüf-Ausgangssignale liefert
In F i g. 1 ist in einfacher Weise in Form eines Blockdiagramms ein Halbleiterplättchen 11 mit hohem Integrationsgrad gemäß den Lehren der Erfindung dargestellt.
Das Halbleiterplättchen 11 enthält typischerweise eine Reihe von kombinatorischen und/oder sequentiellen logischen Schnittstellenschaltungen 12, 13 und eine Speicheranordnung 14.
Verbindungsleitungen von den Haupteingängen des Halbleiterplättchens zu der logischen Schaltung 12 sind generell bezeichnet mit P/1... PlK. Sie erstrecken sich nur zur Schaltung 12 und sind von der Speicheranordnung 14 direkt nicht sichtbar. In einem allgemeineren Fall würden Verbindungen zwischen den logischen Schnittstellenschaltungen 12 und den logischen Schnittstellenschaltungen 13 vorhanden sein, Haupteingänge zu den logischen Schnittstellenschaltungen 13, Hsuptausgänge von der logischen Schnittstellenschaltung 12 und Verbindungen zwischen den logischen Schnittstellenschaltungen und anderen auf dem Halbleiterplättchen befindlichen (nicht dargestellten) Schaltungen.
Die Speicheranordnung 14 kann tpyischerweise eine 64 · 8-Anordnung sein, was bedeutet, daß sie 64 Wörter zu je 8 Bits speichern kann. Die Erfindung ist jedoch nicht hinsichtlich der Speichergröße begrenzt und ist sowohl anwendbar auf kleinere oder größere Speicheranordnungen. Insbesondere ist die Erfindung anwendbar auf verschiedene Speicherarten wie z. B. Festwertspeicher und Speicheranordnungen mit wahlfreiem Zugriff.
Die Speicheranordnung 14 enthält typischerweise eine Reihe von Schieberegister-Verriegelungsstufen, die ein Adressenregister bilden und mit AR 1 ... ARK bezeichnet sind. Sie enthält ferner eine Reihe von Schieberegister-Verriegelungsstufen, die ein Datenregister bilden und mit DR 1... DRM bezeich net sind, sowie eine Gruppe von Verriegelungsstufen, die ein Pufferregister bilden und mit P/? 1... PRM bezeichnet sind. Im Betrieb speichern die Adressenregisterstufen Haupteingang des Halbleiterplättchens direkt zu der Speicheranordnung, um dieser mitzuteilen, ob sie eine Lese- oder Schreiboperation durchführen soll. Eine Taktleitung AC führt von einem Haupteingang zu der Speicheranordnung 14, um dieser eine Reihe von Taktimpulsen zuzuführen. In eintm allgemeineren FaIi können die Lese/Schreib- und Taktleitungen der Anordnung über kombinatorische logische Schaltungen zugeführt werden.
Das soweit beschriebene Halbleiterplättchen 11 ist insoweit charakteristisch für den Stand der Technik, als die Vorrichtung eine eingebettete Speicheranordnung 14 enthält. So erstrecken sich beispielsweise die Zuleitungen PH ... PiK von Haupteingängen zu der logischen Schnittstellenschaltung 12, die Zuleitungen PO1 ... POM erstrecken sich von der logischen Schnittstellenschaltung 13 zu den Hauptausgängen, während die Verbindungsleitungen Ai... AK, DH ... DiM und DO1 ... DOM zwischen den logischen Schaltungen 12, 13 und der Speicheranordnung 14 verlaufen. Die Speicheranordnung 14 ist jedoch nicht direkt zugänglich von den Haupteingängen und -ausgängen des Halbleiterplättchens 11 aufgrund der dazwischen angeordneten logischen Schnittstellenschaltungen 12,13.
Um dem zu begegnen, wird gemäß den Lehren der Erfindung die Tatsache ausgenutzt, daß diese besondere Art der Speicheranordnung 14 bereits Folgen von Schieberegister-Verriegelungsstufen enthält, die als Adressenregisterstufen AR 1 ... ARK dienen und als Datenregisterstulen DR1 ... DRM. Während des Systembetriebes speichern diese Register Informationsbits so, wie es der Entwerfer des Halbleiterplättchens beabsichtigt.
Für Prüfzwecke jedoch und gemäß den Lehren der Erfindung sind vorgesehen: Eine Vorrichtung (SlA und SID) zur Eingabe der Information in die Adressenregisterstufen ARX ...A RK und in die Datenregisterstufen DR 1 ... DRM direkt von den Haupteingängen, sowie Vorrichtungen (ACA und BCA, ACD und BCD) zum Verschieben der in die Adressen- und Datenregisterstufen eingegebenen Information durch die Register, eine Vorrichtung (CCA & CCD) zur Sperrung der Vorrichtung zur Informationsverschiebung, wenn das Gerät im Betrieb ist und zur Sperrung der Verbindungen (A 1 ... AK und Dl 1 ... DIM) von der logischen Schnittstelienschaltung 12, wenn die Anordnung im Prüfbetrieb arbeitet; eine Vorrichtung (SOA und SOD)zur Ausgabe der Information, die direkt von den Haupteingängen in die Registerstufen (ARi ...ARKund DR 1 und DRM) eingegeben wurde; eine mit den Pufferregisterstufen PRi ... PRM verbundene Vorrichtung 15 zum Vergleich des bei der Prüfung erhaltenen Ausgangssignals mit einem erwarteten Ausgangssignal; eine
AR 1... ARKdie Adresse des innerhalb der Anordnung 55 Vorrichtung CO zur Überwachung des Ausgangspegels zu benutzenden Speicherplatzes. Verbindungen zwi- der Vergleichsschaltung; eine Folge 16 von Schieberegi-
schen den logischen Schaltungen 12 und den Adressenregisterstufen ARi ... ARK sind mit Ai ... AK bezeichnet, Verbindungen zwischen der logischen Schaltung 12 und den Datenregisterstufen DR1 ... DRMsind mit DH ... DiMbezeichnet und Verbindungen zwischen den Pufferregisterstufen PR 1 ... PRM und der logischen Schaltung 13 sind bezeichnet DO1... DOM.
Verbindungen von der logischen Schaltung 13 zu den Hauptausgängen des Halbleiterplättchens sind bezeichnet mit PO1... POM.
Eine Lese/Schreibleitung L/S führt von einem ster-Verriegelungsstufen zur Gewinnung von gegenphasigen Ausgangssignalen von der Speicheranordnung 14 während des Prüfbetriebs; und eine Vorrichtung SO für die Überwachung der Ausgangssignale des Schieberegisters 16.
Im Betrieb wird Information von der logischen Schnittstellenschaltung 12 in die Adreßregisterstufen AR 1 ... ARK über die Verbindungsleitung Ai ... AK geladen. Im Prüfbetrieb jedoch wird die logische ■ Schnittstellenschaltung 12 umgangen und die zu speichernde Adresse wird direkt den Adressenregisterstufen AR 1 ... ARK von den Haupteingängen über die
Eingabeleitung SlA zugeführt.
Das erste Informationsbit wird in die erste Registerstufe AR 1 über die Leitung SIA eingegeben. Jede Adressenregisterstufe AR 1 ... ARK besitzt zwei Verriegelungsstufen, wie das am besten in der P i g. 2 dargestellt ist, nämlich eine Hauptverriegelungsschaltung und eine Neben-Verriegelungsschaltung. Die den Eingang jedes Registers bildende Haupt-Verriegelungsschaltung wird durch die Taktleitung ACA gesteuert und die den Ausgang bildende Neben-Verriegelungsschaltung, die mit dem Eingang der nächsten Registerstufe verbunden ist, wird durch die Taktleitung BCA gesteuert. Wie das am besten aus F i g. 3 ersichtlich ist, werden durch aufeinanderfolgendes Zuführen von Impulsen zur Leitung ACA und dann zur Leitung BCA Informationsbits, die über die Leitung SM in die erste Registerstufe AR 1 eingegeben wurden, in die nächste Registerstufe AR 2 verschoben, dann in die nächste Registerstufe AR 3 usw. Mittels der Taktleitungen ACA und BCA kann ein ständiges Verschieben der Information von einer Registerstufe zur nächsten erfolgen. Es ist ersichtlich, daß Information in die Adressenregisterstufen AR i ... ARKgeladen werden kann entweder über die Eingabeleitung SIA oder die Verbindungsleitungen AX ... AK. Im Betrieb dient die Taktleitung CCA dazu, die Taktleitungen ACA und BCA zu sperren, so daß Information von der logischen Schnittstellenschaltung 12 in die Adressenregisterstufen AR 1 ... ARK gespeichert werden kann. Im Prüfbetrieb jedoch sperrt die Taktleitung CCA die Leitungen A 1 ... AK, und ermöglicht dadurch, daß Information in die Registerstufen ARi ... ARK über die Eingabeleitung SIA eingegeben werden kann.
Im Prüfbetrieb kann die Adresseninformation, die anfänglich in die Adressenregisterstufen AR 1 ... ARK über die Eingabeleitung SIA eingegeben wird, über die Ausgabeleitung SOA ausgegeben werden. Wenn die ausgegebene Adresseninformation von der eingegebenen sich unterscheidet, zeigt dies an, daß ein Defekt oder Problem in der Folge der Adressenregisterstufen AR 1 ... ARK vorhanden war.
Die Anordnung und die Betriebsweise der Datenregisterstufen DR 1... DRM ist im wesentlichen die gleiche als die der Adressenregisterstufen AR 1 ... ARK. Im Betrieb wird Information von der logischen Schnittstellenschaltung 12 in die Datenregisterstufen DR1 ... DRM über die Verbindungsleitungen DI1 ... DIM geladen. Im Prüfbetrieb wird die logische Schnittstellenschaltung 12 umgangen und die Daten werden direkt von den Haupteingängen über die Eingabeleitung SID in die Datenregisterstufen DR 1... DRMeingegeben.
Das erste Informationsbit wird in die erste Datenregistersiuie über die Leitung SlD eingegeben. Durch nacheinander erfolgendes Zuführen von Impulsen zu der Leitung A CD und dann zu der Leitung BCD werden in die erste Registerstufe DR1 eingegebene Daten in die nächste Registerstufe DR 2 verschoben, dann in die nächste Registerstufe DR 3 usw. Mittels der Taktleitungen ACD und BCD kann eine konstante Verschiebung von Information von einer Datenregisterstufe zur nächsten erfolgen.
Beim Betrieb sperrt die Taktleitung CCD die Taktleitungen ACD und BCD, so daß Daten von der logischen Schnittstellenschaltung 12 in den Datenregisterstufen DR1 ... DRM gespeichert werden können. Im Prüfbetrieb jedoch sperrt die Taktleitung CCD die Leitungen DI1 ... DIM, um über die Leitung SID die Dateneingabe in die Datenregisterstufen DR1... DRM zu ermöglichen.
Im Prüfbetrieb kann die Dateninformation, die anfänglich mittels der Eingabeleitung SID in die Datenregisterstufen DR 1 ... DRM eingegeben wurde, über die Ausgabeleitung SOD ausgegeben werden. Wenn die ausgegebene Dateninformation von der eingegebenen verschieden ist, zeigt dies an, daß ein Defekt oder ein Problem in der Folge der Datenregister DR I... DRM vorhanden war.
Die Erfindung wird weiter erläutert durch Erklärung ihrer Wirkungsweise während eines Testzyklus. Die Taktleitung CCA sperrt die Verbindungsleitungen A 1 ... AK. Eine bestimmte Adresse wird mittels der Eingabeleitung SIA in die Adressenregisterstufen AR 1 ... ARK eingegeben und durch nacheinander erfolgendes Zuführen von Impulsen zu den Taktleitungen BCA und CCA von Registerstufe zu Registerstufe verschoben. Wenn nur die Adressenregisterstufen geprüft werden, wird die Adresse, die über die Eingabeleitung SIA eingegeben wurde, über die Ausgabeleitung SOA ausgegeben und die ausgegebene Adresse mit der eingegebenen verglichen. Wenn sie übereinstimmen, arbeiten die Adressenregisterstufen ordnungsgemäß. Eine ähnliche Schrittfolge wird wiederholt für das Prüfen der Datenregisterstufen DR 1... DRM.
Im Anschluß daran wird die Speicheranordnung selbst geprüft und dies geschieht einfach durch Betreiben der Anordnung in der üblichen Weise, nämlich das zu lesen, was eingegeben wurde. Im folgenden wird auf die F i g. 1 und 4 Bezug genommen. Die Ausgangssignale der Pufferregisterstufen PR1 ... PRM werden der Vergleichsschaltung 15 zugeführt und mit einem erwarteten Ausgangssignal verglichen. Das Ausgangssignal am Ausgang CO der Vergleichsschaltung ist beispielsweise entweder eine 0 oder 1, abhängig davon, wie die Vergleichsschaltung für ein vorgegebenes Prüfmuster entworfen wurde.
Ein weiterer Vorteil besteht darin, daß die gegenphasigen Ausgangssignale der Speicheranordnung 14 (siehe Fig.4) der Folge 16 von Register-Verriegelungsstufen zugeführt werden können und die Information ausgeschoben werden kann, wo sie an der Leitung SO überwacht werden kann, die zu einem Ausgangsanschluß führt. Die Taktleitungen ACB und BCB dienen dazu, die Information durch die Folge zu verschieben, während die Taktleitung CCB in der gleichen Weise dazu dient, beispielsweise die Taktleitung ACA, BCA und CCA im Hinblick auf die Adressenregisterstufen ARi... ARK zu sperren.
so Dieses Prüfverfahren hat keine Verschlechterung der Arbeitsweise der Speicheranordnung oder der umgebenden logischen Schaltungen zu Folge, die durch Einfügen zusätzlicher logischer Schaltungen und anderer Verzögerungen verursacht werden könnte.
Ein weiterer Vorteil der Erfindung besteht darin, daß, nachdem die Speicheranordnung einmal geprüft worden ist, sie selbst dazu benutzt werden kann, um die restlichen logischen Schaltungen auf dem Halbleiterplättchen zu prüfen.-
Ein weiterer Vorteil der Erfindung ist der, daß man, wenn die Anordnung im Prüfbetrieb arbeitet, eine direkt in die Adressenregisterstufen AR 1... ARK einzuspeichernde Adresse eingeben kann. Man kann auch die neuen Adressendaten von den Verbindungsleitungen A 1... AK zur Verfugung haben. Dann betreibt man die Anordnung so, daß die Adresse, die eingegeben wurde, abgefragt wird, daß die auf den Leitungen A 1... A TK befindliche Adresse in den Adressenregisterstufen A 1
■-g
... ARK gespeichert wird und betreibt die Anordnung erneut und fragt die Adresse ab, die von den Verbindungsleitungen A 1 ... AK in die Adressenregisterstufen eingegeben wurde. Man wählt dieses Verfahren, wenn man vernünftigerweise erwartet, daß die Folge von Ereignissen einen Ausfall verursacht oder wenn man die Ansprechzeit der Anordnung prüft.
Hierzu 3 Blatt Zeichnungen
230 242/265

Claims (5)

Patentansprüche:
1. Monolithische hochintegrierte Halbleiterschaltung, bestehend aus einer Speicheranordnung mit einem Adressen-Schieberegister, einem Daten- und einem Pufferregister und zugehörigen logischen Schaltungen, die so angeordnet sind, daß kein direkter Zugang von den Haupt-Anschlußpunkten der Halbleiterschaltung, die der Verbindung mit externen Schaltungen dienen, zu allen Teilen der Speicheranordnung möglich ist, dadurch gekennzeichnet, daß auch das Datenregister als Schieberegister ausgebildet ist, daß erste, die logischen Schaltungen (12, J3; Fig. 1) umgehende Leiterzüge (SIA, SID) vorgesehen sind für die direkte Eingabe eines Prüfmusters von den Haupt-Anschlußpunkten aus in das Adressen- und/oder das Datenregister und zweite Mittel (15, IS) für das Umgehen der den Speicherausgängen zugeordneten logischen Schaltungen (13) zur Prüfung der Speicherausgangssignale.
2. Monolithische hochintegrierte Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet, daß mit Haupt-Anschlußpunkten direkt verbundene Leiterzüge (ACA, BCA, ACD, BCD) vorgesehen sind für das Verschieben eines in das Adressen- und/oder Datenregister eingegebenen Prüfmusters, das am Ausgang (SOA, SOD) der letzten Registerstufe abnehmbar ist.
3. Monolithische hochintegrierte Halbleiterschaltung nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß weitere Leiterzüge (CCA, CCD) vorgesehen sind zum Verhindern von Verschiebeoperationen der Adreß- und Datenregister während des normalen Betriebes und zum Verhindern eines Zugriffes zum Speicher über die logischen Schaltungen während des Prüfbetriebs.
4. Monolithische hochintegrierte Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die zweiten Mittel zum Prüfen der Speicherausgangssignale eine Vergleichsschaltung (15) zum Vergleich der Prüf-Ausgangssignale mit erwarteten Ausgangssignalen enthalten.
5. Monolithische hochintegrierte Halbleiterschaltung nach den Ansprüchen 1 und 4, dadurch gekennzeichnet, daß die zweiten Mittel zum Prüfen der Speicherausgangssignale auch eine Reihe von Schieberegister-Verriegelungsstufen (16) enthalten zur Überwachung der invertierten Ausgangssignale der Speicheranordnung.
DE2555439A 1974-12-20 1975-12-10 Monolithische hochintegrierte Halbleiterschaltung Expired DE2555439C2 (de)

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