DE3916811C2 - - Google Patents

Description

Die Erfindung betrifft einen multifunktionalen nach dem Oberbegriff des Patentanspruches 1 und ein Betriebsverfahren dafür.

Fig. 4 zeigt ein Schaltungsdiagramm eines Systems mit einem IC-Speicher und einer CPU (Zentrale Prozeßeinheit) in der Erprobungsphase der Herstellung und der Auswertung.

Gemäß Fig. 4 weist ein IC-Speicher 10 einen ROM (Read Only Memory) auf, bei dem die Struktur der gespeicherten Daten nicht geändert werden kann. Bei der Erprobung und Auswertung eines Systems, das einen derartigen IC-Speicher 10 und eine CPU 20 aufweist, müssen die Betriebstests des IC-Speichers 10 und der CPU 20 durchgeführt werden, wobei die Strukturen der in dem ROM gespeicherten Daten geändert werden. Daher wird in vielen Fällen die Auswertung mit einem EPROM (Erasable Programmable Read Only Memory) 30 durchgeführt, bei dem die Strukturen der gespeicherten Daten geändert werden können, wobei der EPROM extern mit dem ROM-Teil verbunden ist.

Gemäß Fig. 4 weist der IC-Speicher 10 ein ROM auf, bei dem die Strukturen der gespeicherten Daten nicht geändert werden können, wie zum Beispiel einen Masken-ROM oder einen OTPROM (One Time Programmable Read Only Memory), der durch Versiegeln eines EPROM-Chips, das durch ultraviolette Strahlung gelöscht werden kann, in einem Plastikgehäuse gebildet ist. Ein Multiplex-Pin AD/DA der CPU 20 wird zum Ausgeben eines Adreßsignales und Eingeben von Daten verwendet. (Die Bezeichnung Pin wird im folgenden für einen oder mehrere Anschlußstifte einer Schaltung verwendet.) Das vom Multiplex-Pin AD/DA ausgegebene Adreßsignal wird an eine Zwischenspeicherschaltung 40 angelegt. Dieses Adreßsignal wird zeitweise an jeweilige Adreßpins AD des IC-Speichers 10 und des EPROM 30 als Reaktion auf ein Zeitablaufsignal von einem Adreßzwischenspeicher-Freigabepin ALE der CPU 20 angelegt. Entsprechende Datenpins DA des IC-Speichers 10 und des EPROM 30 sind direkt mit dem Multiplex-Pin AD/DA der CPU 20 verbunden. Ein Ausgang einer Dekoderschaltung 50 ist an entsprechende Chip-Freigabe-Pins des IC-Speichers 10 und des EPROM 30 angelegt.

Der IC-Speicher 10 und der EPROM 30 wird lediglich dann aktiv gemacht, wenn ein an den Chip-Freigabe-Pin angelegtes Signal sich auf dem "L"-Pegel befindet. Wenn daher der extern verbundene EPROM 30 verwendet wird, werden jeweils "L"- und "H"-pegelige Signale an die Chip-Freigabe-Pins des EPROM 30 und des IC- Speichers 10 durch die Dekoderschaltung 50 angelegt. Folglich wird ein Ausgang des Datenpins DA des IC-Speichers 10 der schwebende Pegel, um keinen Konflikt mit den Daten von dem Datenpin DA des EPROM 30 zu erzeugen.

Das Schaltungsdiagramm nach Fig. 4 zeigt einen typischen Fall. In der Praxis existiert eine Mehrzahl von Multiplex- Pins AD/DA, und ein von der CPU 20 ausgegebenes Steuersignal wird in Abhängigkeit vom System komplizierter sein.

Wie im vorhergehenden beschrieben, werden bei einem ROM, bei dem die Strukturen der gespeicherten Daten nicht geändert werden können, und bei einem IC-Speicher, der einen derartigen ROM aufweist, zusätzliche Schaltungen wie zum Beispiel eine Dekoderschaltung und eine Zwischenspeicherschaltung zur Verwendung eines extern verbundenen EPROM für die Erprobungsherstellung und Auswertung benötigt.

Aus Intel Corporation: Embedded Controller Handbook, 1987, Seiten 1-1 bis 1-19, 2-1 bis 2-10 ist ein multifunktionaler Speicher der eingangs beschriebenen Art bekannt. Der bekannte multifunktionale Speicher weist zwar ein RAM-Adreßregister auf, dieses Adreßregister kann jedoch nicht in den Betriebszustand versetzt werden, wenn die externe Speichereinrichtung in den Nicht-Betriebszustand versetzt ist. Umgekehrt kann daher auch nicht die externe Speichereinrichtung anstelle dieses internen programmierbaren RAM-Adreßregisters eingesetzt werden.

Es ist daher die der Erfindung zugrunde liegende Aufgabe, einen multifunktionalen Speicher vorzusehen, bei dem anstatt der internen Speichereinrichtung eine externe Speichereinrichtung verwendet werden kann, ohne daß zusätzliche Schaltungen benötigt werden.

Aufgabe ist es ferner, ein Betriebsverfahren für einen derartigen multifunktionalen Speicher zur Verfügung zu stellen.

Die Aufgabe wird durch einen multifunktionalen Speicher gelöst, der durch die Merkmale des Patentanspruches 1 gekennzeichnet ist.

Bei dem multifunktionalen Speicher kann anstatt der internen Speichereinrichtung die externe Speichereinrichtung verwendet werden, durch ledigliches Verbinden der externen Speichereinrichtung, ohne zusätzliche Schaltungen bei der Probeherstellung und Auswertung. Die Auswahl kann als Reaktion auf das an den Eingangsanschluß angelegte Steuersignal derart durchgeführt werden, daß die interne Speichereinrichtung bzw. die externe Speichereinrichtung jeweils in den Betriebszustand bzw. den Nichtbetriebszustand versetzt werden oder die interne Speichereinrichtung bzw. die externe Speichereinrichtung jeweils in den Nichtbetriebszustand bzw. den Betriebszustand gebracht werden.

Die Aufgabe wird ferner durch ein Verfahren zum Betreiben des multifunktionalen Speichers mit den Merkmalen des Patentanspruches 10 gelöst.

Es folgt die Beschreibung eines Ausführungsbeispieles anhand der Figuren. Von den Figuren zeigt

Fig. 1 ein schematisches Schaltungsdiagramm eines Hauptteiles eines multifunktionalen Speichers;

Fig. 2 ein Schaltdiagramm des in Fig. 1 gezeigten multifunktionalen Speichers, eines externen EPROM und einer CPU,

Fig. 3 ein Diagramm zur Erläuterung eines Betriebes des in Fig. 1 gezeigten multifunktionalen Speichers und

Fig. 4 ein Schaltungsdiagramm eines IC-Speichers, eines externen EPROM und einer CPU.

Der in Fig. 1 gezeigte multifunktionale Speicher 1 stellt hauptsächlich einen Speicher dar, bei dem ein Masken-ROM, ein RAM (Random Access Memory) und ein Eingangsanschluß auf einem einzigen Chip gebildet sind. Gemäß Fig. 1 weist der multifunktionale Speicher 1 ein Masken-ROM 2, ein RAM 3, Leseverstärker 4 und 5, einen Dekoder 6, eine Zwischenspeicherschaltung 7, Ausgangspuffer 8, 9 und 11, Eingangspuffer 12 bis 16, eine NAND-Schaltung 17 und eine UND- Schaltung 18 auf. Ein Multiplex-Pin AD/DA für ein Adreßsignal und gemultiplexte Daten ist über ein Eingangspuffer 12 mit einem Eingangsanschluß x der Zwischenspeicherschaltung 7 verbunden. Ein Adreß-Zwischenspeicher-Freigabepin ALE ist über den Eingangspuffer 13 mit einem Zwischenspeicheranschluß z der Zwischenspeicherschaltung 7 verbunden. Ein Ausgangsanschluß y der Zwischenspeicherschaltung 7 ist mit einem Eingangsanschluß a des Ausgangspuffers 11 verbunden, und mit einem Eingangsanschluß p des Dekoders 6. Ein Ausgangsanschluß b des Ausgangspuffers 11 ist mit einem Anschluß/Adreßpin PORT/AD verbunden. Dieser Anschluß/Adreßpin PORT/AD ist über den Eingangspuffer 16 mit einer internen Schaltung 19 verbunden.

Ein Ausgangsanschluß r des Dekoders 6 ist mit dem ROM 2 verbunden, und dessen Ausgangsanschluß s ist mit dem RAM 3 verbunden. Der ROM 2 ist über den Leseverstärker 4 mit einem Eingangsanschluß a des Ausgangspuffers 8 verbunden. Der RAM 3 ist ebenso über den Leseverstärker 5 mit dem Eingangsanschluß a des Ausgangspuffers 8 verbunden. Ein Ausgangsanschluß b des Ausgangspuffers 8 ist mit dem Multiplex-Pin AD/DA verbunden.

Ein externer ROM-Steuerpin (im folgenden als Steuerpin bezeichnet) EXT ist über den Eingangspuffer 14 mit einem Eingangsanschluß der NAND-Schaltung 17 und einem Steueranschluß c des Ausgangspuffers 11 verbunden. Die NAND-Schaltung 17 weist einen weiteren Eingangsanschluß auf, der mit einem Ausgangsanschluß t des Dekoders 6 verbunden ist. Ein CSROM-Signal wird von dem Ausgangsanschluß t des Dekoders 6 ausgegeben. Der Ausgangsanschluß der NAND-Schaltung 17 ist mit einem Eingangsanschluß a des Ausgangspuffers 9 und einem Eingangsanschluß der UND-Schaltung 18 verbunden. Die UND-Schaltung 18 weist einen weiteren Eingangsanschluß auf, der über den Eingangspuffer 15 mit einem Lesepin RD verbunden ist. Der Ausgangsanschluß der UND- Schaltung 18 ist mit einem Steueranschluß c des Ausgangspuffers 8 verbunden. Ein Leistungsversorgungspotential Vcc ist an einen Steueranschluß c des Ausgangspuffers 9 angelegt. Ein Ausgangsanschluß b des Ausgangspuffers 9 ist mit einem Chip-Auswahl-Pin verbunden.

Jede der Ausgangspuffer 8, 9 und 11 weist einen P-Kanal-MOS- Transistor Q₁, einen N-Kanal-MOS-Transistor Q₂, eine NAND-Schaltung G₁, eine NOR-Schaltung G₂ und einen Inverter G₃ auf. In jeden der Ausgangspuffer 8, 9 und 11 wird ein an den Eingangsanschluß a angelegtes Signal vom Ausgangsanschluß b ausgegeben, wenn ein "H"-pegeliges Signal an den Steueranschluß c angelegt ist, während der Ausgangsanschluß b elektrisch schwebend gemacht ist, wenn ein "L"-pegeliges Signal an den Steueranschluß c angelegt ist.

Ein an den Multiplex-Pin AD/DA angelegtes Adreßsignal wird über den Eingangspuffer 12 an die Zwischenspeicherschaltung 7 angelegt. Die Zwischenspeicherschaltung 7 reagiert auf ein Zeitablaufsignal, das vom Adreßzwischenspeicher-Freigabeanschluß ALE über den Eingangspuffer 13 angelegt ist, zum Zwischenspeichern des Adreßsignales und zum Anlegen dieses an den Dekoder 6. Der Dekoder 6 reagiert auf das Adreßsignal zum selektiven Versetzen des ROM 2, des RAM 3 oder des Ports (interne Schaltung 19) in den Betriebszusand.

Wenn ein "L"-pegeliges Signal an den Steuerpin EXT angelegt ist, wird der Ausgang des Ausgangspuffers 11 auf den schwebenden Pegel gelegt und der Ausgang der NAND- Schaltung 17 wird auf den "H"-Pegel gelegt. Wenn ein "H"- pegeliges Signal an den Lesepin RD angelegt ist, gibt dabei der Ausgangspuffer 8 das an den Eingangsanschluß a angelegte Signal an den Multiplex-Pin AD/DA aus. Dabei wird vom Chip-Auswahlpin ein "H"-pegeliges Signal ausgegeben. In diesem Fall wird der interne ROM 2, der RAM 3 oder der Eingangsport betrieben. Falls zum Beispiel der ROM 2 als Reaktion auf ein Adreßsignal ausgewählt ist, wird Information eines ausgewählten Speicherbits in dem ROM 2 über den Leseverstärker 4 und den Ausgangspuffer 8 an den Multiplex-Pin AD/DA angelegt.

Es erfolgt die Beschreibung eines Falles, bei dem ein "H"- pegeliges Signal an den Steuerpin EXT angelegt ist. Der Dekoder 6 gibt ein "H"-pegeliges CSROM-Signal vom Ausgangsanschluß t aus, wenn ein Adreßsignal ein Signal zum Auswählen des ROM 2 darstellt. Folglich wird der Ausgang der NAND-Schaltung 17 der "L"- Pegel. Damit wird ein "L"-pegeliges Signal von dem Chip-Auswahl- Pin ausgegeben. Ferner liegt bei diesem Zustand, auch falls an den Lesepin RD ein "H"-pegeliges Signal angelegt ist, der Ausgang der UND-Schaltung 18 auf dem "L"-Pegel, so daß ein Ausgang des Ausgangspuffers 8 auf dem schwebenden Pegel liegt. Auf der anderen Seite gibt der Ausgangspuffer 11 bei dieser Gelegenheit immer das in der Zwischenspeicherschaltung 7 zwischengespeicherte Adreßsignal vom Anschluß/Adreßpin PORT/AD aus, da ein "H"- pegeliges Signal an den Steueranschluß c des Ausgangspuffers 11 angelegt ist.

Währenddessen zeigt dieses Ausführungsbeispiel einen Fall, bei dem ein einziger Pin zwischen dem Eingangsanschluß und dem Adreßausgang geteilt ist.

Fig. 2 zeigt ein Schaltungsdiagramm eines Falles, bei dem der Masken-ROM des multifunktionalen Speichers 1 entsprechend dieser Erfindung durch ein externes EPROM ersetzt ist. Gemäß Fig. 2 ist ein Adreß-Zwischenspeicher-Freigabepin ALE einer CPU 20 mit einem Adreß-Zwischenspeicher-Freigabepin ALE eines multifunktionalen Speichers 1 verbunden. Ein Multiplex-Pin AD/DA der CPU 20 ist mit einem Multiplex-Pin AD/DA des multifunktionalen Speichers 1 und einem Datenpin DA eines EPROM 30 verbunden. Ein Adreßpin AD im multifunktionalen Speicher 1 ist mit einem Adreßpin AD des EPROM 30 verbunden. Währenddessen entspricht der Adreßpin AD des multifunktionalen Speichers 1 dem in Fig. 1 gezeigten Anschluß/Adreßpin PORT/AD. Ein Chip-Auswahlpin des multifunktionalen Speichers 1 ist mit einem Chip-Auswahlpin des EPROM 30 verbunden. Das Schalten wird so durchgeführt, daß ein Steuerpin EXT des multifunktionalen Speichers 1 ein "H"-pegeliges (Vcc-Pegel) Signal oder ein "L"-pegeliges (Massepegel) Signal empfängt.

Es folgt nun die Beschreibung eines Betriebes des in Fig. 2 gezeigten Systems. Wenn zuerst ein "L"-pegeliges Signal an den Steuerpin EXT angelegt ist, erfolgt der Zugriff auf die in dem multifunktionalen Speicher 1 enthaltenen Masken-ROM 2 und RAM 3, resultierend in einem Zustand, bei dem das externe EPROM 30 nicht verwendet wird. Insbesondere werden in dem Masken-ROM 2 und dem RAM 3 in dem multifunktionalen Speicher gespeicherte Daten als Reaktion auf ein an den Multiplex-Pin AD/DA des multifunktionalen Speichers 1 vom Multiplex-Pin AD/DA der CPU 20 angelegtes Adreßsignal ausgelesen, so daß die Daten von dem Multiplex-Pin AD/DA des multifunktionalen Speichers 1 an den Multiplex-Pin AD/DA der CPU 20 angelegt werden.

Wenn ein "H"-pegeliges Signal an den Steuerpin EXT angelegt ist, wird der Zugriff auf den Masken-ROM 2 des multifunktionalen Speichers 1 nicht durchgeführt, während der Zugriff auf das EPROM 30 durchgeführt wird. In diesem Falle erfolgt der Zugriff aus der Sicht der CPU 20 auf das externe EPROM 30 anstatt dem Masken-ROM 2 durch Auswählen aller derselben Adressen und Setzen derselben Zeitabläufe wie bei dem Fall, bei dem der Zugriff auf den Masken-ROM 2 des multifunktionalen Speichers 1 durchgeführt wird. Falls das an den Multiplex-Pin AD/DA des multifunktionalen Speichers 1 von dem Multiplex-Pin AD/DA der CPU 20 angelegte Adreßsignal ein Signal zur Auswahl des Masken-ROM 2 darstellt, wird insbesondere das Adreßsignal an den Adreßpin AD des EPROM 30 von dem Adreßpin AD des multifunktionalen Speichers 1 angelegt. Zusätzlich wird ein "L"-pegeliges Signal von dem Chip-Auswahlpin des multifunktionalen Speichers 1 ausgegeben und an den Chip- Auswahlpin des EPROM 30 angelegt. Folglich geht das EPROM 30 in den Betriebszustand, so daß der im EPROM 30 gespeicherte Wert vom Datenpin DA des EPROMS als Reaktion auf das Adreßsignal an den Multiplex-Pin AD/DA der CPU 20 angelegt wird.

Fig. 3 zeigt eine Zusammenfassung der Betriebsweise des in Fig. 1 gezeigten multifunktionalen Speichers.

• (1) Wenn ein "L"-pegeliges Signal an den Steuerpin EXT angelegt ist, tritt folgender Betrieb auf: Wenn ein "L"-pegeliges Signal an den Lesepin RD angelegt ist, geht der Multiplex-Pin AD/DA in einen Zustand, bei dem ein extern angelegtes Adreßsignal eingegeben werden kann. Daten werden vom ROM 2 oder dem RAM 3 als Reaktion auf das eingegebene Adreßsignal ausgelesen. In diesem Fall wird ein "H"-pegeliges Signal von dem Chip-Auswahlpin ausgegeben. Folglich wird das EPROM 30 inaktiv gemacht. Wenn ein "H"-pegeliges Signal an den Lesepin RD angelegt ist, geht der Multiplex-Pin AD/DA in einen Zustand, bei dem Daten ausgegeben werden können. Folglich werden die von dem ROM 2 oder dem RAM 3 ausgelesenen Daten vom Multiplex-Pin AD/DA ausgegeben.
• (2) Wenn ein "H"-pegeliges Signal an den Steuerpin EXT angelegt ist und der RAM 2 als Reaktion auf ein Adreßsignal ausgewählt ist, tritt folgender Betrieb auf: Wenn ein "L"-pegeliges Signal an den Lesepin RD angelegt ist, geht der Multiplex-Pin AD/DA in den Eingangszustand eines Adreßsignales. Es wird angenommen, daß der RAM 3 als Reaktion auf das von dem Multiplex-Pin AD/DA eingegebene Adreßsignal ausgewählt ist. In diesem Fall wird von dem Chip-Auswahlpin ein "H"-pegeliges Signal ausgegeben. Wenn ein "H"-pegeliges Signal an den Lesepin RD angelegt ist, geht der Multiplex-Pin AD/DA in den Datenausgabezustand. Folglich werden die vom RAM 3 ausgelesenen Daten von dem Multiplex-Pin AD/DA ausgegeben.
• (3) Wenn ein "H"-pegeliges Signal an den Steuerpin EXT angelegt ist und der ROM 3 als Reaktion auf ein Adreßsignal ausgewählt ist, tritt folgender Betrieb auf: Wenn ein "L"-pegeliges Signal an den Lesepin RD angelegt ist, geht der Multiplex-Pin AD/DA in den Eingangszustand eines Adreßsignales. Es wird angenommen, daß der ROM 2 als Reaktion auf das vom Multiplex-Pin AD/DA eingegebene Adreßsignal ausgewählt wird. In diesem Fall wird von dem Chip-Auswahlpin ein "L"-pegeliges Signal ausgegeben. Folglich wird das EPROM 30 aktiv gemacht. Zusätzlich geht der Anschluß/ Adreßpin PORT/AD in den Ausgangszustand. Wenn ein "H"-pegeliges Signal an den Lesepin RD angelegt ist, wird der Multiplex-Pin AD/DA in den Eingangszustand eines Adreßsignales erhalten. Folglich wird das an den Multiplex-Pin AD/DA angelegte Adreßsignal auf den Anschluß/Adreßpin PORT/AD übertragen und von hier ausgegeben. Das vom Anschluß/Adreßpin PORT/AD ausgegebene Adreßsignal wird an das EPROM 30 angelegt. Auf die oben beschriebene Art und Weise werden Daten von dem EPROM 30 ausgelesen, nicht von dem ROM 2.

Wie oben beschrieben, benötigt der multifunktionale Speicher entsprechend diesem Ausführungsbeispiel keine komplizierte zusätzliche Schaltung zum Verwenden des externen EPROM, was wiederum zum Beispiel beim häufigen Ändern einer ROM-Struktur bei der Erprobungsherstellung und Auswertung oder dergleichen günstig ist.

Währenddessen wird bei dem in den Fig. 1 und 2 gezeigten Ausführungsbeispiel ein Masken-ROM als nicht-wiederprogrammierbare Speichereinrichtung verwendet. Es kann jedoch auch ein OTPROM als nicht-wiederprogrammierbare Speichereinrichtung verwendet werden. In diesem Fall ist es notwendig, dasselbe Schaltungssystem zu verwenden, um den gleichen Effekt zu erhalten.

Obwohl in den Fig. 1 und 2 lediglich ein einziger Multiplex- Pin AD/DA gezeigt ist, um die Beschreibung zu vereinfachen, existieren in Wirklichkeit eine Mehrzahl von Multiplex-Pins AD/DA. Schließlich stellt das in Fig. 1 gezeigte Schaltungssystem ein grundsätzliches Schaltungssystem dar. Es sollte bemerkt werden, daß diese Erfindung nicht auf dieses Schaltungssystem begrenzt ist. Es können beispielsweise verschiedene Schaltungen verwendet werden, um den gleichen Effekt zu erhalten.

Wie oben beschrieben, können entsprechend dieser Erfindung externe programmierbare Speichereinrichtungen einfach verwendet werden, ohne zusätzliche Schaltungen anstatt der internen nicht-wiederprogrammierbaren Speichereinrichtung bei der Erprobungsherstellung und Auswertung oder dergleichen zu benötigen. Das führt nicht zu einer Differenz in den Zeitabläufen, die durch ein zusätzliches Schaltungssystem verursacht werden, wenn eine zusätzliche Schaltung benötigt wird, und führt nicht zu einer Fehlfunktion, die durch eine Verbindung oder dergleichen verursacht wird. Ferner kann nicht nur beim Zeitpunkt der Erprobung, Herstellung und Auswertung, sondern auch dann, wenn ein Fehler zum Beispiel beim Anwender auftritt, durch Verwenden der externen programmierbaren Speichereinrichtung leicht geprüft werden, ob oder nicht ein Fehler in einem Teil der internen nicht-wiederprogrammierbaren Speichereinrichtung auftritt. Wenn ein Fehler in der internen Speichereinrichtung aufgetreten ist, können ferner Maßnahmen zur Behebung des Fehlers leicht durchgeführt werden, ohne die integrierte Halbleiterschaltung zu ersetzen, dadurch, daß immer die externe Speichereinrichtung verwendet wird.

Claims (12)

1. Multifunktionaler Speicher mit

• - einer nicht-wiederprogrammierbaren internen Speichereinrichtung (2),
• - einer programmierbaren Speichereinrichtung (3),
• - einer mit der internen Speichereinrichtung (2) und der programmierbaren Speichereinrichtung (3) verbundenen Steuereinrichtung (6, 8, 17, 18),
• - einem ein erstes und ein zweites Steuersignal empfangenden, mit der Steuereinrichtung (6, 8, 17, 18) verbundenen ersten Eingangsanschluß (EXT) zum Versetzen der internen Speichereinrichtung (2) in den Betriebszustand als Reaktion auf das erste Steuersignal und zum Versetzen der internen Speichereinrichtung (2) in den Nicht-Betriebszustand als Reaktion auf das zweite Steuersignal,
• - einem Adreßsignal empfangenden, mit der Steuereinrichtung (6, 8, 17, 18), der internen und der programmierbaren Speichereinrichtung (2, 3) verbundenen Eingangs-/Ausgangsanschluß (AD/DA) zum Auswählen der internen und der programmierbaren Speichereinrichtung (2, 3) und
• - einem mit der Steuereinrichtung (6, 8, 17, 18) verbundenen ersten Ausgangsanschluß () zum Ausgeben eines ersten Signales als Reaktion auf das erste Steuersignal zum Versetzen einer programmierbaren externen Speichereinrichtung (30) in den Nicht-Betriebszustand und zum Ausgeben eines zweiten Signales als Reaktion auf das zweite Steuersignal zum Versetzen der externen Speichereinrichtung (30) in den Betriebszustand,

dadurch gekennzeichnet, daß die Steuereinrichtung (6, 8, 17, 18) eine Auswahleinrichtung (6) aufweist zum Anlegen des ersten Signales an den ersten Ausgangsanschluß () zum Versetzen der externen Speichereinrichtung (30) in den Nicht-Betriebszustand als Reaktion auf das an den ersten Empfangsanschluß (EXT) angelegte zweite Steuersignal, wenn die programmierbare Speichereinrichtung (3) als Reaktion auf das an den Eingangs-/Ausgangsanschluß (AD/DA) angelegte Adreßsignal ausgewählt ist.

2. Multifunktionaler Speicher nach Anspruch 1, gekennzeichnet durch:

• - einen zweiten Eingangsanschluß (RD), der ein drittes oder ein viertes Steuersignal empfängt und
• - einen zweiten Ausgangsanschluß (PORT/AD),

wobei die Steuereinrichtung (6, 8, 17, 28) das an den Eingangs/ Ausgangsanschluß (AD/DA) angelegte Adreßsignal an die interne Speichereinrichtung (2) als Reaktion auf das erste Steuersignal und das dritte Steuersignal anlegt, die von der internen Speichereinrichtung (2) ausgelesenen Daten als Reaktion auf das erste Steuersignal und das vierte Steuersignal an dem Eingangs/Ausgangsanschluß (AD/DA) anlegt, und ein an den Eingangs/Ausgangsanschluß (AD/DA) angelegtes Adreßsignal an den zweiten Ausgangsanschluß (PORT/AD) als Reaktion auf das zweite Steuersignal anlegt.

3. Multifunktionaler Speicher nach Anspruch 2, dadurch gekennzeichnet, daß die Auswahleinrichtung (6) auf das Adreßsignal zur Auswahl einer der internen Speichereinrichtung (2) und der programmierbaren Speichereinrichtung (3) reagiert, wobei die Auswahleinrichtung (6) ein vorbestimmtes Auswahlsignal ausgibt, wenn die interne Speichereinrichtung (2) ausgewählt ist, und die Steuereinrichtung (6, 8, 17, 18) als Reaktion auf das zweite Steuersignal und das vorbestimmte Auswahlsignal das zweite Signal an den ersten Ausgangsanschluß () anlegt.

4. Multifunktionaler Speicher nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die Steuereinrichtung aufweist:

• - eine logische Prozeßeinrichtung (18), die das erste oder das zweite Steuersignal von dem ersten Eingangsanschluß (EXT) und das dritte oder das vierte Steuersignal von dem zweiten Eingangsanschluß (RD) zum Ausgeben eines ersten Logiksignales als Reaktion auf das erste und das vierte Steuersignal empfängt, und die sonst ein zweites Logiksignal ausgibt,
• - eine erste Puffereinrichtung (8), die zwischen der internen Speichereinrichtung (2) und dem Eingangs/Ausgangsanschluß (AD/DA) verbunden ist, und die als Reaktion auf das erste Logiksignal von der logischen Prozeßeinrichtung (18) leitend gemacht wird, während sie als Reaktion auf das zweite Logiksignal nichtleitend gemacht wird,
• - eine Halteeinrichtung (7), die auf ein extern angelegtes, vorbestimmtes Zeitablaufsignal reagiert, zum Halten des an den Eingangs/Ausgangsanschluß (AD/DA) angelegten Adreßsignales, und
• - eine zweite Puffereinrichtung (11), die zwischen der Halteeinrichtung (7) und dem zweiten Ausgangsanschluß (PORT/AD) verbunden ist, und die als Reaktion auf das erste Steuersignal von dem ersten Eingangsanschluß (EXT) nichtleitend gemacht wird, während sie als Reaktion auf das zweite Steuersignal von dem ersten Eingangsanschluß (EXT) leitend gemacht wird.

5. Multifunktionaler Speicher nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß die Steuereinrichtung aufweist:

• - eine erste logische Prozeßeinheit (17), die das erste oder das zweite Steuersignal von dem ersten Eingangsanschluß (EXT) und das vorbestimmte Auswahlsignal von der Auswahleinrichtung (6) zum Anlegen des zweiten Signales an den ersten Ausgangsanschluß () als Reaktion auf das zweite Steuersignal und das vorbestimmte Auswahlsignal empfängt, und die sonst das erste Signal an den ersten Ausgangsanschluß () anlegt,
• - eine zweite Logikeinrichtung (18), die das erste oder das zweite Signal von der ersten logischen Prozeßeinrichtung (17) und das dritte oder das vierte Steuersignal von dem zweiten Eingangsanschluß (RD) zum Ausgeben eines ersten Logiksignales als Reaktion auf das erste Signal und das vierte Steuersignal empfängt, und die sonst ein zweites Logiksignal ausgibt,
• - eine erste Puffereinrichtung (8), die zwischen den Ausgängen der internen Speichereinrichtung (2) und der programmierbaren Speichereinrichtung (3) und dem Eingangs/Ausgangsanschluß (AD/DA) verbunden ist, die als Reaktion auf das erste Logiksignal von der ersten logischen Prozeßeinrichtung (17) leitend gemacht wird, während sie als Reaktion auf das zweite davon stammende Logiksignal nichtleitend gemacht wird,
• - eine Halteeinrichtung (7), die zum Halten des an den Eingangs/Ausgangsanschluß (AD/DA) angelegten Adreßsignales auf ein extern angelegtes, vorbestimmtes Zeitablaufsignal reagiert, und
• - eine zweite Puffereinrichtung (11), die zwischen der Halteeinrichtung (7) und dem zweiten Ausgangsanschluß (PORT/AD) verbunden ist, die als Reaktion auf das erste Steuersignal von dem ersten Eingangsanschluß (EXT) nichtleitend gemacht wird, während sie als Reaktion auf das zweite Steuersignal von dem ersten Eingangsanschluß (EXT) nichtleitend gemacht wird.

6. Multifunktionaler Speicher nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die interne Speichereinrichtung (2) einen ROM (2) aufweist.

7. Multifunktionaler Speicher nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die programmierbare Speichereinrichtung (3) einen RAM-Speicher (3) aufweist.

8. Multifunktionaler Speicher nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die Auswahleinrichtung (6) einen Dekoder (6) aufweist.

9. Multifunktionaler Speicher nach einem der Ansprüche 1 bis 8, gekennzeichnet durch einen dritten Eingangsanschluß (ALE), der ein Haltesignal empfängt, das an die Halteeinrichtung (7) angelegt werden soll.

10. Betriebsverfahren für einen in einem der Ansprüche 1 bis 9 beschriebenen multifunktionalen Speicher mit einem Eingangsanschluß (EXT), der ein erstes oder ein zweites Steuersignal empfängt und einem Ausgangsanschluß (), bei der anstatt der internen Speichereinrichtung (2) eine programmierbare externe Speichereinrichtung (30) verwendet werden kann, gekennzeichnet durch die Schritte:

• - Versetzen der internen Speichereinrichtung (2) in den Betriebszustand und Anlegen des ersten Signales an den Ausgangsanschluß () zum Versetzen der externen Speichereinrichtung (30) in den Nicht-Betriebszustand als Reaktion auf das an den ersten Eingangsanschluß (EXT) angelegte erste Steuersignal, und
• - Versetzen der internen Speichereinrichtung (2) in den Nicht- Betriebszustand und Anlegen des zweiten Signales an den ersten Ausgangsanschluß () zum Versetzen der externen Speichereinrichtung (30) in den Betriebszustand als Reaktion auf das an den Eingangsanschluß (EXT) angelegte zweite Steuersignal.