JPH05314277A - ポート制御回路 - Google Patents
ポート制御回路Info
- Publication number
- JPH05314277A JPH05314277A JP4146686A JP14668692A JPH05314277A JP H05314277 A JPH05314277 A JP H05314277A JP 4146686 A JP4146686 A JP 4146686A JP 14668692 A JP14668692 A JP 14668692A JP H05314277 A JPH05314277 A JP H05314277A
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- JP
- Japan
- Prior art keywords
- mode
- port
- input
- register
- output
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/382—Information transfer, e.g. on bus using universal interface adapter
- G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】
【目的】 入出力端子がタイマモードの状態のまま、プ
ログラムで入出力端子の状態を任意に設定する。 【構成】 ポートモードレジスタ４への書き込み信号２
３のタイミングでセットし、読み出し信号２２でリセッ
トするフリップフロップ１０と、フリップフロップ１０
の出力を有効にするためのモードレジスタ９を有してい
る。モードレジスタ９に状態指定をすることで入出力端
子６がタイマモードに設定されている場合にでも、一時
的にポートモードに設定し、タイマ５の出力状態に関係
なく、入出力端子６の状態を決めるためにポートモード
レジスタ４の対応するビットに所望のデータを書き込
む。この時発生する書き込み信号２３で、フリップフロ
ップ１０がセットされ、ポートモードレジスタ４の内容
が入試力端子６から外部へ出力される。
ログラムで入出力端子の状態を任意に設定する。 【構成】 ポートモードレジスタ４への書き込み信号２
３のタイミングでセットし、読み出し信号２２でリセッ
トするフリップフロップ１０と、フリップフロップ１０
の出力を有効にするためのモードレジスタ９を有してい
る。モードレジスタ９に状態指定をすることで入出力端
子６がタイマモードに設定されている場合にでも、一時
的にポートモードに設定し、タイマ５の出力状態に関係
なく、入出力端子６の状態を決めるためにポートモード
レジスタ４の対応するビットに所望のデータを書き込
む。この時発生する書き込み信号２３で、フリップフロ
ップ１０がセットされ、ポートモードレジスタ４の内容
が入試力端子６から外部へ出力される。
Description
【０００１】
【産業上の利用分野】本発明は、周辺装置を内蔵するマ
イクロコンピュータにおいて、特に機能が多重化された
ポートの制御回路に関する。
イクロコンピュータにおいて、特に機能が多重化された
ポートの制御回路に関する。
【０００２】
【従来の技術】ＲＯＭ，ＲＡＭ，シリアルインターフェ
イス，タイマ，割込みコントローラ，ポートなどの周辺
制御装置をＣＰＵと共に同一半導体基板上に集積するマ
イクロコンピュータにおいては、従来これらの周辺装置
の機能端子とポートの端子とを多重化して利用すること
が多い。これは、マイクロコンピュータの利用者が多種
多様であり、必ずしも内蔵された周辺装置の全機能を利
用するとは限らず、利用しない周辺機能に対応する端子
は、汎用的な入出力ポートとして利用できるという利便
を配慮したためである。
イス，タイマ，割込みコントローラ，ポートなどの周辺
制御装置をＣＰＵと共に同一半導体基板上に集積するマ
イクロコンピュータにおいては、従来これらの周辺装置
の機能端子とポートの端子とを多重化して利用すること
が多い。これは、マイクロコンピュータの利用者が多種
多様であり、必ずしも内蔵された周辺装置の全機能を利
用するとは限らず、利用しない周辺機能に対応する端子
は、汎用的な入出力ポートとして利用できるという利便
を配慮したためである。
【０００３】このような構成のマイクロコンピュータに
おいて、特にタイマの出力端子と多重化されたポートに
関する利用例を図３，図４，図５を用いて説明する。
おいて、特にタイマの出力端子と多重化されたポートに
関する利用例を図３，図４，図５を用いて説明する。
【０００４】図３は、入出力ポートとタイマ出力に関す
る回路構成例の図である。図４は、図３におけるタイマ
の構成例である。図５は、このタイマを利用したときの
パルス出力例である。
る回路構成例の図である。図４は、図３におけるタイマ
の構成例である。図５は、このタイマを利用したときの
パルス出力例である。
【０００５】図３の回路は、内部バス１，ポートモード
コントロールレジスタ（ＰＭＣ）２，ポートモードレジ
スタ（ＰＭ）３，ポートレジスタ（Ｐ）４，タイマ５，
入出力端子６，入力端子７，セレクタ８，書込み信号Ｗ
Ｒ２０，２１，２３，読み出し信号２２，書込み／読み
出し信号ＲＤ／ＷＲ２４から構成されている。
コントロールレジスタ（ＰＭＣ）２，ポートモードレジ
スタ（ＰＭ）３，ポートレジスタ（Ｐ）４，タイマ５，
入出力端子６，入力端子７，セレクタ８，書込み信号Ｗ
Ｒ２０，２１，２３，読み出し信号２２，書込み／読み
出し信号ＲＤ／ＷＲ２４から構成されている。
【０００６】入出力端子６は、入出力ポートとタイマ５
の出力とが多重化されている。入力端子７も、通常他の
入出力端子と多重化するが、本特許の説明とは直接関係
がないため、図示を省略しタイマ５に対するトリガ信号
としてのみ表現している。
の出力とが多重化されている。入力端子７も、通常他の
入出力端子と多重化するが、本特許の説明とは直接関係
がないため、図示を省略しタイマ５に対するトリガ信号
としてのみ表現している。
【０００７】ポートモードコントロールレジスタ２は、
入出力端子６をポートモードか、タイマモードかにビッ
ト単位で指定するためのレジスタであり、論理０でポー
トモード、論理１でタイマモードを指定する。ポートモ
ードコントロールレジスタ２の出力は、セレクタ８に入
力しており、論理０のときにポートレジスタ４側を選択
し、論理１のときにタイマ５側を選択する。
入出力端子６をポートモードか、タイマモードかにビッ
ト単位で指定するためのレジスタであり、論理０でポー
トモード、論理１でタイマモードを指定する。ポートモ
ードコントロールレジスタ２の出力は、セレクタ８に入
力しており、論理０のときにポートレジスタ４側を選択
し、論理１のときにタイマ５側を選択する。
【０００８】ポートモードレジスタ３は、入出力端子６
がポートモードに設定されているとき、入力モードか出
力モードかをビット単位に指定するためのレジスタで、
論理０のときに出力モード、論理１のときに入力モード
に設定される。
がポートモードに設定されているとき、入力モードか出
力モードかをビット単位に指定するためのレジスタで、
論理０のときに出力モード、論理１のときに入力モード
に設定される。
【０００９】書込み信号ＷＲ２０，２１，２３は、それ
ぞれポートモードコントロールレジスタ２，ポートモー
ドレジスタ３，ポートレジスタ４への書込み信号であ
り、読み出し信号２２は、入出力端子６の状態を読み出
すための読み出し信号であり、書込み／読み出し信号Ｒ
Ｄ／ＷＲ２４はタイマ５内のレジスタへの書込み，読み
出しをするための信号である。
ぞれポートモードコントロールレジスタ２，ポートモー
ドレジスタ３，ポートレジスタ４への書込み信号であ
り、読み出し信号２２は、入出力端子６の状態を読み出
すための読み出し信号であり、書込み／読み出し信号Ｒ
Ｄ／ＷＲ２４はタイマ５内のレジスタへの書込み，読み
出しをするための信号である。
【００１０】図４は、前記タイマ５内の構成を示したも
のである。このものは、タイマ１００，コンペアレジス
タ１０１，１０２，セット／リセット可能なフリップフ
ロップ（ＦＦ）１０３から構成される。フリップフロッ
プ１０３の出力は、入出力端子６を経由して外部に出力
される。また、入力端子７は、タイマ１００をクリア
し、カウントを開始するためのトリガ信号が入力するも
のである。図中のφはタイマ１００からのカウントクロ
ックを表している。
のである。このものは、タイマ１００，コンペアレジス
タ１０１，１０２，セット／リセット可能なフリップフ
ロップ（ＦＦ）１０３から構成される。フリップフロッ
プ１０３の出力は、入出力端子６を経由して外部に出力
される。また、入力端子７は、タイマ１００をクリア
し、カウントを開始するためのトリガ信号が入力するも
のである。図中のφはタイマ１００からのカウントクロ
ックを表している。
【００１１】図５（ａ），（ｂ），（ｃ）は、図４のタ
イマを利用した時の、パルス出力波形の例である。図５
（ａ）を用いて、パルス出力の一例を説明する。マイク
ロコンピュータの外部からトリガ信号が入力端子７に入
力すると、タイマ１００がカウントアップを開始する。
コンペアレジスタ１０１，１０２には出力パルスをアク
ティブにする時間情報、インアクティブにする時間情報
がそれぞれ事前にＣＰＵによって格納されていると仮定
する。
イマを利用した時の、パルス出力波形の例である。図５
（ａ）を用いて、パルス出力の一例を説明する。マイク
ロコンピュータの外部からトリガ信号が入力端子７に入
力すると、タイマ１００がカウントアップを開始する。
コンペアレジスタ１０１，１０２には出力パルスをアク
ティブにする時間情報、インアクティブにする時間情報
がそれぞれ事前にＣＰＵによって格納されていると仮定
する。
【００１２】タイマ１００の値と、コンペアレジスタ１
０１の値との一致状態が発生したタイミングで、フリッ
プフロップ１０３がセットされ、出力パルスがアクティ
ブとなる。その後、コンペアレジスタ１０２の値との一
致タイミングでフリップフロップ１０３をリセットし、
フリップフロップ１０３がインアクティブとなる。
０１の値との一致状態が発生したタイミングで、フリッ
プフロップ１０３がセットされ、出力パルスがアクティ
ブとなる。その後、コンペアレジスタ１０２の値との一
致タイミングでフリップフロップ１０３をリセットし、
フリップフロップ１０３がインアクティブとなる。
【００１３】通常は、このような方法でパルス出力を実
現するわけであるが、システムの動作状態、プログラム
の実行状態によっては、パルス出力の状態に係わらず、
急遽ハイレベル固定、またはロウレベル固定に設定する
必要が発生することもある。
現するわけであるが、システムの動作状態、プログラム
の実行状態によっては、パルス出力の状態に係わらず、
急遽ハイレベル固定、またはロウレベル固定に設定する
必要が発生することもある。
【００１４】図５（ｂ），（ｃ）はハイレベル固定の例
で、（ｂ）は外部からのトリガ信号に関係なくハイレベ
ルを出力し続ける場合、（ｃ）は次のトリガ信号までの
間ハイレベルを出力し続ける場合を表している。
で、（ｂ）は外部からのトリガ信号に関係なくハイレベ
ルを出力し続ける場合、（ｃ）は次のトリガ信号までの
間ハイレベルを出力し続ける場合を表している。
【００１５】いずれの場合にしても、従来は図３におけ
るポートレジスタ４に所望のデータを書き込んだ上で、
ポートモードコントロールレジスタ２をポートモードに
設定し、ポートモードレジスタ３を出力モードに設定す
ることで対処している。
るポートレジスタ４に所望のデータを書き込んだ上で、
ポートモードコントロールレジスタ２をポートモードに
設定し、ポートモードレジスタ３を出力モードに設定す
ることで対処している。
【００１６】以上説明した構成に関しては、ＮＥＣのシ
ングルチップマイクロコンピュータ７８Ｋ／ＩＩＩまた
は７８Ｋ／ＶＩのユーザズマニュアルに詳細が記述され
ている。
ングルチップマイクロコンピュータ７８Ｋ／ＩＩＩまた
は７８Ｋ／ＶＩのユーザズマニュアルに詳細が記述され
ている。
【００１７】
【発明が解決しようとする課題】前述したように、機能
が多重化された端子の出力をＣＰＵから直接走査するた
めには、タイマモードから一旦ポートモードコントロー
ルレジスタ２を再設定することでポートモードに切り換
えなければならない。それほど複雑な処理ではないとは
言え、応用例によっては緊急を要する場合もあり、処理
速度が要求される場合にはプログラム処理だけでは対応
できない場合も起こり得るという問題があった。
が多重化された端子の出力をＣＰＵから直接走査するた
めには、タイマモードから一旦ポートモードコントロー
ルレジスタ２を再設定することでポートモードに切り換
えなければならない。それほど複雑な処理ではないとは
言え、応用例によっては緊急を要する場合もあり、処理
速度が要求される場合にはプログラム処理だけでは対応
できない場合も起こり得るという問題があった。
【００１８】本発明の目的は、タイマモードの状態のま
ま、プログラムで入出力端子の状態を任意に設定できる
ポート制御回路を提供することにある。
ま、プログラムで入出力端子の状態を任意に設定できる
ポート制御回路を提供することにある。
【００１９】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係るポート制御回路は、入出力端子と、セ
レクタと、フリップフロップと、モードレジスタとを有
するポート制御回路であって、入出力端子は、タイマと
ポートレジスタとの出力が多重化されたものであり、セ
レクタは、入出力端子をタイマモード、又はポートモー
ドに切替えるものであり、フリップフロップは、ポート
レジスタへの書込み信号によりセットされ、セレクタに
モードをポートモードに切替える指令を発するものであ
り、モードレジスタは、フリップフロップの出力を有効
にするものである。
め、本発明に係るポート制御回路は、入出力端子と、セ
レクタと、フリップフロップと、モードレジスタとを有
するポート制御回路であって、入出力端子は、タイマと
ポートレジスタとの出力が多重化されたものであり、セ
レクタは、入出力端子をタイマモード、又はポートモー
ドに切替えるものであり、フリップフロップは、ポート
レジスタへの書込み信号によりセットされ、セレクタに
モードをポートモードに切替える指令を発するものであ
り、モードレジスタは、フリップフロップの出力を有効
にするものである。
【００２０】
【作用】入出力ポートとタイマからのパルス出力が同一
端子に多重化されている場合、前記端子の機能をポート
モードか、タイマモードかに指定するためのポートモー
ド指定手段を有し、前記ポートモード指定手段によって
前記端子がタイマモードに指定されている場合において
も、前記ポートモード指定手段をポートモードに再指定
することなく、前記端子を一時的に入出力ポートとし
て、前記ＣＰＵからのアクセス手段によって操作する。
端子に多重化されている場合、前記端子の機能をポート
モードか、タイマモードかに指定するためのポートモー
ド指定手段を有し、前記ポートモード指定手段によって
前記端子がタイマモードに指定されている場合において
も、前記ポートモード指定手段をポートモードに再指定
することなく、前記端子を一時的に入出力ポートとし
て、前記ＣＰＵからのアクセス手段によって操作する。
【００２１】
【実施例】以下、本発明の実施例を図により説明する。
【００２２】（実施例１）図１は、本発明の実施例１を
示すブロック図である。
示すブロック図である。
【００２３】図１の回路においては、内部バス１，ポー
トモードコントロールレジスタ（ＰＭＣ）２，ポートモ
ードレジスタ（ＰＭ）３，ポートレジスタ（Ｐ）４，タ
イマ５，入出力端子６，入力端子７，セレクタ８，書込
み信号ＷＲ２０，２１，２３，読み出し信号２２，書込
み／読み出し信号ＲＤ／ＷＲ２４までは図３における従
来例の構成と同一である。
トモードコントロールレジスタ（ＰＭＣ）２，ポートモ
ードレジスタ（ＰＭ）３，ポートレジスタ（Ｐ）４，タ
イマ５，入出力端子６，入力端子７，セレクタ８，書込
み信号ＷＲ２０，２１，２３，読み出し信号２２，書込
み／読み出し信号ＲＤ／ＷＲ２４までは図３における従
来例の構成と同一である。
【００２４】加えて、本実施例では、ポートレジスタ４
への書込み信号ＷＲ２３のタイミングでセットし、読み
出し信号２２でリセットするフリップフロップ（ＦＦ）
１０と、フリップフロップ１０の出力を有効にするため
のモードレジスタ（Ｍ）９と、モードレジスタ９へデー
タを設定するための書込み信号ＷＲ２５が追加されてい
る。
への書込み信号ＷＲ２３のタイミングでセットし、読み
出し信号２２でリセットするフリップフロップ（ＦＦ）
１０と、フリップフロップ１０の出力を有効にするため
のモードレジスタ（Ｍ）９と、モードレジスタ９へデー
タを設定するための書込み信号ＷＲ２５が追加されてい
る。
【００２５】モードレジスタ９は、ポートモードコント
ロールレジスタ２がタイマモードに設定されている場合
にでも、一時的にポートモードの指定をするためのレジ
スタであり、論理０のときに無効、論理１のときにフリ
ップフロップ１０の出力を有効にし、且つセレクタ８を
ポートレジスタ４側に指定する機能を有している。
ロールレジスタ２がタイマモードに設定されている場合
にでも、一時的にポートモードの指定をするためのレジ
スタであり、論理０のときに無効、論理１のときにフリ
ップフロップ１０の出力を有効にし、且つセレクタ８を
ポートレジスタ４側に指定する機能を有している。
【００２６】本機能を指定するためには、事前にモード
レジスタ９に対して書込み信号ＷＲ２５で対応するビッ
トに論理１を書き込んでおく。
レジスタ９に対して書込み信号ＷＲ２５で対応するビッ
トに論理１を書き込んでおく。
【００２７】その後の動作は、従来例で説明した内容と
同等であるため詳細は省略するが、タイマ５の出力状態
に関係なく、入出力端子６の状態を決める時には、ポー
トレジスタ４の対応するビットに所望のデータを書き込
む。このとき発生する書き込み信号ＷＲ２３で、フリッ
プフロップ１０がセットされ、モードレジスタ９の対応
するビットの論理が１であることから、セレクタ８はポ
ートレジスタ４側に指定されて、ポートレジスタ４の内
容が入出力端子６から外部へ出力される。
同等であるため詳細は省略するが、タイマ５の出力状態
に関係なく、入出力端子６の状態を決める時には、ポー
トレジスタ４の対応するビットに所望のデータを書き込
む。このとき発生する書き込み信号ＷＲ２３で、フリッ
プフロップ１０がセットされ、モードレジスタ９の対応
するビットの論理が１であることから、セレクタ８はポ
ートレジスタ４側に指定されて、ポートレジスタ４の内
容が入出力端子６から外部へ出力される。
【００２８】このようにすることで、ポートモードコン
トロールレジスタ２をプログラムで操作することなく、
図５における（ｂ）の出力パルスを生成することが可能
になる。
トロールレジスタ２をプログラムで操作することなく、
図５における（ｂ）の出力パルスを生成することが可能
になる。
【００２９】また図１の回路構成例の時には、入出力端
子６からデータを読み出す動作によってフリップフロッ
プ１０をリセットし、入出力端子６をタイマモードに再
度戻すことができる。これは読み出すという操作が必要
であって、読み出したデータには意味はない。
子６からデータを読み出す動作によってフリップフロッ
プ１０をリセットし、入出力端子６をタイマモードに再
度戻すことができる。これは読み出すという操作が必要
であって、読み出したデータには意味はない。
【００３０】以上説明したように、事前にモードレジス
タ９に状態指定することで、プログラム実行時にポート
モードコントロールレジスタ２の操作をすることなく、
つまり入出力端子６がタイマモードの状態のまま、プロ
グラムで入出力端子６の状態を任意に設定することがで
きる。
タ９に状態指定することで、プログラム実行時にポート
モードコントロールレジスタ２の操作をすることなく、
つまり入出力端子６がタイマモードの状態のまま、プロ
グラムで入出力端子６の状態を任意に設定することがで
きる。
【００３１】（実施例２）図２は、本発明の実施例２を
示すブロック図である。
示すブロック図である。
【００３２】図２の回路においては、内部バス１，ポー
トモードコントロールレジスタ２，ポートモードレジス
タ３，ポートレジスタ４，タイマ５，入出力端子６，入
力端子７，セレクタ８，書込み信号ＷＲ２０，２１，２
３，読み出し信号２２，書込み／読み出し信号ＲＤ／Ｗ
Ｒ２４，書込み信号ＷＲ２５のタイミングでセットする
フリップフロップ１０、フリップフロップ１０の出力を
有効にするためのモードレジスタ９，モードレジスタ９
へデータを設定するための書込み信号ＷＲ２５までは、
実施例１と同等である。
トモードコントロールレジスタ２，ポートモードレジス
タ３，ポートレジスタ４，タイマ５，入出力端子６，入
力端子７，セレクタ８，書込み信号ＷＲ２０，２１，２
３，読み出し信号２２，書込み／読み出し信号ＲＤ／Ｗ
Ｒ２４，書込み信号ＷＲ２５のタイミングでセットする
フリップフロップ１０、フリップフロップ１０の出力を
有効にするためのモードレジスタ９，モードレジスタ９
へデータを設定するための書込み信号ＷＲ２５までは、
実施例１と同等である。
【００３３】本実施例において、実施例１と異なる点
は、フリップフロップ１０のリセットを、読み出し信号
２２ではなく外部から入力端子７に入力されるタイマ５
へのトリガ信号で実行する点にある。
は、フリップフロップ１０のリセットを、読み出し信号
２２ではなく外部から入力端子７に入力されるタイマ５
へのトリガ信号で実行する点にある。
【００３４】本機能を指定するためには、事前にモード
レジスタ９に対して書込み信号ＷＲ２５で対応するビッ
トに論理１を書き込んでおく。
レジスタ９に対して書込み信号ＷＲ２５で対応するビッ
トに論理１を書き込んでおく。
【００３５】その後の動作は、実施例１で説明した内容
と同等であるため詳細は省略するが、書込み信号ＷＲ２
３によってセットされたフリップフロップ１０は、入力
端子７からのトリガ信号によってリセットされるため、
ポートモードコントロールレジスタ２をプログラムで操
作することなく、図５における（ｃ）の出力パルスを生
成することが可能になる。
と同等であるため詳細は省略するが、書込み信号ＷＲ２
３によってセットされたフリップフロップ１０は、入力
端子７からのトリガ信号によってリセットされるため、
ポートモードコントロールレジスタ２をプログラムで操
作することなく、図５における（ｃ）の出力パルスを生
成することが可能になる。
【００３６】以上説明したように、事前にモードレジス
タ９に状態指定することで、入出力端子６がタイマモー
ドの状態のまま、プログラム入出力端子６の状態を任意
に設定することができる。
タ９に状態指定することで、入出力端子６がタイマモー
ドの状態のまま、プログラム入出力端子６の状態を任意
に設定することができる。
【００３７】
【発明の効果】以上説明したように本発明は、機能が多
重化された端子の出力をＣＰＵから直接操作するため
に、ポートモードコントロールレジスタを操作し、ポー
トモードに切り換える必要がない。
重化された端子の出力をＣＰＵから直接操作するため
に、ポートモードコントロールレジスタを操作し、ポー
トモードに切り換える必要がない。
【００３８】タイマモードでもポートとして一時的に利
用可能とするモード指定手段を設けることで、入出力端
子がタイマモードのまま、プログラムで入出力端子の状
態を任意に設定することができ、これにより、設定に緊
急を要する応用例にも対応でき、効果は大きい。
用可能とするモード指定手段を設けることで、入出力端
子がタイマモードのまま、プログラムで入出力端子の状
態を任意に設定することができ、これにより、設定に緊
急を要する応用例にも対応でき、効果は大きい。
【図１】本発明の実施例１を示すブロック図である。
【図２】本発明の実施例２を示すブロック図である。
【図３】従来例を示すブロック図である。
【図４】タイマ構成例を示すブロック図である。
【図５】パルス出力例を示す図である。
１ 内部バス ２ ポートモードコントロールレジスタ（ＰＭＣ） ３ ポートモードレジスタ（ＰＭ） ４ ポートレジスタ（Ｐ） ５ タイマ ６ 入出力端子 ７ 入力端子 ８ セレクタ ９ モードレジスタ（Ｍ） １０ フリップフロップ（ＦＦ） ２０，２１，２３，２５ 書込み信号（ＷＲ） ２２ 読み出し信号 ２４ 書込み／読み出し信号（ＲＤ／ＷＲ）
Claims (1)
- 【請求項１】 入出力端子と、セレクタと、フリップフ
ロップと、モードレジスタとを有するポート制御回路で
あって、 入出力端子は、タイマとポートレジスタとの出力が多重
化されたものであり、セレクタは、入出力端子をタイマ
モード、又はポートモードに切替えるものであり、 フリップフロップは、ポートレジスタへの書込み信号に
よりセットされ、セレクタにモードをポートモードに切
替える指令を発するものであり、 モードレジスタは、フリップフロップの出力を有効にす
るものであることを特徴とするポート制御回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4146686A JPH05314277A (ja) | 1992-05-12 | 1992-05-12 | ポート制御回路 |
| US08/056,184 US5491825A (en) | 1992-05-12 | 1993-05-03 | Microprocessor having a functionally multiplexed input and output terminal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4146686A JPH05314277A (ja) | 1992-05-12 | 1992-05-12 | ポート制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05314277A true JPH05314277A (ja) | 1993-11-26 |
Family
ID=15413291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4146686A Pending JPH05314277A (ja) | 1992-05-12 | 1992-05-12 | ポート制御回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5491825A (ja) |
| JP (1) | JPH05314277A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0944467A (ja) * | 1995-07-27 | 1997-02-14 | Sharp Corp | マイクロコンピュータ |
| JPH1083698A (ja) * | 1996-09-05 | 1998-03-31 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| EP2309354B1 (de) * | 2009-10-01 | 2013-03-20 | Siemens Aktiengesellschaft | Vorrichtung und Verfahren zur Simulation |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5951186B2 (ja) * | 1979-10-19 | 1984-12-12 | 日本電信電話株式会社 | 制御装置 |
| US4609985A (en) * | 1982-12-30 | 1986-09-02 | Thomson Components-Mostek Corporation | Microcomputer with severable ROM |
| FR2573890B1 (fr) * | 1984-11-27 | 1987-07-24 | Bendix Electronics Sa | Dispositifs electroniques d'acquisition des signaux periodiques asynchrones |
| JPH0682324B2 (ja) * | 1988-05-23 | 1994-10-19 | 三菱電機株式会社 | 半導体集積回路装置 |
-
1992
- 1992-05-12 JP JP4146686A patent/JPH05314277A/ja active Pending
-
1993
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Also Published As
| Publication number | Publication date |
|---|---|
| US5491825A (en) | 1996-02-13 |
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