JPH03257608A - マイクロコンピューター - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ＩＥ要〕 本発明は、マイクロコｙピ島−ターの低電力化に関し、 量率な手法で、低電力化を実現することを目的とし、 メモリに格納したプログラムを読み出して、コンビー−
ターロジック回路により実行するＩｌにしたマイクロコ
ンビエータ−において、 低電力制御部と、 該メモリをアクセスする時のアドレスと予め設定したア
ドレスを比較する比較手段と、を備え、該比較手段によ
り、アドレス一致を検出した時、該低電力制御部によっ
て、該コンビムーターロジ、り回路を低電力で動作させ
る様に構成する。

〔産業上の利用分野〕

本発明は、マイクロコンビー−ターＫＩＩＩＬ、特に、
低電力で動作させることができるマイクロコンビエータ
−に関する。

一般にマイクロコンビ、−ターは、ＲＯＭ、ＲＡＭ、Ａ
ＬＵ　、プログラムカウンタ、インストックシ冒ンデコ
ーダ、及び、各薯レジスタ等から構成され、このシステ
ムは発振回路で作成された周波数信号に轟いてクロック
ジェネレータで作られたクロック信号によって動作する
。斯かるマイクロコンビ本−夕は、ワンチップの半導体
ペレット上に、Ｃ−ＭＯＳで構成されるに至り、低電圧
電源での動作、及び、低消費電力化が実現された。

ところが、一つのマイクロコンビ、−夕が処理″ｆる対
象には、高速処理を必要とするものから、それほど高速
の処理を必要としｔＬいものまで、各種含まれており、
そのマイクロコンピュータが処理する最高速の対象に合
わせて、発振回路の発振周波数２高く設定する必要があ
る。従って、高速処理しなくともよい場合でも発振局波
＃ｉを高くしｋければたらねいため、消費電力が増大し
、効率が悪化する問題がある。

〔従来′ｊｆ１ｔｒ） このために、従来から、種々の提案がなされている。

その−例を、特開昭６０−１０３４２６号を用いて説明
する。

この例では、第３図の様に、標準発振回路１と、この標
準発振回路１より十分発振周波数が高い第２発振回路２
と、選択回路３と、選択回路３から出力された信号にも
とづいて、コンピュータロジック回路５を動作させるた
めの複数のクロック信号を発生するクロックジェネレー
ター４を具備している。

コンビー−タロシック回路５は、高速も環モードとする
命令と、低速処理モードとする命令を解読する機能が設
げられ、高速処理モードとする命令が実行されると、第
２発振回路２を起動ツーるとともに、選択回路３にセレ
クト信号を送９、第２発振回路２の出力をセレクトｊる
様にｆる。

一方低速モードとする命令が実行されると、標準発振回
路１の出力をセレクトする様たセレクト信号を選択回路
３に送る。

この様に、高速処理モードと低速処理モードな設けて、
高速処理モードの時のみ第２発振回路を起動して、高速
クロックを発生させる様にしているので、低電力化を計
ることが、可能となる。

〔発明が解決しようとする１Ｉｌｊ［）しかしたがら、
上記従来技術においては、コンピューターロジック回路
が実行する命令列の中に、高速モードを指令する命令と
、低速モードを指令する命令を含ませる必要があるため
、既存のプログラムについては、高速処理と、低速処理
の切替え制御を実施できｔＬい問題があった。

〔課題を解決するための手段〕

本発明は、この様た問題を解決するために、第１図に示
す如く、メモリ６に格納したプログラムを読み出して、
コンピューターロジック回路５により実行する様にした
マイクロコンピューターにおいて、 低電力制御部８と。

該メモリをアクセスする時のアドレスと予め設定したア
ドレスを比較する比較手段７と、を備え、該比較手Ｒに
より、アドレス一致を検出した時、蚊低亀力制御部によ
って、該コンピー−ターロジック回路を低電力で動作さ
ゼることを特徴とするマイクロコンビ本−ターな提供す
るものである。

〔作用〕

本発明で◆工、メモリ６　Ｋ格納される７０グラムにつ
いて、低速処理用プログラムと高速処理用プログラムと
を、メモリ空間なわけて格納しておく。

そして、比較手段７に↓す、コンピューターロジック回
路５より出力されるメモリ６のアドレスと、予め設定さ
れている設定アドレスを比較する。

この結果、アドレスが一致したら低電力制御部８により
、低電力制御に一行なう。

これにより、プログラム自体には何等手を加える必要が
ないので、既存のプログラムについても低電力制御が可
能となる。

〔実施例〕

以下、本発明を実施例をもとに説明する。

第２図は、本発明の実施例を示す図で、低電力制御部８
は、低速クロック発生器８ａ、高速クロック発生器８ｂ
、セレクタ８ｃにより構成されろ。

又アドレス設定用のレジスタ１２を設け、アドレスバス
１３を介してアドレスが設定される。

メモリ１０には、例えば、Ｉ１０ポーリング、低速回線
によるデータ転送制御等を行なう低速プログラムと、演
算等を行にうための高速プログラムが分離して格納され
ている。

動作について説明すると、先ずレジスタ１２に低速プロ
グラム格納アドレスの向上位数ビットをデータバス１４
を介して、セットする。

次いで、通常の動作に入る。処理の内容として、演算を
行たった後、その結果をプリンタに出力する例を似って
説明する。

コンピューターロジック回路５は通常高速クロック発生
器８ｂの出力に同期して動作している。

演算は高速処理が要求されることから、メモリ１０内の
高速プログラムが読み出される。

こりために、アドレスバス１３を介して、アドレスか送
出されるが、その上位ビットが比較回路１１にも入力さ
れ、レジスタ１２円のアドレスと比較される。

レジスタ１２内には、低速プログラムが格納されている
アドレスの上位ビットが格納されているとすれば、この
時点では、不一致となる。

この場合は、高速クロック発生器８ｂ出力がそノママコ
ンピューターロジック回路５に出力されるＯ 演算が完了し、結果をプリンタ１５により出力する段階
に入ると、低速プログラムがメモリ１０から読み出され
る。

この場合、アドレスバス１３上のアドレスの上位ビット
がレジスタ１２内のアドレスの上位ビットと一致する。

この場合、低速クロック発生器８ａを起動する一方、高
速クロック発生器８ｂについては、動作を停止させる。

又セレクタ８ｃｌＣ対して、低速クロ、り発生器８麿出
力をセレクトする様に、セレクト信号が出力される。

これにより、コンビａ−タロシック回路５は、低速クロ
ックに従って動作する。

プリンタ１５への出力が完了すると、次は再び演算サイ
クルに入るので、高速クロック発生器８ｂを起動し、セ
レクタ８Ｃにも、高速クロックのセレクト信号を出力す
る。

以上のことを繰り返し、演算を行なう。

〔発明の効果〕

以上の様に、本発明によれば、処理プログラムを読み出
すためのアドレスを利用して高速クロックと低速クロッ
クの切替えを行なっているので、既存の１０グラムにつ
いても、極めて容易に低電力化を実現することができる
。

【図面の簡単な説明】

第１図は、本発明の原理図、第２図は、発明の実施例を
示す図、第３図は、従来技術を示す図である。 図中５はコンビｉ−ターロジック回路、６はメモリ、７
は比較手段、８は低電力側御部である。

Claims (1)

1. 【特許請求の範囲】 メモリ（６）に格納したプログラムを読み出して、コン
   ピューターロジック回路（５）により実行する様にした
   マイクロコンピューターにおいて、低電力制御部（８）
   と、 該メモリをアクセスする時のアドレスと予め設定したア
   ドレスを比較する比較手段（７）と、を備え、該比較手
   段により、アドレス一致を検出した時、該低電力制御部
   によって、該コンピューターロジック回路を低電力で動
   作させることを特徴とするマイクロコンピューター。