JPH0682324B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0682324B2 JPH0682324B2 JP12613388A JP12613388A JPH0682324B2 JP H0682324 B2 JPH0682324 B2 JP H0682324B2 JP 12613388 A JP12613388 A JP 12613388A JP 12613388 A JP12613388 A JP 12613388A JP H0682324 B2 JPH0682324 B2 JP H0682324B2
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- pin
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
Landscapes
- Engineering & Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Read Only Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は書換え不可能な内部記憶手段を含む半導体集
積回路装置に関し、特に多機能化を図った半導体集積回
路装置に関する。
積回路装置に関し、特に多機能化を図った半導体集積回
路装置に関する。
［従来の技術］ 第３図は、従来のICメモリおよびCPUからなるシステム
の試作評価段階における接続図である。
の試作評価段階における接続図である。
図において、ICメモリ10は、パターン変更不可能なROM
を含んでいる。このようなICメモリ10およびCPU20から
なるシステムの試作評価段階においては、ROMに記憶さ
れるデータのパターンを変更して、ICメモリ10およびCP
U20の動作テストを行なう必要がある。そのため、図に
示すように、パターン変更可能なEPROM30をROM部分に外
付けして評価を行なう場合が多い。
を含んでいる。このようなICメモリ10およびCPU20から
なるシステムの試作評価段階においては、ROMに記憶さ
れるデータのパターンを変更して、ICメモリ10およびCP
U20の動作テストを行なう必要がある。そのため、図に
示すように、パターン変更可能なEPROM30をROM部分に外
付けして評価を行なう場合が多い。
第３図において、ICメモリ10は、たとえばマスクROMや
紫外線消去形EPROMチップをプラスチックパッケージに
封入したOTPROM（One Time Programable Read Only Mem
ory）などパターンを変更できないROMを含んだものであ
る。CPU20のマルチプレクスピンAD/DAは、アドレス信号
を出力しおよびデータを入力するためのピンである。マ
ルチプレクスピンAD/DAから出力されるアドレス信号は
ラッチ回路40に与えられる。このアドレス信号は、CPU2
0のアドレスラッチイネーブルピンALEからのタイミング
信号に応答して、定常的にICメモリ10およびEPROM30の
アドレスピンADに与えられる。ICメモリ10およびEPROM3
0のデータピンDAは直接CPU20のマルチプレクスピンAD/D
Aに接続される。ICメモリ10およびEPROM30のチップイネ
ーブルピンには、デコーダ回路50の出力が与えられ
る。
紫外線消去形EPROMチップをプラスチックパッケージに
封入したOTPROM（One Time Programable Read Only Mem
ory）などパターンを変更できないROMを含んだものであ
る。CPU20のマルチプレクスピンAD/DAは、アドレス信号
を出力しおよびデータを入力するためのピンである。マ
ルチプレクスピンAD/DAから出力されるアドレス信号は
ラッチ回路40に与えられる。このアドレス信号は、CPU2
0のアドレスラッチイネーブルピンALEからのタイミング
信号に応答して、定常的にICメモリ10およびEPROM30の
アドレスピンADに与えられる。ICメモリ10およびEPROM3
0のデータピンDAは直接CPU20のマルチプレクスピンAD/D
Aに接続される。ICメモリ10およびEPROM30のチップイネ
ーブルピンには、デコーダ回路50の出力が与えられ
る。
ICメモリ10およびEPROM30は、そのチップイネーブルピ
ン▲▼に与えられる信号が「Ｌ」レベルであるとき
のみ活性状態となる。したがって、外付けのEPROM30を
用いる場合には、デコーダ回路50によりEPROM30のチッ
プイネーブルピン▲▼に「Ｌ」レベルの信号が与え
られ、ICメモリ10のチップイネーブルピン▲▼には
「Ｈ」レベルの信号が与えられる。これにより、ICメモ
リ10のデータピンDAの出力はフローティングレベルとな
り、EPROM30のデータピンDAからのデータと競合しない
ようになっている。
ン▲▼に与えられる信号が「Ｌ」レベルであるとき
のみ活性状態となる。したがって、外付けのEPROM30を
用いる場合には、デコーダ回路50によりEPROM30のチッ
プイネーブルピン▲▼に「Ｌ」レベルの信号が与え
られ、ICメモリ10のチップイネーブルピン▲▼には
「Ｈ」レベルの信号が与えられる。これにより、ICメモ
リ10のデータピンDAの出力はフローティングレベルとな
り、EPROM30のデータピンDAからのデータと競合しない
ようになっている。
なお、第３図の接続図は模式化したものであり、実際に
は、マルチプレクスピンAD/DAは複数本存在し、CPU20か
ら出力されるコントロール信号もシステムによってはも
っと複雑になる。
は、マルチプレクスピンAD/DAは複数本存在し、CPU20か
ら出力されるコントロール信号もシステムによってはも
っと複雑になる。
［発明が解決しようとする課題］ 上記のように、パターン変更不可能なROMあるいはその
ようなROMを含む従来のICメモリにおいては、試作評価
のために外付けのEPROMを使用する際には、デコーダ回
路、ラッチ回路などの追加の回路が必要となっていた。
ようなROMを含む従来のICメモリにおいては、試作評価
のために外付けのEPROMを使用する際には、デコーダ回
路、ラッチ回路などの追加の回路が必要となっていた。
この発明の目的は、試作評価段階などにおける外付けEP
ROM使用時においても追加回路がほとんど不要な、パタ
ーン変更不可能な内部記憶手段を含む多機能半導体集積
回路装置を得ることである。
ROM使用時においても追加回路がほとんど不要な、パタ
ーン変更不可能な内部記憶手段を含む多機能半導体集積
回路装置を得ることである。
［課題を解決するための手段］ この発明に係る半導体集積回路装置は、書換え不可能な
内部記憶手段を含み、その内部記憶手段の代わりに書換
え可能な外部記憶手段を使用することができる半導体集
積回路装置であって、第１の入力端子、第２の入力端
子、出力端子、および制御手段を含む。第１の入力端子
には、制御信号が与えられる。第２の入力端子には、ア
ドレス信号が与えられる。制御手段は、第１の入力端子
に与えられる制御信号に応答して、制御信号が第１の状
態のときに、内部記憶手段を動作状態にし、アドレス信
号を内部記憶手段に与え、かつ外部記憶手段を非動作状
態にするための信号を出力端子から出力し、制御信号が
第２の状態のときに、内部記憶手段を非動作状態にし、
外部記憶手段を動作状態にするための信号を出力端子か
ら出力し、かつアドレス信号を外部記憶手段へ送る。
内部記憶手段を含み、その内部記憶手段の代わりに書換
え可能な外部記憶手段を使用することができる半導体集
積回路装置であって、第１の入力端子、第２の入力端
子、出力端子、および制御手段を含む。第１の入力端子
には、制御信号が与えられる。第２の入力端子には、ア
ドレス信号が与えられる。制御手段は、第１の入力端子
に与えられる制御信号に応答して、制御信号が第１の状
態のときに、内部記憶手段を動作状態にし、アドレス信
号を内部記憶手段に与え、かつ外部記憶手段を非動作状
態にするための信号を出力端子から出力し、制御信号が
第２の状態のときに、内部記憶手段を非動作状態にし、
外部記憶手段を動作状態にするための信号を出力端子か
ら出力し、かつアドレス信号を外部記憶手段へ送る。
［作用］ この発明に係る半導体集積回路装置によれば、試作評価
段階等において、追加回路なしに外部記憶手段を接続す
るだけで、内部記憶手段の代わりに外部記憶手段を使用
することができる。そして、第１の入力端子に与える制
御信号に応じて、内部記憶手段を動作状態にしかつ外部
記憶手段を非動作状態にするかあるいは内部記憶手段を
非動作状態にしかつ外部記憶手段を動作状態にすること
を選択することができる。
段階等において、追加回路なしに外部記憶手段を接続す
るだけで、内部記憶手段の代わりに外部記憶手段を使用
することができる。そして、第１の入力端子に与える制
御信号に応じて、内部記憶手段を動作状態にしかつ外部
記憶手段を非動作状態にするかあるいは内部記憶手段を
非動作状態にしかつ外部記憶手段を動作状態にすること
を選択することができる。
［実施例］ 以下、この発明の一実施例を図面を用いて説明する。
第１図は、この発明の一実施例による多機能メモリの簡
略回路図である。
略回路図である。
この多機能メモリは、主としてマスクROM、RAMおよび入
力ポートをワンチップにしたものである。第１図におい
て、多機能メモリ１は、マスクROM2、RAM3、センスアン
プ4,5、デコーダ６、ラッチ回路７、出力バッファ8,9,1
1、入力バッファ12〜16、NAND回路17、およびAND回路18
を含む。マルチプレクスされたアドレス信号およびデー
タのためのマルチプレクスピンAD/DAは、入力バッファ1
2を介してラッチ回路７の入力端子ｘに接続されてい
る。アドレスラッチイネーブルピンALEは入力バッファ1
3を介してラッチ回路７のラッチ端子ｚに接続されてい
る。ラッチ回路７の出力端子ｙは、出力バッファ11の入
力端子ａに接続されかつデコーダ６の入力端子ｐに接続
されている。出力バッファ11の出力端子ｂはポート／ア
ドレスピンPORT/ADに接続されている。このポート／ア
ドレスピンPORT/ADは入力バッファ16を介して内部回路
（図示せず）に接続されている。
力ポートをワンチップにしたものである。第１図におい
て、多機能メモリ１は、マスクROM2、RAM3、センスアン
プ4,5、デコーダ６、ラッチ回路７、出力バッファ8,9,1
1、入力バッファ12〜16、NAND回路17、およびAND回路18
を含む。マルチプレクスされたアドレス信号およびデー
タのためのマルチプレクスピンAD/DAは、入力バッファ1
2を介してラッチ回路７の入力端子ｘに接続されてい
る。アドレスラッチイネーブルピンALEは入力バッファ1
3を介してラッチ回路７のラッチ端子ｚに接続されてい
る。ラッチ回路７の出力端子ｙは、出力バッファ11の入
力端子ａに接続されかつデコーダ６の入力端子ｐに接続
されている。出力バッファ11の出力端子ｂはポート／ア
ドレスピンPORT/ADに接続されている。このポート／ア
ドレスピンPORT/ADは入力バッファ16を介して内部回路
（図示せず）に接続されている。
デコーダ６の出力端子ｒはROM2に接続され、出力端子ｓ
はRAM3に接続されている。ROM2はセンスアンプ４を介し
て出力バッファ８の入力端子ａに接続されている。RAM3
はセンスアンプ５を介して同様に出力バッファ８の入力
端子ａに接続されている。出力バッファ８の出力端子ｂ
はマルチプレクスピンAD/DAに接続されている。
はRAM3に接続されている。ROM2はセンスアンプ４を介し
て出力バッファ８の入力端子ａに接続されている。RAM3
はセンスアンプ５を介して同様に出力バッファ８の入力
端子ａに接続されている。出力バッファ８の出力端子ｂ
はマルチプレクスピンAD/DAに接続されている。
一方、外部ROMコントロールピン（以下、コントロール
ピンという）EXTは、入力バッファ14を介してNAND回路1
7の一方の入力端子および出力バッファ11の制御端子ｃ
に接続されている。NAND回路17の他方の入力端子にはデ
コーダ６の出力端子ｔが接続されている。デコーダ６の
出力端子ｔからはCSROM信号が出力される。NAND回路17
の出力端子は出力バッファ９の入力端子ａおよびAND回
路18の一方の入力端子に接続されている。AND回路18の
他方の入力端子にはリードピンRDが入力バッファ15を介
して接続されている。AND回路18の出力端子は出力バッ
ファ８の制御端子ｃに接続されている。出力バッファ９
の制御端子ｃには電源電位Vccが与えられている。出力
バッファ９の出力端子ｂはチップセレクトピン▲▼
に接続されている。
ピンという）EXTは、入力バッファ14を介してNAND回路1
7の一方の入力端子および出力バッファ11の制御端子ｃ
に接続されている。NAND回路17の他方の入力端子にはデ
コーダ６の出力端子ｔが接続されている。デコーダ６の
出力端子ｔからはCSROM信号が出力される。NAND回路17
の出力端子は出力バッファ９の入力端子ａおよびAND回
路18の一方の入力端子に接続されている。AND回路18の
他方の入力端子にはリードピンRDが入力バッファ15を介
して接続されている。AND回路18の出力端子は出力バッ
ファ８の制御端子ｃに接続されている。出力バッファ９
の制御端子ｃには電源電位Vccが与えられている。出力
バッファ９の出力端子ｂはチップセレクトピン▲▼
に接続されている。
出力バッファ8,9,11は、ＰチャネルMOSトランジスタQ
1、ＮチャネルMOSトランジスタQ2、NAND回路G1、NOR回
路G2およびインバータG3を含む。これらの出力バッファ
8,9,11は、制御端子ｃに「Ｈ」レベルの信号が与えられ
ているときには入力端子ａに与えられる信号が出力端子
ｂから出力され、制御端子ｃに「Ｌ」レベルの信号が与
えられているときには出力端子ｂはフローティング状態
となる。
1、ＮチャネルMOSトランジスタQ2、NAND回路G1、NOR回
路G2およびインバータG3を含む。これらの出力バッファ
8,9,11は、制御端子ｃに「Ｈ」レベルの信号が与えられ
ているときには入力端子ａに与えられる信号が出力端子
ｂから出力され、制御端子ｃに「Ｌ」レベルの信号が与
えられているときには出力端子ｂはフローティング状態
となる。
マルチプレクスピンAD/DAに与えられるアドレス信号
は、入力バッファ12を介してラッチ回路７に与えられ
る。ラッチ回路７は、アドレスラッチイネーブルピンAL
Eから入力バッファ13を介して与えられるタイミング信
号に応答して、そのアドレス信号をラッチしデコーダ６
に与える。デコーダ６は、そのアドレス信号に応じてRO
M2、RAM3またはポート（図示せず）を選択的に動作状態
にする。
は、入力バッファ12を介してラッチ回路７に与えられ
る。ラッチ回路７は、アドレスラッチイネーブルピンAL
Eから入力バッファ13を介して与えられるタイミング信
号に応答して、そのアドレス信号をラッチしデコーダ６
に与える。デコーダ６は、そのアドレス信号に応じてRO
M2、RAM3またはポート（図示せず）を選択的に動作状態
にする。
一方、コントロールピンEXTに「Ｌ」レベルの信号が与
えられると、出力バッファ11の出力はフローティングレ
ベルとなり、かつ、NAND回路17の出力は「Ｈ」レベルと
なる。このとき、リードピンRDに「Ｈ」レベルの信号が
与えられると、出力バッファ８は入力端子ａに与えられ
る信号をマルチプレクスピンAD/DAに出力する。このと
き、チップセレクトピン▲▼からは「Ｈ」レベルの
信号が出力される。この場合には、内部のROM2、RAM3ま
たは入力ポートが動作することになる。たとえば、アド
レス信号によりROM2が選択された場合には、そのROM2内
の選択されたメモリビットの情報がセンスアンプ４およ
び出力バッファ８を経由してマルチプレクスピンAD/DA
から出力される。
えられると、出力バッファ11の出力はフローティングレ
ベルとなり、かつ、NAND回路17の出力は「Ｈ」レベルと
なる。このとき、リードピンRDに「Ｈ」レベルの信号が
与えられると、出力バッファ８は入力端子ａに与えられ
る信号をマルチプレクスピンAD/DAに出力する。このと
き、チップセレクトピン▲▼からは「Ｈ」レベルの
信号が出力される。この場合には、内部のROM2、RAM3ま
たは入力ポートが動作することになる。たとえば、アド
レス信号によりROM2が選択された場合には、そのROM2内
の選択されたメモリビットの情報がセンスアンプ４およ
び出力バッファ８を経由してマルチプレクスピンAD/DA
から出力される。
次に、コントロールピンEXTに「Ｈ」レベルの信号を与
えた場合について説明する。デコーダ６は、アドレス信
号がROM2を選択する信号であると出力端子ｔから「Ｈ」
レベルのCSROM信号を出力する。それにより、NAND回路1
7の出力は「Ｌ」レベルとなる。そのため、チップセレ
クトピン▲▼からは「Ｌ」レベルの信号が出力され
る。また、この状態で、リードピンRDに「Ｈ」レベルの
信号を与えてもAND回路18の出力は「Ｌ」レベルとなる
ので、出力バッファ８の出力はフローティングレベルと
なる。一方、このとき、出力バッファ11の制御端子ｃに
は「Ｈ」レベルの信号が与えられるので、出力バッファ
11はラッチ回路７にラッチされているアドレス信号をポ
ート／アドレスピンPORT/ADから常時出力する。
えた場合について説明する。デコーダ６は、アドレス信
号がROM2を選択する信号であると出力端子ｔから「Ｈ」
レベルのCSROM信号を出力する。それにより、NAND回路1
7の出力は「Ｌ」レベルとなる。そのため、チップセレ
クトピン▲▼からは「Ｌ」レベルの信号が出力され
る。また、この状態で、リードピンRDに「Ｈ」レベルの
信号を与えてもAND回路18の出力は「Ｌ」レベルとなる
ので、出力バッファ８の出力はフローティングレベルと
なる。一方、このとき、出力バッファ11の制御端子ｃに
は「Ｈ」レベルの信号が与えられるので、出力バッファ
11はラッチ回路７にラッチされているアドレス信号をポ
ート／アドレスピンPORT/ADから常時出力する。
なお、この実施例では、入力ポートとアドレス出力とが
兼用ピンになっている場合を示している。
兼用ピンになっている場合を示している。
第２図は、この実施例の多機能メモリ１のマスクROMの
代わりに外部EPROMを用いる場合の接続図である。第２
図において、CPU20のアドレスラッチイネーブルピンALE
は多機能メモリ１のアドレスラッチイネーブルピンALE
に接続される。CPU20のマルチプレクスピンAD/DAは多機
能メモリ１のマルチプレクスピンAD/DAおよびEPROM30の
データピンDAに接続される。多機能メモリ１のアドレス
ピンADはEPROM30のアドレスピンADに接続される。な
お、多機能メモリ１のアドレスピンADは、第１図におけ
るポート／アドレスピンPORT/ADに相当するる。多機能
メモリ１のチップセレクトピン▲▼はEPROM30のチ
ップイネーブルピン▲▼に接続される。多機能メモ
リ１のコントロールピンEXTは、「Ｈ」レベル（Vccレベ
ル）の信号が与えられるかまたは「Ｌ」レベル（接地レ
ベル）の信号が与えられるかに切換えられるようになっ
ている。
代わりに外部EPROMを用いる場合の接続図である。第２
図において、CPU20のアドレスラッチイネーブルピンALE
は多機能メモリ１のアドレスラッチイネーブルピンALE
に接続される。CPU20のマルチプレクスピンAD/DAは多機
能メモリ１のマルチプレクスピンAD/DAおよびEPROM30の
データピンDAに接続される。多機能メモリ１のアドレス
ピンADはEPROM30のアドレスピンADに接続される。な
お、多機能メモリ１のアドレスピンADは、第１図におけ
るポート／アドレスピンPORT/ADに相当するる。多機能
メモリ１のチップセレクトピン▲▼はEPROM30のチ
ップイネーブルピン▲▼に接続される。多機能メモ
リ１のコントロールピンEXTは、「Ｈ」レベル（Vccレベ
ル）の信号が与えられるかまたは「Ｌ」レベル（接地レ
ベル）の信号が与えられるかに切換えられるようになっ
ている。
次に、第２図のシステムの動作について説明する。ま
ず、コントロールピンEXTに「Ｌ」レベルの信号が与え
られると、多機能メモリ１に内蔵されるマスクROM2やRA
M3にアクセスが行なわれ、外部EPROM30は使用されない
状態となる。すなわち、CPU20のマルチプレクスピンAD/
DAから多機能メモリ１のマルチプレクスピンAD/DAに与
えられるアドレス信号に応答して、多機能メモリ１内の
マスクROM2やRAM3に記憶されるデータが読出され、多機
能メモリ１のマルチプレクスピンAD/DAからCPU20のマル
チプレクスピンAD/DAにそのデータが与えられる。
ず、コントロールピンEXTに「Ｌ」レベルの信号が与え
られると、多機能メモリ１に内蔵されるマスクROM2やRA
M3にアクセスが行なわれ、外部EPROM30は使用されない
状態となる。すなわち、CPU20のマルチプレクスピンAD/
DAから多機能メモリ１のマルチプレクスピンAD/DAに与
えられるアドレス信号に応答して、多機能メモリ１内の
マスクROM2やRAM3に記憶されるデータが読出され、多機
能メモリ１のマルチプレクスピンAD/DAからCPU20のマル
チプレクスピンAD/DAにそのデータが与えられる。
コントロールピンEXTに「Ｈ」レベルの信号が与えられ
ると、多機能メモリ１内のマスクROM2にアクセスが行な
われずEPROM30にアクセスが行なわれる。この場合、CPU
20側から見れば、多機能メモリ１内のマスクROM2にアク
セスする場合と全く同じアドレス選択およびタイミング
の設定によって、マスクROM2の部分については外部EPRO
M30にアクセスが行なわれることになる。すなわち、CPU
20のマルチプレクスピンAD/DAから多機能メモリ１のマ
ルチプレクスピンAD/DAに与えられるアドレス信号がマ
スクROM2を選択する信号である場合には、そのアドレス
信号は多機能メモリ１のアドレスピンADからEPROM30の
アドレスピンADに与えられる。また、多機能メモリ１の
チップセレクトピン▲▼から「Ｌ」レベルの信号が
出力されEPROM30のチップセレクトピン▲▼に与え
られる。それにより、EPROM30が動作状態となり、アド
レス信号に応じて、EPROM30に記憶されているデータが
データピンDAからCPU20のマルチプレクスピンAD/DAに与
えられる。
ると、多機能メモリ１内のマスクROM2にアクセスが行な
われずEPROM30にアクセスが行なわれる。この場合、CPU
20側から見れば、多機能メモリ１内のマスクROM2にアク
セスする場合と全く同じアドレス選択およびタイミング
の設定によって、マスクROM2の部分については外部EPRO
M30にアクセスが行なわれることになる。すなわち、CPU
20のマルチプレクスピンAD/DAから多機能メモリ１のマ
ルチプレクスピンAD/DAに与えられるアドレス信号がマ
スクROM2を選択する信号である場合には、そのアドレス
信号は多機能メモリ１のアドレスピンADからEPROM30の
アドレスピンADに与えられる。また、多機能メモリ１の
チップセレクトピン▲▼から「Ｌ」レベルの信号が
出力されEPROM30のチップセレクトピン▲▼に与え
られる。それにより、EPROM30が動作状態となり、アド
レス信号に応じて、EPROM30に記憶されているデータが
データピンDAからCPU20のマルチプレクスピンAD/DAに与
えられる。
このように、この実施例の多機能メモリにおいては、外
部EPROMを使用する場合に複雑な追加回路が不要なた
め、試作評価段階等でROMパターンをたびたび変更する
場合などに非常に有利となる。
部EPROMを使用する場合に複雑な追加回路が不要なた
め、試作評価段階等でROMパターンをたびたび変更する
場合などに非常に有利となる。
なお、第１図および第２図の実施例において、書換え不
可能な記憶手段としてマスクROMを用いているが、書換
え不可能な記憶手段としてOTPROMを用いた場合でも全く
同様な回路系を適用することによって同様の効果が得ら
れる。
可能な記憶手段としてマスクROMを用いているが、書換
え不可能な記憶手段としてOTPROMを用いた場合でも全く
同様な回路系を適用することによって同様の効果が得ら
れる。
なお、第１図および第２図においては説明を簡単にする
ためマルチプレクスピンAD/DAは１つのみが示されてい
るが、実際にはこのマルチプレクスピンAD/DAは複数本
存在する。また、第１図に示される回路系は、基本的な
回路系を示すものであり、この回路に限定されずその他
種々の回路によっても同様の効果が得られる。
ためマルチプレクスピンAD/DAは１つのみが示されてい
るが、実際にはこのマルチプレクスピンAD/DAは複数本
存在する。また、第１図に示される回路系は、基本的な
回路系を示すものであり、この回路に限定されずその他
種々の回路によっても同様の効果が得られる。
［発明の効果］ 以上のようにこの発明によれば、試作評価段階等におい
て、書換え不可能な内部記憶手段の代わりに書換え可能
な外部記憶手段を複雑な追加回路を必要とすることなく
簡単に使用することができる。そのため、追加回路が必
要である場合に生じる追加回路系によるタイミングのず
れ、配線等による誤動作を誘発することがなくなる。ま
た、試作評価段階のみならず、たとえば市場において不
良が生じた場合などに、書換え可能な外部記憶手段を使
用することにより書換え不可能な内部記憶手段の部分に
不良があるかないかのチェックを容易に行なうことがで
きる。さらに、内部記憶手段に不良が生じた場合に外部
記憶手段を常時使用することによりその半導体集積回路
装置を取替えることなく容易に不良対策を行なうことが
できる。
て、書換え不可能な内部記憶手段の代わりに書換え可能
な外部記憶手段を複雑な追加回路を必要とすることなく
簡単に使用することができる。そのため、追加回路が必
要である場合に生じる追加回路系によるタイミングのず
れ、配線等による誤動作を誘発することがなくなる。ま
た、試作評価段階のみならず、たとえば市場において不
良が生じた場合などに、書換え可能な外部記憶手段を使
用することにより書換え不可能な内部記憶手段の部分に
不良があるかないかのチェックを容易に行なうことがで
きる。さらに、内部記憶手段に不良が生じた場合に外部
記憶手段を常時使用することによりその半導体集積回路
装置を取替えることなく容易に不良対策を行なうことが
できる。
第１図はこの発明の一実施例による多機能メモリの主要
部の簡略回路図である。第２図は第１図に示される多機
能メモリ、外部EPROMおよびCPUの接続図である。第３図
は従来のICメモリ、外部EPROMおよびCPUの接続図であ
る。 図において、１は多機能メモリ、２はマスクROM、３はR
AM、4,5はセンスアンプ、６はデコーダ、７はラッチ回
路、8,9,11は出力バッファ、12〜16は入力バッファ、17
はNAND回路、18はAND回路、AD/DAはマルチプレクスピ
ン、ALEはアドレスラッチイネーブルピン、PORT/ADはポ
ート／アドレスピン、RDはリードピン、EXTは外部ROMコ
ントロールピン、▲▼はチップセレクトピンであ
る。 なお各図中同一符号は同一または相当部分を示す。
部の簡略回路図である。第２図は第１図に示される多機
能メモリ、外部EPROMおよびCPUの接続図である。第３図
は従来のICメモリ、外部EPROMおよびCPUの接続図であ
る。 図において、１は多機能メモリ、２はマスクROM、３はR
AM、4,5はセンスアンプ、６はデコーダ、７はラッチ回
路、8,9,11は出力バッファ、12〜16は入力バッファ、17
はNAND回路、18はAND回路、AD/DAはマルチプレクスピ
ン、ALEはアドレスラッチイネーブルピン、PORT/ADはポ
ート／アドレスピン、RDはリードピン、EXTは外部ROMコ
ントロールピン、▲▼はチップセレクトピンであ
る。 なお各図中同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】書換え不可能な内部記憶手段を含み、その
内部記憶手段の代わりに書換え可能な外部記憶手段を使
用することができる半導体集積回路装置であって、 制御信号が与えられる第１の入力端子、 アドレス信号が与えられる第２の入力端子、 出力端子、および 前記第１の入力端子に与えられる制御信号に応答して、
前記制御信号が第１の状態のときに、前記内部記憶手段
を動作状態にし、前記アドレス信号を前記内部記憶手段
に与え、かつ前記外部記憶手段を非動作状態にするため
の信号を前記出力端子から出力し、前記制御信号が第２
の状態のときに、前記内部記憶手段を非動作状態にし、
前記外部記憶手段を動作状態にするための信号を前記出
力端子から出力し、かつ前記アドレス信号を前記外部記
憶手段へ送る制御手段を備えた半導体集積回路装置。
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| JP12613388A JPH0682324B2 (ja) | 1988-05-23 | 1988-05-23 | 半導体集積回路装置 |
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| JP12613388A JPH0682324B2 (ja) | 1988-05-23 | 1988-05-23 | 半導体集積回路装置 |
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Family Applications (1)
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