JPH01296499A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH01296499A JPH01296499A JP63126133A JP12613388A JPH01296499A JP H01296499 A JPH01296499 A JP H01296499A JP 63126133 A JP63126133 A JP 63126133A JP 12613388 A JP12613388 A JP 12613388A JP H01296499 A JPH01296499 A JP H01296499A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- pin
- storage means
- output
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 230000004044 response Effects 0.000 claims abstract description 7
- 230000003213 activating effect Effects 0.000 claims 1
- 238000009877 rendering Methods 0.000 claims 1
- 230000015654 memory Effects 0.000 abstract description 42
- 230000006870 function Effects 0.000 abstract 1
- 239000000872 buffer Substances 0.000 description 28
- 238000010586 diagram Methods 0.000 description 8
- 238000011156 evaluation Methods 0.000 description 8
- 101150065817 ROM2 gene Proteins 0.000 description 7
- 230000007547 defect Effects 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は書換え不可能な内部記憶手段を含む半導体集
積回路装置に関し、特に多機能化を図った半導体集積回
路装置に関する。
積回路装置に関し、特に多機能化を図った半導体集積回
路装置に関する。
［従来の技術］
第３図は、従来のＩＣメモリおよびＣＰＵからなるシス
テムの試作評価段階における接続図である。
テムの試作評価段階における接続図である。
図において、ＩＣメモリ１０は、パターン変更不可能な
ＲＯＭを含んでいる。このようなＩＣメモリ１０および
ＣＰＵ２０からなるシステムの試作評価段階においては
、ＲＯＭに記憶されるデータのパターンを変更して、Ｉ
Ｃメモリ１０およびＣＰＵ２０の動作テストを行なう必
要がある。そのため、図に示すように、パターン変更可
能なＥＰＲＯＭ３０をＲＯＭ部分に外付けして評価を行
なう場合が多い。
ＲＯＭを含んでいる。このようなＩＣメモリ１０および
ＣＰＵ２０からなるシステムの試作評価段階においては
、ＲＯＭに記憶されるデータのパターンを変更して、Ｉ
Ｃメモリ１０およびＣＰＵ２０の動作テストを行なう必
要がある。そのため、図に示すように、パターン変更可
能なＥＰＲＯＭ３０をＲＯＭ部分に外付けして評価を行
なう場合が多い。
第３図において、ＩＣメモリ１０は、たとえばマスクＲ
ＯＭや紫外線消去形ＥＰＲＯＭチップをプラスチックパ
ッケージに封入したＯＴＦＲＯＭ（Ｏｎｅ Ｔｉｍｅ
ＰｒｏｇｒａｍａｂｌｅＲｅａｄ ０ｎｌｙ
Ｍｅｍｏｒｙ）などパターンを変更できないＲＯＭを含
んだものである。ＣＰＵ２０のマルチプレクスピンＡＤ
／ＤＡは、アドレス信号を出力しおよびデータを入力す
るためのピンである。マルチプレクスピンＡＤ／ＤＡか
ら出力されるアドレス信号はラッチ回路４０に与えられ
る。このアドレス信号は、ＣＰＵ２０のアドレスラッチ
イネーブルピンＡＬＥからのタイミング信号に応答して
、定常的にＩＣメモリ１０およびＥＰＲＯＭ３０のアド
レスピンＡＤに与えられる。ＩＣメモリ］０およびＥＰ
ＲＯＭ３０のデータピンＤＡは直接ＣＰＵ２０のマルチ
プレクスピンＡＤ／ＤＡに接続される。ＩＣメモリ１０
およびＥＰＲＯＭ３０のチップイネーブルピンＣＥには
、デコーダ回路５０の出力か与えられる。
ＯＭや紫外線消去形ＥＰＲＯＭチップをプラスチックパ
ッケージに封入したＯＴＦＲＯＭ（Ｏｎｅ Ｔｉｍｅ
ＰｒｏｇｒａｍａｂｌｅＲｅａｄ ０ｎｌｙ
Ｍｅｍｏｒｙ）などパターンを変更できないＲＯＭを含
んだものである。ＣＰＵ２０のマルチプレクスピンＡＤ
／ＤＡは、アドレス信号を出力しおよびデータを入力す
るためのピンである。マルチプレクスピンＡＤ／ＤＡか
ら出力されるアドレス信号はラッチ回路４０に与えられ
る。このアドレス信号は、ＣＰＵ２０のアドレスラッチ
イネーブルピンＡＬＥからのタイミング信号に応答して
、定常的にＩＣメモリ１０およびＥＰＲＯＭ３０のアド
レスピンＡＤに与えられる。ＩＣメモリ］０およびＥＰ
ＲＯＭ３０のデータピンＤＡは直接ＣＰＵ２０のマルチ
プレクスピンＡＤ／ＤＡに接続される。ＩＣメモリ１０
およびＥＰＲＯＭ３０のチップイネーブルピンＣＥには
、デコーダ回路５０の出力か与えられる。
ＩＣメモリ１０およびＥＰＲＯＭ３０は、そのチップイ
ネーブルピンＣＥに与えられる信号かｒＬＪレベルであ
るときのみ活性状態となる。したがって、外（＝Ｉけの
ＥＰＲＯＭ３０を用いる場合には、デコーダ回路５０に
よりＥＰＲＯＭ３０のチップイネーブルピンＣＥにｒＬ
Ｊレベルの信号が与えられ、ＩＣメモリ１０のチップイ
ネーブルピンＣＥにはｒＨＪレベルの信号が与えられる
。
ネーブルピンＣＥに与えられる信号かｒＬＪレベルであ
るときのみ活性状態となる。したがって、外（＝Ｉけの
ＥＰＲＯＭ３０を用いる場合には、デコーダ回路５０に
よりＥＰＲＯＭ３０のチップイネーブルピンＣＥにｒＬ
Ｊレベルの信号が与えられ、ＩＣメモリ１０のチップイ
ネーブルピンＣＥにはｒＨＪレベルの信号が与えられる
。
これにより、ＩＣメモリ１０のデータビンＤＡの出力は
フローティングレベルとなり、ＥＰＲＯＭ３０のデータ
ビンＤＡからのデータと競合しないようになっている。
フローティングレベルとなり、ＥＰＲＯＭ３０のデータ
ビンＤＡからのデータと競合しないようになっている。
なお、第３図の接続図は模式化したものであり、実際に
は、マルチプレクスピンＡＤ／ＤＡは複数本存在し、Ｃ
ＰＵ２０から出力されるコントロール信号もシステムに
よってはもっと複雑になる。
は、マルチプレクスピンＡＤ／ＤＡは複数本存在し、Ｃ
ＰＵ２０から出力されるコントロール信号もシステムに
よってはもっと複雑になる。
［発明が解決しようとする課題］
上記のように、パターン変更不可能なＲＯＭあるいはそ
のようなＲＯＭを含む従来のＩＣメモリにおいては、試
作評価のために外イー１けのＥＰＲＯＭを使用する際に
は、デコーダ回路、ラッチ回路などの追加の回路が必要
となっていた。
のようなＲＯＭを含む従来のＩＣメモリにおいては、試
作評価のために外イー１けのＥＰＲＯＭを使用する際に
は、デコーダ回路、ラッチ回路などの追加の回路が必要
となっていた。
この発明の目的は、試作評価段階などにおける外付けＥ
ＰＲＯＭ使用時においても追加回路かほとんど不要な、
パターン変更不可能な内部記憶手段を含む多機能半導体
集積回路装置を得ることである。
ＰＲＯＭ使用時においても追加回路かほとんど不要な、
パターン変更不可能な内部記憶手段を含む多機能半導体
集積回路装置を得ることである。
［課題を解決するための手段］
この発明に係る半導体集積回路装置は、書換え不可能な
内部記憶手段を含み、その内部記憶手段の代わりに書換
え可能な外部記憶手段を使用することができる半導体集
積回路装置であって、入力端子、出力端子、および制御
手段を含む。入力端子には、制御信号か与えられる。制
御手段は、入力端子に与えられる制御信号に応答して、
内部記憶手段を動作状態にしかつ外部記憶手段を非動作
状態にするだめの信号を出力端子から出力するか、また
は、内部記憶手段を非動作状態にしかつ外部記憶手段を
動作状態にするための信号を出力端子から出力するもの
である。
内部記憶手段を含み、その内部記憶手段の代わりに書換
え可能な外部記憶手段を使用することができる半導体集
積回路装置であって、入力端子、出力端子、および制御
手段を含む。入力端子には、制御信号か与えられる。制
御手段は、入力端子に与えられる制御信号に応答して、
内部記憶手段を動作状態にしかつ外部記憶手段を非動作
状態にするだめの信号を出力端子から出力するか、また
は、内部記憶手段を非動作状態にしかつ外部記憶手段を
動作状態にするための信号を出力端子から出力するもの
である。
［作用］
この発明に係る半導体集積回路装置によれば、試作評価
段階等において、追加回路なしに外部記憶手段を接続す
るだけで、内部記憶手段の代わりに外部記憶手段を使用
することができる。そして、入力端子に与える制御信号
に応じて、内部記憶手段を動作状態にしかつ外部記憶手
段を非動作状態にするかあるいは内部記憶手段を非動作
状態にしかつ外部記憶手段を動作状態にすることを選択
することができる。
段階等において、追加回路なしに外部記憶手段を接続す
るだけで、内部記憶手段の代わりに外部記憶手段を使用
することができる。そして、入力端子に与える制御信号
に応じて、内部記憶手段を動作状態にしかつ外部記憶手
段を非動作状態にするかあるいは内部記憶手段を非動作
状態にしかつ外部記憶手段を動作状態にすることを選択
することができる。
［実施例コ
以下、この発明の一実施例を図面を用いて説明する。
第１図は、この発明の一実施例による多機能メモリの簡
略回路図である。
略回路図である。
この多機能メモリは、主としてマスクＲＯＭ。
ＲＡＭおよび入力ポートをワンチップにしたものである
。第１図において、多機能メモリ１は、マスクＲＯＭ２
、ＲＡＭ３、センスアンプ４，５、デコーダ６、ラッチ
回路７、出力バッファ８，９゜１１、入力バッファ１２
〜］６、ＮＡＮＤ回路］７、およびＡＮＤ回路１８を含
む。マルチプレクスされたアドレス信号およびデータの
ためのマルチプレクスピンＡＤ／ＤＡは、入力バッファ
１２を介してラッチ回路７の入力端子Ｘに接続されてい
る。アドレスラッチイネーブルピンＡＬＥは入カバッフ
ァ］３を介してラッチ回路７のラッチ端子２に接続され
ている。ラッチ回路７の出力端子ｙは、出力バッファ１
１の入力端子ａに接続されかつデコーダ６の入力端子ｐ
に接続されている。
。第１図において、多機能メモリ１は、マスクＲＯＭ２
、ＲＡＭ３、センスアンプ４，５、デコーダ６、ラッチ
回路７、出力バッファ８，９゜１１、入力バッファ１２
〜］６、ＮＡＮＤ回路］７、およびＡＮＤ回路１８を含
む。マルチプレクスされたアドレス信号およびデータの
ためのマルチプレクスピンＡＤ／ＤＡは、入力バッファ
１２を介してラッチ回路７の入力端子Ｘに接続されてい
る。アドレスラッチイネーブルピンＡＬＥは入カバッフ
ァ］３を介してラッチ回路７のラッチ端子２に接続され
ている。ラッチ回路７の出力端子ｙは、出力バッファ１
１の入力端子ａに接続されかつデコーダ６の入力端子ｐ
に接続されている。
出力バッファ１１の出力端子すはポー１−／アドレスピ
ンＰＯＲＴ／ＡＤに接続されている。このポーｉ・／ア
ドレスピンＰＯＲＴ／ＡＤは入力バッファ１６を介して
内部回路（図示せず）に接続されている。
ンＰＯＲＴ／ＡＤに接続されている。このポーｉ・／ア
ドレスピンＰＯＲＴ／ＡＤは入力バッファ１６を介して
内部回路（図示せず）に接続されている。
デコーダ６の出力端子ｒはＲＯＭ２に接続され、出力端
子ＳはＲＡＭ３に接続されている。ＲＯＭ２はセンスア
ンプ４を介して出力バッファ８の入力端子ａに接続され
ている。ＲＡＭ３はセンスアンプ５を介して同様に出力
バッファ８の入力端子ａに接続されている。出力バッフ
ァ８の出力端子すはマルチプレクスピンＡＤ／ＤＡに接
続されている。
子ＳはＲＡＭ３に接続されている。ＲＯＭ２はセンスア
ンプ４を介して出力バッファ８の入力端子ａに接続され
ている。ＲＡＭ３はセンスアンプ５を介して同様に出力
バッファ８の入力端子ａに接続されている。出力バッフ
ァ８の出力端子すはマルチプレクスピンＡＤ／ＤＡに接
続されている。
一方、外部ＲＯＭコントロールピン（以下、コントロー
ルピンという）ＥＸＴは、入力バッファ１４を介してＮ
ＡＮＤ回路１７の一方の入力端子および出力バッファ１
１の制御端子Ｃに接続されている。ＮＡＮＤ回路１７の
他方の入力端子にはデコーダ６の出力端子ｔが接続され
ている。デコーダ６の出力端子ｔがらはＣ８ＲＯＭ信号
が出力される。ＮＡＮＤ回路１７の出力端子は出力バッ
ファ９の入力端子ａおよびＡＮＤ回路１８の一方の入力
端子に接続されている。ＡＮＤ回路］８の他方の入力端
子にはリードピンＲＤが入力バッファ１５を介して接続
されている。ＡＮＤ回路１８の出力端子は出力バッファ
８の制御端子Ｃに接続されている。出力バッファ９の制
御端子Ｃには電源電位ＶＣｃか与えられている。出力バ
ッファ９の出力端子すはチップセレクトピン正否に接続
されている。
ルピンという）ＥＸＴは、入力バッファ１４を介してＮ
ＡＮＤ回路１７の一方の入力端子および出力バッファ１
１の制御端子Ｃに接続されている。ＮＡＮＤ回路１７の
他方の入力端子にはデコーダ６の出力端子ｔが接続され
ている。デコーダ６の出力端子ｔがらはＣ８ＲＯＭ信号
が出力される。ＮＡＮＤ回路１７の出力端子は出力バッ
ファ９の入力端子ａおよびＡＮＤ回路１８の一方の入力
端子に接続されている。ＡＮＤ回路］８の他方の入力端
子にはリードピンＲＤが入力バッファ１５を介して接続
されている。ＡＮＤ回路１８の出力端子は出力バッファ
８の制御端子Ｃに接続されている。出力バッファ９の制
御端子Ｃには電源電位ＶＣｃか与えられている。出力バ
ッファ９の出力端子すはチップセレクトピン正否に接続
されている。
出力バッファ８． ９． １１は、ＰチャネルＭＯＳト
ランジスタＱ１、ＮチャネルＭＯ８ｈランジスタＱ２、
ＮＡＮＤ回路Ｇ１、ＮＯＲ回路Ｇ２およびインバータＧ
３を含む。これらの出力バッファ８． ９． １１は、
制御端子ＣにｒＨＪレベルの信号が与えられているとき
には入力端子ａに与えられる信号か出力端子すから出力
され、制御端子ＣにｒＬＪレベルの信号が与えられてい
るときには出力端子すはフローティング状態となる。
ランジスタＱ１、ＮチャネルＭＯ８ｈランジスタＱ２、
ＮＡＮＤ回路Ｇ１、ＮＯＲ回路Ｇ２およびインバータＧ
３を含む。これらの出力バッファ８． ９． １１は、
制御端子ＣにｒＨＪレベルの信号が与えられているとき
には入力端子ａに与えられる信号か出力端子すから出力
され、制御端子ＣにｒＬＪレベルの信号が与えられてい
るときには出力端子すはフローティング状態となる。
マルチプレクスピンＡＤ／ＤＡに与えられるアドレス信
号は、入力バッファ］２を介してラッチ回路７にあたら
えれる。ラッチ回路７は、アドレスラッチイネーブルピ
ンＡＬ、Ｅから入力バッファ１３を介して与えられるタ
イミング信号に応答して、そのアドレス信号をラッチし
デコーダ６に与える。デコーダ６は、そのアドレス信号
に応してＲＯＭ２、ＲＡＭ３またはポート（図示せず）
を選択的に動作状態にする。
号は、入力バッファ］２を介してラッチ回路７にあたら
えれる。ラッチ回路７は、アドレスラッチイネーブルピ
ンＡＬ、Ｅから入力バッファ１３を介して与えられるタ
イミング信号に応答して、そのアドレス信号をラッチし
デコーダ６に与える。デコーダ６は、そのアドレス信号
に応してＲＯＭ２、ＲＡＭ３またはポート（図示せず）
を選択的に動作状態にする。
一方、コントロールピンＥＸＴにｒＬＪレベルの信号が
与えられると、出力バッファ１１の出力はフローティン
グレベルとなり、かつ、ＮＡＮＤ回路１７の出力はｒＨ
Ｊ レベルとなる。このとき、リードピンＲＤにｒＨＪ
レベルの信号か与えられると、出力バッファ８は入力端
子ａに与えられる信号をマルチプレクスピンＡＤ／ＤＡ
に出力する。
与えられると、出力バッファ１１の出力はフローティン
グレベルとなり、かつ、ＮＡＮＤ回路１７の出力はｒＨ
Ｊ レベルとなる。このとき、リードピンＲＤにｒＨＪ
レベルの信号か与えられると、出力バッファ８は入力端
子ａに与えられる信号をマルチプレクスピンＡＤ／ＤＡ
に出力する。
このとき、チップセレクトピンＣ８からはｒＨＪレベル
の信号か出力される。この場合には、内部のＲＯＭ２、
ＲＡＭ３または入力ポートが動作することになる。たと
えば、アドレス信号によりＲＯＭ２が選択された場合に
は、そのＲＯＭ２内の選択されたメモリビットの情報が
センスアンプ４および出力バッファ８を経由してマルチ
プレクスピンＡＤ／ＤＡから出力される。
の信号か出力される。この場合には、内部のＲＯＭ２、
ＲＡＭ３または入力ポートが動作することになる。たと
えば、アドレス信号によりＲＯＭ２が選択された場合に
は、そのＲＯＭ２内の選択されたメモリビットの情報が
センスアンプ４および出力バッファ８を経由してマルチ
プレクスピンＡＤ／ＤＡから出力される。
次に、コントロールピンＥＸＴにｒＨＪレベルの信号を
与えた場合について説明する。デコーダ６は、アドレス
信号がＲＯＭ２を選択する信号であると出力端子ｔから
ｒＨＪレベルのＣＳ ＲＯＭ信号を出力する。それによ
り、ＮＡＮＤ回路１７の出力はｒＬＪレベルとなる。そ
のため、チップセレクトピンＣ８からはｒＬＪレベルの
信号が出力される。また、この状態で、リードピンＲＤ
にｒＨＪレベルの信号を与えてもＡＮＤ回路１８の出力
はｒＬＪレベルとなるので、出力バッファ８の出力はフ
ローティングレベルとなる。一方、このとき、出力バッ
ファ１１の制御端子ＣにはｒＨＪレベルの信号が与えら
れるので、出力バッファ１］はラッチ回路７にラッチさ
れているアドレス信号をボート／アドレスピンＰＯＲＴ
／ＡＤから常時出力する。
与えた場合について説明する。デコーダ６は、アドレス
信号がＲＯＭ２を選択する信号であると出力端子ｔから
ｒＨＪレベルのＣＳ ＲＯＭ信号を出力する。それによ
り、ＮＡＮＤ回路１７の出力はｒＬＪレベルとなる。そ
のため、チップセレクトピンＣ８からはｒＬＪレベルの
信号が出力される。また、この状態で、リードピンＲＤ
にｒＨＪレベルの信号を与えてもＡＮＤ回路１８の出力
はｒＬＪレベルとなるので、出力バッファ８の出力はフ
ローティングレベルとなる。一方、このとき、出力バッ
ファ１１の制御端子ＣにはｒＨＪレベルの信号が与えら
れるので、出力バッファ１］はラッチ回路７にラッチさ
れているアドレス信号をボート／アドレスピンＰＯＲＴ
／ＡＤから常時出力する。
なお、この実施例では、入力ボートとアドレス出力とが
兼用ピンになっている場合を示している。
兼用ピンになっている場合を示している。
第２図は、この実施例の多機能メモリ１のマスクＲＯＭ
の代わりに外部ＥＰＲＯＭを用いる場合の接続図である
。第２図において、ＣＰＵ２０のアドレスラッチイネー
ブルピンＡＬＥは多機能メモリ１のアドレスラッチイネ
ーブルピンＡＬＥに接続される。ＣＰＵ２０のマルチプ
レクスピンＡＤ／ＤＡは多機能メモリ１のマルチプレク
スピンＡＤ／ＤＡおよびＥＰＲＯＭ３０のデータピンＤ
Ａに接続される。多機能メモリ１のアドレスピンＡＤは
ＥＰＲＯＭ３０のアドレスピンＡＤに接続される。なお
、多機能メモリ１のアドレスピンＡＤは、第１図におけ
るボート／アドレスピンＰＯＲＴ／ＡＤに相当する。多
機能メモリ１のチップセレクトピンＣ８はＥＰＲＯＭ３
０のチップイネーブルピンＣＥに接続される。多機能メ
モリ１のコントロールピンＥＸＴは、ｒＨＪレベル（Ｖ
ｃＣレベル）の信号が与えられるかまたは「Ｌ」レベル
（接地レベル）の信号が与えられるかに切換えられるよ
うになっている。
の代わりに外部ＥＰＲＯＭを用いる場合の接続図である
。第２図において、ＣＰＵ２０のアドレスラッチイネー
ブルピンＡＬＥは多機能メモリ１のアドレスラッチイネ
ーブルピンＡＬＥに接続される。ＣＰＵ２０のマルチプ
レクスピンＡＤ／ＤＡは多機能メモリ１のマルチプレク
スピンＡＤ／ＤＡおよびＥＰＲＯＭ３０のデータピンＤ
Ａに接続される。多機能メモリ１のアドレスピンＡＤは
ＥＰＲＯＭ３０のアドレスピンＡＤに接続される。なお
、多機能メモリ１のアドレスピンＡＤは、第１図におけ
るボート／アドレスピンＰＯＲＴ／ＡＤに相当する。多
機能メモリ１のチップセレクトピンＣ８はＥＰＲＯＭ３
０のチップイネーブルピンＣＥに接続される。多機能メ
モリ１のコントロールピンＥＸＴは、ｒＨＪレベル（Ｖ
ｃＣレベル）の信号が与えられるかまたは「Ｌ」レベル
（接地レベル）の信号が与えられるかに切換えられるよ
うになっている。
次に、第２図のシステムの動作について説明する。まず
、コントロールピンＥＸＴにｒＬＪレベルの信号が与え
られると、多機能メモリ１に内蔵されるマスクＲＯＭ２
やＲＡＭ３にアクセスか行なわれ、外部ＥＰＲＯＭ３０
は使用されない状態となる。すなわち、ＣＰＵ２０のマ
ルチプレクスピンＡＤ／ＤＡから多機能メモリ］のマル
チプレクスピンＡＤ／ＤＡに与えられるアドレス信号に
応答して、多機能メモリ１内のマスクＲＯＭ２やＲＡＭ
３に記憶されるデータか読出され、多機能メモリ１のマ
ルチプレクスピンＡＤ／ＤＡからＣＰＵ２０のマルチプ
レクスピンＡＤ／ＤＡにそのデータが与えられる。
、コントロールピンＥＸＴにｒＬＪレベルの信号が与え
られると、多機能メモリ１に内蔵されるマスクＲＯＭ２
やＲＡＭ３にアクセスか行なわれ、外部ＥＰＲＯＭ３０
は使用されない状態となる。すなわち、ＣＰＵ２０のマ
ルチプレクスピンＡＤ／ＤＡから多機能メモリ］のマル
チプレクスピンＡＤ／ＤＡに与えられるアドレス信号に
応答して、多機能メモリ１内のマスクＲＯＭ２やＲＡＭ
３に記憶されるデータか読出され、多機能メモリ１のマ
ルチプレクスピンＡＤ／ＤＡからＣＰＵ２０のマルチプ
レクスピンＡＤ／ＤＡにそのデータが与えられる。
コントロールピンＥＸＴにｒＨＪレベルの信号が与えら
れると、多機能メモリ１内のマスクＲＯＭ２やＲＡＭ３
にアクセスが行なわれずＥＰＲＯＭ２Ｏにアクセスが行
なわれる。この場合、ＣＰＵ２０側から見れば、多機能
メモリ１内のマスクＲＯＭ２やＲＡＭ３にアクセスする
場合と全く同じアドレス選択およびタイミングの設定に
よって、マスクＲＯＭ２の部分については外部ＥＰＲＯ
Ｍ３０にアクセスが行なわれることになる。すなわち、
ＣＰＵ２０のマルチプレクスピンＡＤ／ＤＡから多機能
メモリ１のマルチプレクスピンＡＤ／ＤＡに与えられる
アドレス信号がマスクＲＯＭ２を選択する信号である場
合には、そのアドレス信号は多機能メモリ１のアドレス
ピンＡＤからＥＰＲＯＭ３０のアドレスピンＡＤに与え
られる。また、多機能メモリ１のチップセレクトピンＣ
８からｒＬＪレベルの信号か出力されＥＰＲＯＭ３０の
チップセレクトピンＣＥに与えられる。それにより、Ｅ
ＰＲＯＭ３０が動作状態となり、アドレス信号に応じて
、ＥＰＲＯＭ３０に記憶されているデータがデータピン
ＤＡからＣＰＵ２０のマルチブレクスピンＡＤ／ＤＡに
与えられる。
れると、多機能メモリ１内のマスクＲＯＭ２やＲＡＭ３
にアクセスが行なわれずＥＰＲＯＭ２Ｏにアクセスが行
なわれる。この場合、ＣＰＵ２０側から見れば、多機能
メモリ１内のマスクＲＯＭ２やＲＡＭ３にアクセスする
場合と全く同じアドレス選択およびタイミングの設定に
よって、マスクＲＯＭ２の部分については外部ＥＰＲＯ
Ｍ３０にアクセスが行なわれることになる。すなわち、
ＣＰＵ２０のマルチプレクスピンＡＤ／ＤＡから多機能
メモリ１のマルチプレクスピンＡＤ／ＤＡに与えられる
アドレス信号がマスクＲＯＭ２を選択する信号である場
合には、そのアドレス信号は多機能メモリ１のアドレス
ピンＡＤからＥＰＲＯＭ３０のアドレスピンＡＤに与え
られる。また、多機能メモリ１のチップセレクトピンＣ
８からｒＬＪレベルの信号か出力されＥＰＲＯＭ３０の
チップセレクトピンＣＥに与えられる。それにより、Ｅ
ＰＲＯＭ３０が動作状態となり、アドレス信号に応じて
、ＥＰＲＯＭ３０に記憶されているデータがデータピン
ＤＡからＣＰＵ２０のマルチブレクスピンＡＤ／ＤＡに
与えられる。
このように、この実施例の多機能メモリにおいては、外
部ＥＰＲＯＭを使用する場合に複雑な追加回路が不要な
ため、試作評価段階等でＲＯＭパターンをたびたび変更
する場合などに非常に有利となる。
部ＥＰＲＯＭを使用する場合に複雑な追加回路が不要な
ため、試作評価段階等でＲＯＭパターンをたびたび変更
する場合などに非常に有利となる。
なお、第１図および第２図の実施例において、書換え不
可能な記憶手段としてマスクＲＯＭを用いているか、書
換え不可能な記憶手段としてＯＴＰＲＯＭを用いた場合
でも全く同様な回路系を適用することによって同様の効
果が得られる。
可能な記憶手段としてマスクＲＯＭを用いているか、書
換え不可能な記憶手段としてＯＴＰＲＯＭを用いた場合
でも全く同様な回路系を適用することによって同様の効
果が得られる。
なお、第１図および第２図においては説明を簡単にする
ためマルチプレクスピンＡＤ／ＤＡは１つのみが示され
ているが、実際にはこのマルチプレクスピンＡＤ／ＤＡ
は複数本存在する。また、第１図に示される回路系は、
基本的な回路系を示すものであり、この回路に限定され
ずその他種々の回路によっても同様の効果が得られる。
ためマルチプレクスピンＡＤ／ＤＡは１つのみが示され
ているが、実際にはこのマルチプレクスピンＡＤ／ＤＡ
は複数本存在する。また、第１図に示される回路系は、
基本的な回路系を示すものであり、この回路に限定され
ずその他種々の回路によっても同様の効果が得られる。
［発明の効果コ
以上のようにこの発明によれば、試作評価段階等におい
て、書換え不可能な内部記憶手段の代わりに書換え可能
な外部記憶手段を複雑な追加回路を必要とすることなく
簡単に使用することができる。そのため、追加回路か必
要である場合に生じる追加回路系によるタイミングのず
れ、配線等による誤動作を誘発することかなくなる。ま
た、試作評価段階のみならず、たとえば市場において不
良か生じた場合などに、書換え可能な外部記憶手段を使
用することにより書換え不可能な内部記憶手段の部分に
不良かあるかないかのチエツクを容易に行なうことがで
きる。さらに、内部記憶手段に不良が生じた場合に外部
記憶手段を常時使用することによりその半導体集積回路
装置を取替えることなく容易に不良対策を行なうことが
できる。
て、書換え不可能な内部記憶手段の代わりに書換え可能
な外部記憶手段を複雑な追加回路を必要とすることなく
簡単に使用することができる。そのため、追加回路か必
要である場合に生じる追加回路系によるタイミングのず
れ、配線等による誤動作を誘発することかなくなる。ま
た、試作評価段階のみならず、たとえば市場において不
良か生じた場合などに、書換え可能な外部記憶手段を使
用することにより書換え不可能な内部記憶手段の部分に
不良かあるかないかのチエツクを容易に行なうことがで
きる。さらに、内部記憶手段に不良が生じた場合に外部
記憶手段を常時使用することによりその半導体集積回路
装置を取替えることなく容易に不良対策を行なうことが
できる。
第１図はこの発明の一実施例による多機能メモリの主要
部の簡略回路図である。第２図は第１図に示される多機
能メモリ、外部ＥＰＲＯＭおよびＣＰＵの接続図である
。第３図は従来のＩＣメモリ、外部ＥＰＲＯＭおよびＣ
ＰＵの接続図である。 図において、１は多機能メモリ、２はマスクＲＯＭ１３
はＲＡＭ、４．５はセンスアンプ、６はデコーダ、７は
ラッチ回路、８，９．１１は出力バッファ、１２〜１６
は入力バッファ、］７はＮＡＮＤ回路、１８はＡＮＤ回
路、ＡＤ／ＤＡはマルチプレクスピン、ＡＬＥはアドレ
スラッチイネーブルピン、ＰＯＲＴ／ＡＤはポート／ア
ドレスピン、ＲＤはリードピン、ＥＸＴは外部ＲＯＭコ
ントロールピン、Ｃ８はチップセレクトピンである。 なお各図中同一符号は同一または相当部分を示す。
部の簡略回路図である。第２図は第１図に示される多機
能メモリ、外部ＥＰＲＯＭおよびＣＰＵの接続図である
。第３図は従来のＩＣメモリ、外部ＥＰＲＯＭおよびＣ
ＰＵの接続図である。 図において、１は多機能メモリ、２はマスクＲＯＭ１３
はＲＡＭ、４．５はセンスアンプ、６はデコーダ、７は
ラッチ回路、８，９．１１は出力バッファ、１２〜１６
は入力バッファ、］７はＮＡＮＤ回路、１８はＡＮＤ回
路、ＡＤ／ＤＡはマルチプレクスピン、ＡＬＥはアドレ
スラッチイネーブルピン、ＰＯＲＴ／ＡＤはポート／ア
ドレスピン、ＲＤはリードピン、ＥＸＴは外部ＲＯＭコ
ントロールピン、Ｃ８はチップセレクトピンである。 なお各図中同一符号は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 書換え不可能な内部記憶手段を含み、その内部記憶手段
の代わりに書換え可能な外部記憶手段を使用することが
できる半導体集積回路装置であって、 制御信号が与えられる入力端子、 出力端子、および 前記入力端子に与えられる制御信号に応答して、前記内
部記憶手段を動作状態にしかつ前記外部記憶手段を非動
作状態にするための信号を前記出力端子から出力するか
、または、前記内部記憶手段を非動作状態にしかつ前記
外部記憶手段を動作状態にするための信号を前記出力端
子から出力する制御手段を備えた半導体集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12613388A JPH0682324B2 (ja) | 1988-05-23 | 1988-05-23 | 半導体集積回路装置 |
| US07/351,223 US5046180A (en) | 1988-05-23 | 1989-05-15 | Semiconductor integrated circuit device comprising non-reprogrammable internal memory device |
| DE3916811A DE3916811A1 (de) | 1988-05-23 | 1989-05-23 | Integrierte halbleiterschaltung mit einer internen nicht-wiederprogrammierbaren speichereinrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12613388A JPH0682324B2 (ja) | 1988-05-23 | 1988-05-23 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01296499A true JPH01296499A (ja) | 1989-11-29 |
| JPH0682324B2 JPH0682324B2 (ja) | 1994-10-19 |
Family
ID=14927487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12613388A Expired - Fee Related JPH0682324B2 (ja) | 1988-05-23 | 1988-05-23 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5046180A (ja) |
| JP (1) | JPH0682324B2 (ja) |
| DE (1) | DE3916811A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6961807B1 (en) | 2002-08-27 | 2005-11-01 | Cypress Semiconductor Corporation | Device, system and method for an integrated circuit adaptable for use in computing systems of differing memory requirements |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2555900B2 (ja) * | 1990-02-06 | 1996-11-20 | 日本電気株式会社 | 半導体メモリの出力制御回路 |
| US5584044A (en) * | 1990-09-28 | 1996-12-10 | Fuji Photo Film Co., Ltd. | Integrated circuit memory card for write in/read out capability having plurality of latching means for expandable addressing using counting means for enabling latches thereof |
| KR930008042B1 (ko) * | 1991-04-03 | 1993-08-25 | 삼성전자 주식회사 | 마이크로 콘트롤러 유닛 |
| KR100274099B1 (ko) * | 1991-08-02 | 2001-01-15 | 비센트 비.인그라시아 | 점진적으로 프로그램가능한 비휘발성 메모리 및 이를 구비한 집적 회로와 비휘발성 메모리 프로그래밍 방법 |
| JPH05314277A (ja) * | 1992-05-12 | 1993-11-26 | Nec Corp | ポート制御回路 |
| US5559981A (en) * | 1994-02-14 | 1996-09-24 | Motorola, Inc. | Pseudo static mask option register and method therefor |
| US7788438B2 (en) | 2006-10-13 | 2010-08-31 | Macronix International Co., Ltd. | Multi-input/output serial peripheral interface and method for data transmission |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4141068A (en) * | 1977-03-24 | 1979-02-20 | Xerox Corporation | Auxiliary ROM memory system |
| US4368515A (en) * | 1981-05-07 | 1983-01-11 | Atari, Inc. | Bank switchable memory system |
| US4400798A (en) * | 1981-07-13 | 1983-08-23 | Tektronix, Inc. | Memory patching system |
| US4542453A (en) * | 1982-02-19 | 1985-09-17 | Texas Instruments Incorporated | Program patching in microcomputer |
| US4603399A (en) * | 1983-12-27 | 1986-07-29 | International Business Machines Corporation | Data processing apparatus for address substitution |
| US4610000A (en) * | 1984-10-23 | 1986-09-02 | Thomson Components-Mostek Corporation | ROM/RAM/ROM patch memory circuit |
| US4802119A (en) * | 1987-03-17 | 1989-01-31 | Motorola, Inc. | Single chip microcomputer with patching and configuration controlled by on-board non-volatile memory |
-
1988
- 1988-05-23 JP JP12613388A patent/JPH0682324B2/ja not_active Expired - Fee Related
-
1989
- 1989-05-15 US US07/351,223 patent/US5046180A/en not_active Expired - Lifetime
- 1989-05-23 DE DE3916811A patent/DE3916811A1/de active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6961807B1 (en) | 2002-08-27 | 2005-11-01 | Cypress Semiconductor Corporation | Device, system and method for an integrated circuit adaptable for use in computing systems of differing memory requirements |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0682324B2 (ja) | 1994-10-19 |
| DE3916811C2 (ja) | 1992-08-06 |
| US5046180A (en) | 1991-09-03 |
| DE3916811A1 (de) | 1989-12-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR940002754B1 (ko) | 반도체 집적회로 장치의 제어방법 | |
| US5600597A (en) | Register protection structure for FPGA | |
| US4855958A (en) | Semiconductor integrated circuit device having logic macro and random access memory macro | |
| JPH01296499A (ja) | 半導体集積回路装置 | |
| JPH03176681A (ja) | Ｉｃデバイス | |
| JPH0863444A (ja) | Ｅｅｐｒｏｍ内蔵マイクロコンピュータ及びｅｅｐｒｏｍ内蔵マイクロコンピュータの製造方法 | |
| JP3725270B2 (ja) | 半導体装置 | |
| KR19980033198A (ko) | 메모리 및 마이컴 | |
| KR100793221B1 (ko) | 반도체 장치 및 그 시험 방법 | |
| US5343030A (en) | IC card having flash erase means | |
| JP4319142B2 (ja) | 識別コード組込み型集積回路 | |
| JP3296184B2 (ja) | 半導体集積回路 | |
| JPH0799636B2 (ja) | 半導体記憶装置 | |
| EP0352745A3 (en) | Microprocessor | |
| JP2552316B2 (ja) | Ｃｍｏｓ半導体集積回路 | |
| JPH01181146A (ja) | シングルチップマイクロコンピュータ | |
| JPS6012660B2 (ja) | メモリ装置 | |
| JPH05101201A (ja) | オプシヨン設定回路 | |
| KR100310822B1 (ko) | 옵션제어회로 | |
| JP2001242226A (ja) | 半導体装置及びその試験方法 | |
| JP2581057B2 (ja) | 評価用マイクロコンピユ−タ | |
| JPH06195477A (ja) | Ｃｐｕ組込みｌｓｉ | |
| JPS6351276B2 (ja) | ||
| JPH08137757A (ja) | 半導体集積回路装置 | |
| JPH09274611A (ja) | マイクロコンピュータ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |