JPH08137757A

JPH08137757A - 半導体集積回路装置

Info

Publication number: JPH08137757A
Application number: JP6274081A
Authority: JP
Inventors: Kenji Takechi; 賢治武智; Masami Iizuka; 正美飯塚; Akihiko Watanabe; 明彦渡辺; Mitsuyoshi Nakajima; 三善中島; Setsuko Kato; 節子加藤
Original assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1994-11-08
Filing date: 1994-11-08
Publication date: 1996-05-31

Abstract

(57)【要約】【目的】不揮発性メモリ内蔵の半導体集積回路装置の
ＲＯＭライタモードおよびオンボード書き込みモードで
のセキュリティをハードウェア的に確実に行う。【構成】ＮＯＲ回路３にインバータ回路２を介したセ
キュリティモード設定信号、セキュリティビットセット
信号を入力し、その出力が選択手段５、記憶手段６のセ
キュリティビットＳＢ１，ＳＢ２に出力される。セキュ
リティビットＳＢ１がＨｉ信号ではトライステートバッ
ファ１５の出力がハイ・インピーダンスとなり、ＲＯＭ
ライタモードのセキュリティが行われる。セキュリティ
ビットＳＢ２がＨｉ信号では、リード、ライト信号が入
力されても出力はＨｉ信号だけとなりオンボード書き込
みモードでのセキュリティを行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、不揮発性メモリを内蔵した半導体集積回路
装置のソフトウェアプログラムの書き込みおよび読み出
しの防止に適用して有効な技術に関するものである。

【０００２】

【従来の技術】不揮発性メモリを内蔵した半導体集積回
路装置のプログラムの書き込みおよび読み出しは、ＲＯ
Ｍライタによって行うＲＯＭライタモードと、製品であ
るプリント配線基板上に半導体集積回路装置を固定した
まま、シリアルポートなどを介して行うオンボード書き
込みモードとがある。

【０００３】また、プログラムの書き込みおよび読み出
しの防止（以下、セキュリティという）として、ＲＯＭ
ライタモードでは、ＲＯＭライタによってプログラムの
書き込みを行う時に所定のビットをセットすることによ
り、再度のＲＯＭライタでのプログラムの書き込みおよ
び読み出しができないようになっている。

【０００４】さらに、オンボード書き込みモードでは、
プログラムにより暗証番号などの暗号を予め設定してお
き、その暗号をシリアルポートを介してプログラムの書
き込み時に入力することによりソフト的にセキュリティ
を行っている。

【０００５】

【発明が解決しようとする課題】ところが、上記のよう
なプログラムのセキュリティでは、ＲＯＭライタモード
の場合、半導体集積回路装置の所定のピン入力に所定の
信号を入力することによってセキュリティが解除されて
しまい、プログラムの読み出しおよび書き込みが自由に
行われてしまう。

【０００６】また、半導体集積回路装置のＣＰＵが誤動
作することにより、セキュリティが解除してしまう危険
性もある。

【０００７】さらに、オンボード書き込みモードの場合
では、暗証番号などの暗号が分かれば、容易にセキュリ
ティが解除されてしまうことになる。

【０００８】本発明の目的は、ＲＯＭライタモードおよ
びオンボード書き込みモードでのセキュリティをそれぞ
れ個別にハードウェア的に保証する不揮発性メモリ内蔵
の半導体集積回路装置を提供することにある。

【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００１１】すなわち、本発明の半導体集積回路装置
は、不揮発性メモリを内蔵した半導体集積回路装置に、
プログラムの書き込みおよび読み出しの防止を行うセキ
ュリティモード設定信号とプログラムの書き込みおよび
読み出し防止のセットを行うセキュリティビットセット
信号とが入力されると所定の信号を出力するプログラム
書き込みおよび読み出し防止信号出力手段と、プログラ
ム書き込みおよび読み出し防止信号出力手段から出力さ
れた信号の出力先を選択する選択手段と、選択手段によ
り選択された信号を所定のビットにメモリする記憶手段
と、記憶手段にメモリされた所定のビットにより所定の
モードでのプログラムの書き込みおよび読み出しを防止
するモード別プログラム書き込み読み出し防止手段とか
らなるプログラム書き込みおよび読み出し防止手段を設
けたものである。

【００１２】また、本発明の半導体集積回路装置は、前
記プログラム書き込みおよび読み出し防止信号出力手段
が、インバータ回路と否定論理和回路（以下、ＮＯＲ回
路という）とからなり、前記モード別プログラム書き込
み読み出し防止手段が、インバータ回路と論理積回路
（以下、ＡＮＤ回路という）と論理和回路（以下、ＯＲ
回路という）とからなるものである。

【００１３】さらに、本発明の半導体集積回路装置は、
記憶手段が、不揮発性メモリからなるものである。

【００１４】また、本発明の半導体集積回路装置は、前
記記憶手段が、ユーザが使用するプログラムエリアであ
る不揮発性メモリセルと同一のエリア外に設けられたも
のである。

【００１５】さらに、本発明の半導体集積回路装置は、
記憶手段が、電源の供給がされていない状態で所定のビ
ットがセットされているものである。

【００１６】

【作用】上記した本発明の半導体集積回路装置によれ
ば、オンボード書き込みモードおよびＲＯＭライタモー
ドにおいて、それぞれのモードをハードウェア的に独立
してセキュリティを行うことができる。

【００１７】また、上記した本発明の半導体集積回路装
置によれば、セキュリティを行うビットのメモリをユー
ザのプログラムエリアである不揮発性メモリセル外でメ
モリすることができる。

【００１８】さらに、上記した本発明の半導体集積回路
装置によれば、予め記憶手段にセキュリティを行う所定
のビットをメモリさせておくことにより、電源の供給が
されていない状態であってもセキュリティを行うことが
できる。

【００１９】それにより、プログラムのセキュリティを
ハード的に確実に保証することができる。

【００２０】また、プログラムの誤書き込みによるセキ
ュリティの解除やＣＰＵの誤動作によるセキュリティの
解除を防止することができる。

【００２１】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。

【００２２】図１は、本発明の一実施例による不揮発性
メモリを内蔵した半導体集積回路装置の不発揮性メモリ
周辺の要部ブロック図、図２は、本発明の一実施例によ
るセキュリティビットのそれぞれの状態およびそれぞれ
の機能を示す図である。

【００２３】本実施例において、不揮発性メモリを内蔵
した半導体集積回路装置内に設けられたプログラム書き
込みおよび読み出し防止手段１は、インバータ回路２と
ＮＯＲ回路（否定論理和回路）３からなるプログラム書
き込みおよび読み出し防止信号出力手段４と、プログラ
ム書き込みおよび読み出し防止信号出力手段４から出力
された信号の出力先を選択する選択手段５と、不揮発性
メモリからなる記憶手段６と、インバータ回路７とＡＮ
Ｄ回路（論理積回路）８，９とＯＲ回路（論理和回路）
１０，１１とからなるモード別プログラム書き込み読み
出し防止手段１２とにより構成されている。

【００２４】また、プログラム書き込みおよび読み出し
防止手段１は、ユーザが使用するプログラムエリアであ
る不揮発性メモリセル１３のオンボード書き込みモード
によるリード信号およびライト信号が入力される入力箇
所と接続されている。その不揮発性メモリセル１３は、
セレクタ１４、トライステートバッファ１５およびイン
バータ回路１６と接続しており、データバス（図示せ
ず）を介してＣＰＵ（図示せず）と接続されている。

【００２５】さらに、プログラム書き込みおよび読み出
し防止信号出力手段４のインバータ回路２の入力には、
セキュリティモードにするかしないかのセキュリティモ
ード設定信号がＣＰＵから入力される。また、インバー
タ回路２の出力は、ＮＯＲ回路３の一方の入力に接続さ
れている。

【００２６】また、ＮＯＲ回路３の他方の入力は、セキ
ュリティビットの設定を行うセキュリティビットセット
信号がＣＰＵから入力される。ＮＯＲ回路３の出力は、
ＲＯＭライタモードでのセキュリティを行うかまたはオ
ンボード書き込みモードでのセキュリティを行うかのビ
ットをメモリさせる出力先を選択する選択手段５に接続
されている。

【００２７】さらに、この選択手段５は、記憶手段６に
接続され、ＣＰＵから入力される所定の制御信号により
出力先を決定する。

【００２８】そして、記憶手段６には、入力された信号
がセキュリティビットＳＢ１またはセキュリティビット
ＳＢ２にメモリされる。

【００２９】また、メモリされたセキュリティビットＳ
Ｂ１の出力は、モード別プログラム書き込み読み出し防
止手段１２のインバータ回路７の入力と接続されてい
る。インバータ回路７の出力は、トライステートバッフ
ァ１５のコントロールゲートに接続されている。

【００３０】さらに、セキュリティビットＳＢ２の出力
は、モード別プログラム書き込み読み出し防止手段１２
のＡＮＤ回路８，９のそれぞれの一方の入力に接続され
ている。

【００３１】また、他方の入力はＣＰＵに接続され、シ
リアルポートなどを介してのオンボード書き込みモード
にするためのコントロールビット信号が出力される。

【００３２】これらＡＮＤ回路８，９の出力は、ＯＲ回
路１０，１１の一方の入力と接続されている。ＯＲ回路
１０の他方の入力にはプログラムのライト信号がＣＰＵ
から入力され、ＯＲ回路１１の他方の入力にはプログラ
ムのリード信号がＣＰＵから入力される。そして、ＯＲ
回路１０，１１の出力は、不揮発性メモリセル１３に入
力され、所定のプログラムなどの書き込みおよび読み出
しが行われる。

【００３３】次に、本実施例の作用について説明する。

【００３４】まず、セキュリティを行わない場合には、
インバータ回路２の入力であるセキュリティモード設定
信号は、通常Ｌｏ信号が入力されており、ＮＯＲ回路３
の他方の入力であるセキュリティビットセット信号は通
常Ｈｉ信号が入力されている。

【００３５】そして、ＮＯＲ回路３には、インバータ回
路２によって反転されたセキュリティモード設定信号の
Ｈｉ信号が入力され、ＮＯＲ回路３の出力はＬｏ信号と
なる。

【００３６】次に、ＣＰＵまたは外部ポートから出力さ
れた制御信号によって選択手段５は記憶手段６に信号出
力を行わないので、セキュリティビットＳＢ１，ＳＢ２
は初期値のＬｏ信号となる。

【００３７】よって、記憶手段６のセキュリティビット
ＳＢ１に接続されているインバータ回路７の入力はＬｏ
信号となり、トライステートバッファ１５のコントロー
ルゲートは、その反転信号であるＨｉ信号が入力され
る。

【００３８】それにより、このトライステートバッファ
１５は、入力信号がそのまま出力信号として出力される
ようになりＲＯＭライタモードでのプログラムの書き込
みおよび読み出しを行うことができる。

【００３９】また、ＡＮＤ回路８，９の入力もＬｏ信号
となり、その出力はＬｏ信号となり、ＯＲ回路１０，１
１の一方の入力はＬｏ信号となるので、他方の入力であ
るプログラムのリード信号およびライト信号が入力され
るとその信号がそのまま出力されることになり、オンボ
ード書き込みモードでのプログラムの書き込みおよび読
み出しを行うことができる。

【００４０】次に、ＲＯＭライタモードでのセキュリテ
ィを行い、オンボード書き込みモードでのセキュリティ
を行わない場合には、図２に示すように、記憶手段６の
セキュリティビットＳＢ１をＨｉ信号とし、セキュリテ
ィビットＳＢ２をＬｏ信号とすればよい。よって、セキ
ュリティビットＳＢ１をＨｉ信号、セキュリティビット
ＳＢ２をＬｏ信号とすればよい。

【００４１】まず、ＲＯＭライタモードでのセキュリテ
ィを行うためにＣＰＵによってセキュリティモード設定
信号がＨｉ信号となりインバータ回路２に入力される。
また、この時セキュリティビットセット信号のＬｏ信号
がＮＯＲ回路３の入力に入力される。

【００４２】それにより、インバータ回路２の出力はＬ
ｏ信号となるので、ＮＯＲ回路３の入力はどちらもＬｏ
信号となり、その出力はＨｉ信号となる。そして、選択
手段５にＨｉ信号が出力される。

【００４３】そこで、選択手段５は、ＣＰＵまたは外部
ポートから入力されたの所定の制御信号を基にセキュリ
ティビットＳＢ１に信号を出力する。

【００４４】記憶手段６のセキュリティビットＳＢ１に
Ｈｉ信号が入力されたことによって、インバータ回路７
の入力にＨｉ信号が出力される。

【００４５】そして、インバータ回路７により信号は反
転することによってＬｏ信号出力となり、トライステー
トバッファ１５のコントロールゲートはＬＯ信号が入力
され、トライステートバッファ１５の出力はハイ・イン
ピーダンス状態となり、ＲＯＭライタでのプログラムの
書き込みおよび読み出しを不能とする。

【００４６】一方、オンボード書き込みモードでのセキ
ュリティは行わないので、選択手段５は記憶手段６のセ
キュリティビットＳＢ２に信号出力を行わない。よっ
て、ＡＮＤ回路８，９の入力にはＬｏ信号が入力され
る。

【００４７】そして、ＡＮＤ回路８，９の後段に接続さ
れているＯＲ回路１０，１１の入力はＬｏ信号入力とな
ることによって、もう一方の入力であるＯＲ回路１０の
リード信号またはＯＲ回路１１のライト信号の入力がそ
のまま出力信号として出力され、不揮発性メモリセル１
３に入力されることによりオンボード書き込みモードで
の書き込みまたは読み出しが行われる。

【００４８】次に、ＲＯＭライタモードでのセキュリテ
ィを行なわず、オンボード書き込みモードでのセキュリ
ティを行う場合には、図２に示すように、セキュリティ
ビットＳＢ１をＬｏ信号とし、セキュリティビットＳＢ
２をＨｉ信号とすればよい。

【００４９】よって、ＲＯＭライタモードでのセキュリ
ティを行う場合と同様に、セキュリティモード設定信号
がＨｉ信号となり、セキュリティビットセット信号がＬ
ｏ信号となる。

【００５０】そして、セキュリティモード設定信号は、
インバータ回路２によって反転するので、ＮＯＲ回路３
の入力はどちらもＬｏ信号となるので、その出力はＨｉ
信号となり、選択手段５にＨｉ信号が入力される。

【００５１】ここで、オンボード書き込みモードのセキ
ュリティは、記憶手段６のセキュリティビットＳＢ２の
ビットが立つことによって行われるので、選択手段５に
は、ＣＰＵまたは外部ポートからセキュリティビットＳ
Ｂ２に信号を出力するように制御信号が入力される。

【００５２】その制御信号によって、選択手段５は記憶
手段６のセキュリティビットＳＢ２にＨｉ信号を出力す
る。セキュリティビットＳＢ２のビットが立つと、ＡＮ
Ｄ回路８，９の一方の入力はＨｉ信号となり、オンボー
ド書き込みモードのセキュリティが行えることになる。

【００５３】たとえば、この状態でオンボード書き込み
モードにするためのコントロールビット信号をＨｉ信号
にすると、ＡＮＤ回路８，９の入力はどちらもＨｉ信号
となるので、その出力はＨｉ信号となる。

【００５４】それによって、ＯＲ回路１０，１１の一方
の入力もＨｉ信号となり、リード信号またはライト信号
の入力がＨｉ信号となってもＬｏ信号となっても出力は
Ｈｉ信号だけが出力されることになり、書き込みおよび
読み出しを不能とする。

【００５５】また、記憶手段６のセキュリティビットＳ
Ｂ１はＬｏ信号となるのでインバータ回路７の出力はＨ
ｉ信号となり、トライステートバッファ１５のコントロ
ールゲートにはＨｉ信号が入力され、ＲＯＭライタでの
プログラムの書き込みおよび読み出しは行える。

【００５６】さらに、ＲＯＭライタモードおよびオンボ
ード書き込みモードの両方のセキュリティを行う場合に
は、選択手段５に入力されたＨｉ信号を所定の制御信号
に従って記憶手段６のセキュリティビットＳＢ１および
セキュリティビットＳＢ２の両方に出力させることによ
り行うことができる。

【００５７】それにより、本実施例においては、オンボ
ードモードまたはＲＯＭライタによるプログラムの書き
込みおよび読み出しの防止をそれぞれ個別にハードウェ
アによって保証することができる。

【００５８】また、セキュリティを行うビットのメモリ
をユーザのプログラムエリアである不揮発性メモリセル
外でメモリすることができるので、プログラムの誤書き
込みによるセキュリティの解除やＣＰＵの誤動作による
セキュリティの解除を防止することができる。

【００５９】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものでなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。

【００６０】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００６１】（１）本発明によれば、オンボード書き込
みモードおよびＲＯＭライタモードでのセキュリティを
それぞれ個別にハードウェア的に行うことができる。

【００６２】（２）また、本発明では、セキュリティを
行うビットのメモリをユーザのプログラムエリアである
不揮発性のメモリセルエリア外で行うので、プログラム
の誤書き込みによるセキュリティの解除やＣＰＵの誤動
作によるセキュリティの解除をなくすことができる。

【００６３】（３）さらに、本発明においては、セキュ
リティビットをのデータ保持を不揮発性のメモリによっ
て行うことにより、セキュリティの解除ができなくな
り、電源が供給されなくなってもセキュリティが行われ
る。

【００６４】（４）また、本発明によれば、上記（１）
および（２）により、プログラムのセキュリティを確実
に行うことができる。

【００６５】（５）さらに、本発明では、予め所定のビ
ットを記憶手段によりメモリさせることによって、電源
供給が遮断されてもセキュリティを行うことができる。

【図面の簡単な説明】

【図１】本発明の一実施例による不揮発性メモリを内蔵
した半導体集積回路装置の不発揮性メモリ周辺の要部ブ
ロック図である。

【図２】本発明の一実施例によるセキュリティビットの
それぞれの状態およびそれぞれの機能を示す図である。

【符号の説明】

１プログラム書き込みおよび読み出し防止手段２インバータ回路３ＮＯＲ回路（否定論理和回路）４プログラム書き込みおよび読み出し防止信号出力手
段５選択手段６記憶手段７インバータ回路８ＡＮＤ回路（論理積回路）９ＡＮＤ回路（論理積回路）１０ＯＲ回路（論理和回路）１１ＯＲ回路（論理和回路）１２モード別プログラム書き込み読み出し防止手段１３不揮発性メモリセル１４セレクタ１５トライステートバッファ１６インバータ回路ＳＢ１セキュリティビットＳＢ２セキュリティビット

───────────────────────────────────────────────────── フロントページの続き (72)発明者渡辺明彦東京都小平市上水本町５丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者中島三善東京都小平市上水本町５丁目22番１号株式会社日立マイコンシステム内 (72)発明者加藤節子東京都小平市上水本町５丁目22番１号株式会社日立マイコンシステム内

Claims

【特許請求の範囲】

【請求項１】不揮発性メモリを内蔵した半導体集積回
路装置であって、プログラムの書き込みおよび読み出し
の防止を行うセキュリティモード設定信号とプログラム
の書き込みおよび読み出し防止のセットを行うセキュリ
ティビットセット信号とが入力されると所定の信号を出
力するプログラム書き込みおよび読み出し防止信号出力
手段と、前記プログラム書き込みおよび読み出し防止信
号出力手段から出力された信号の出力先を選択する選択
手段と、前記選択手段により選択された信号を所定のビ
ットにメモリする記憶手段と、前記記憶手段にメモリさ
れた所定のビットにより所定のモードでのプログラムの
書き込みおよび読み出しを防止するモード別プログラム
書き込み読み出し防止手段とからなるプログラム書き込
みおよび読み出し防止手段を設けたことを特徴とする半
導体集積回路装置。
【請求項２】前記プログラム書き込みおよび読み出し
防止信号出力手段が、インバータ回路と否定論理和回路
とからなり、前記モード別プログラム書き込み読み出し
防止手段が、インバータ回路と論理積回路と論理和回路
とからなることを特徴とする請求項１記載の半導体集積
回路装置。
【請求項３】前記記憶手段が、不揮発性メモリからな
ることを特徴とする請求項１または２記載の半導体集積
回路装置。
【請求項４】前記記憶手段が、ユーザが使用するプロ
グラムエリアである不揮発性メモリセルと同一のエリア
外に設けられたことを特徴とする請求項１，２または３
記載の半導体集積回路装置。
【請求項５】請求項１〜４のいずれか１項に記載の半
導体集積回路装置において、前記記憶手段が、電源が供
給されていない状態で所定のビットがセットされている
ことを特徴とする半導体集積回路装置。