JPH052535A

JPH052535A - 半導体記憶装置

Info

Publication number: JPH052535A
Application number: JP3181725A
Authority: JP
Inventors: Hiroshi Kitagawa; 洋北川; Hidekazu Egawa; 英和江川
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Priority date: 1991-06-26
Filing date: 1991-06-26
Publication date: 1993-01-08

Abstract

(57)【要約】【目的】本発明の目的は、半導体記憶装置の不正アク
セス防止をハードウェアにより適確に達成することにあ
る。【構成】暗証の正当性を判別する比較器６と、この判
別結果に応じてコントロール信号の内部取り込みを制限
するナンドゲート１，２や、連続ミスヒット判定回路７
を設け、半導体記憶装置が保有する情報の機密保持やシ
ステムに対する不正アクセス防止などのセキュリティを
ハードウェア的に達成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置、さら
にはそれの不正アクセスを防止するための技術に関し、
例えばＲＡＭ（ランダム・アクセス・メモリ）カードに
適用して有効な技術に関するものである。

【０００２】

【従来の技術】規格化されたプラスチックカードの中に
メモリやそれの周辺回路を内蔵したＲＡＭカードなどの
ＩＣカードは、応用分野が広く、またホストコンピュー
タの負荷をも緩和させることができる。このようなＩＣ
カードに含まれる情報の不正アクセスを防止するには、
ＩＣカード内にＩＤコードのような暗証を予め設定して
おき、外部から与えられる暗証と内部に蓄えられている
暗証が一致する場合にのみＩＣカード内部をアクセス可
能に制御することが必要になる。このようなセキュリテ
ィのための手段としては、ソフトウェアで対処すること
ができる。例えばプロセッサのオペレーティングシステ
ムに、ＩＣカード使用者の正当性を暗証に基づいて判別
するようなセキュリティタスクを含め、不当である場合
にはプロセッサの処理が先に進まないようにしておく。
尚、ＩＣカードについて記載された文献の例としては昭
和６２年９月２９日に日刊工業新聞社発行の「ＣＭＯＳ
デバイスハンドブック」Ｐ６５６〜Ｐ６６５がある。

【０００３】

【発明が解決しようとする課題】ところで、ＩＣカード
のセキュリティに対する方策は現在のところ最良の手段
が確定されておらず、上記したソフトウェア処理などが
試行されているに留まっている。しかしながら、ソフト
ウェア的な処理では、ＩＣカードに含まれるプロセッサ
を起動しなければならないため、ソフトウェアそれ自体
或いは外的要因などによってデータ破壊やセキュリティ
異常などの事態を生ずる虞れは皆無とはいい難く、ま
た、上記のようにセキュリティ機能をソフトウェアで実
現するには、セキュリティ機能を実現する認証専用のプ
ログラムを作成しなければならず、特に小規模システム
においてはコスト的にそのようなプログラム作成が困難
とされるのが、本発明者により見いだされた。

【０００４】本発明の目的は、半導体記憶装置の不正ア
クセス防止をハードウェアにより適確に達成することに
ある。

【０００５】本発明の前記ならびにそのほかの目的と新
規な特徴は、本明細書の記述及び添付図面から明らかに
なるであろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００７】すなわち、メモリセルアレイに対する不正
アクセスを禁止するためのセキュリティ回路を、所定の
暗証コード若しくはそれに呼応する情報を保持する記憶
手段と、外部から暗証コードが与えられる毎に、当該暗
証コードが、上記記憶手段に保持されている情報に整合
するか否かを判別する判別手段と、この判別手段により
暗証コード整合と判断された場合に上記メモリセルアレ
イに対するアクセスを許容する制御論理と、上記判別手
段により複数回連続して暗証コード不整合と判断された
場合に上記判別手段でのその後の判別結果に拘らず上記
メモリセルアレイに対するアクセスを禁止する判定手段
とを含んで、上記メモリセルアレイに対する不正アクセ
スを禁止するためのセキュリティ回路を構成するもので
ある。上記記憶手段の保持情報の不正変更を防止可能と
するには、上記判別手段により暗証コード整合と判断さ
れた場合に上記記憶手段の記憶内容の変更を可能とする
第２制御論理を設けると良い。また、電源切断後におい
ても上記記憶手段の保持内容の消滅を防止するには、上
記記憶手段として不揮発性メモリを適用すると良い。さ
らに、上記判定手段を簡単に構成するには、上記判別手
段の判別結果が取り込まれる毎にそれを順次シフトする
シフトレジスタと、このシフトレジスタの複数ビット出
力の論理積を得る論理積回路と、この論理積回路の出力
によってセットされるフリップフロップ回路とを含んで
形成すると良い。

【０００８】

【作用】上記した手段によれば、暗証の正当性を判別す
る手段と、所定の暗証コード若しくはそれに呼応する情
報の変更を制限するための判定手段とが、半導体記憶装
置が保有する情報の機密保持やシステムに対する不正ア
クセス防止などのセキュリティをハードウェア的に達成
する。

【０００９】

【実施例】図２には本発明の一実施例であるＲＡＭカー
ドが示される。同図に示されるＲＡＭカードは、特に制
限されないが、公知の半導体集積回路製造技術によって
シリコン基板のような一つの半導体基板に形成される。

【００１０】図２において、２４は複数個のダイナミッ
ク型メモリセルをマトリクス配置したメモリセルアレイ
であり、メモリセルの選択端子はロウ方向毎にワード線
に結合され、メモリセルのデータ入力端子はカラム方向
毎に相補データ線に結合される。そしてそれぞれの相補
データ線は、相補データ線に１対１で結合された複数個
のカラム選択スイッチを含むＹ選択スイッチ回路２７を
介して相補コモンデータ線に共通接続される。

【００１１】本実施例では、特に制限されないが、アド
レスマルチプレクス方式が採用され、ロウ及びカラムア
ドレス入力信号を、それらのタイミングをずらすことに
より共通のアドレス端子から取込むようにしている。す
なわちＸアドレスラッチ及びＸデコーダ２２と、Ｙアド
レスラッチ及びＹデコーダ２６の前段にはアドレスマル
チプレクサ２１が配置され、アドレスバッファ２０を介
して取込まれるアドレス信号が、アドレスマルチプレク
サ２１によりＸアドレスラッチ及びＸデコーダ２２と、
Ｙアドレスラッチ及びＹデコーダ２６とに振分けられ
る。このようなアドレス入力を円滑に行うためＲＡＳ＊
（ロウアドレスストローブ）及びＣＡＳ＊（カラムアド
レスストローブ）の２種類のクロック信号を外部から与
えるようにしている。一つのメモリサイクル（ＲＡＳ＊
クロックの１周期）中に読出しあるいは書込みの一方の
動作のみを可能とするため、ＲＡＳ＊クロックの立下り
時点でロウアドレスを、ＣＡＳ＊クロックの立下り時点
でカラムアドレスを内部回路に取込むようにし、ライト
イネーブル信号ＷＥ＊，アウトプットイネーブル信号Ｏ
Ｅ＊の状態によって当該サイクルが書込みサイクルか読
出しサイクルかの判断を可能としている。

【００１２】ここで、本実施例では、メモリセルアレイ
２４の不正アクセスを禁止するためのセキュリティ機能
をハードウェア的に実現するため、セキュリティ回路１
０が設けられ、上記のライトイネーブル信号ＷＥ＊やア
ウトプットイネーブル信号ＯＥ＊が、このセキュリティ
回路１０を介して制御部２５に伝達されるようになって
いる。

【００１３】ワードドライバ２３は、それの前段に配置
されたＸアドレスラッチ及びＸデコーダのデコードに基
づいてワード線を選択レベルに駆動する。そしてＹアド
レスラッチ及びＹデコーダ２６のデコード出力に基づい
てＹ選択スイッチ回路２７が駆動され、これにより特定
されるメモリセルからのデータ読出し若しくはデータ書
込みが可能とされる。また、上記メモリセルアレイ２４
にはセンスアンプ２９が結合され、メモリセル情報がこ
のセンスアンプで増幅されるようになっている。この場
合、データ入出力回路２８にはメインアンプなどが含ま
れ、このメインアンプを介して読出しデータの外部送出
が可能とされる。

【００１４】尚、ダイナミックＲＡＭにおいて必要とさ
れるリフレッシュ動作は、上記制御部２５によって制御
される。

【００１５】図１には上記セキュリティ回路３の詳細な
構成が示される。

【００１６】４は内部情報用レジスタであり、この内部
情報用レジスタ４には、所定の暗証コード若しくはそれ
に呼応する情報が保持される。そのような情報は、特に
制限されないが、４ビット構成とされる。５は外部から
与えられるＩＤなどの暗証コードを保持するための外部
情報用レジスタであり、この外部情報用レジスタ５の保
持情報と上記内部情報用レジスタ４の保持情報が、後段
の比較器６に伝達されるようになっている。この比較器
６は、外部から暗証コードが与えられる毎にそれと、内
部情報用レジスタ４の保持内容とを比較する機能を有
し、そのような情報比較により、内部情報用レジスタ４
に予め保持された情報と、外部から入力された暗証コー
ドとが一致するか否かの判別が可能とされる。この判別
結果は、後段に配置された連続ミスヒット判定回路７を
介して２入力ナンドゲート１，２の一方の入力端子に伝
達可能とされる。上記比較器６の比較動作において、内
部情報用レジスタ４の保持情報と、外部情報用レジスタ
５の保持情報とが一致すると判断された場合、当該判断
結果に基づいてナンドゲート１，２が活性化され、外部
からのライトイネーブル信号ＷＥ＊や、アウトプットイ
ネーブル信号ＯＥ＊の論理状態が図２の制御部２５に伝
達可能とされる。また、上記比較器６の比較動作におい
て、内部情報用レジスタ４の保持情報と、外部情報用レ
ジスタ５の保持情報とは一致しないと判断された場合に
は、当該アクセスは不当アクセスとされ、ナンドゲート
１，２は不活性状態とされる。この状態でライトイネー
ブル信号ＷＥ＊やアウトプットイネーブル信号ＯＥ＊が
制御部２５に伝達されることはなく、従って、その場合
の不当メモリアクセスは阻止される。

【００１７】そして、上記比較器６の比較動作におい
て、両情報不一致の判別が複数回例えば４回連続してな
された場合には、連続ミスヒット判定回路７の動作によ
り、警告フラグが出力されると共にナンドゲート１，２
の一方の入力端子の論理レベルがローレベルに固定さ
れ、上記比較器６のその後の判別結果に拘らず、ナンド
ゲート１，２の活性化が禁止される。そのような状態に
おいてライトイネーブル信号ＷＥ＊やアウトプットイネ
ーブル信号ＯＥ＊の論理状態が図２の制御部２５に伝達
されることはない。上記警告フラグ出力は、不当アクセ
スである旨をオペレータに告知するために、さらには、
メモリセルアレイの記憶情報の機密保護の徹底化を図る
ため当該記憶情報を消滅させるための制御情報などに利
用される。連続ミスヒット判定回路７の状態はリセット
信号ＲＳ２＊がローレベルにアサートされることにより
初期状態に戻される。

【００１８】レジスタ書き込み用回路３は、一定の条件
下で上記内部情報用レジスタ４の記憶内容変更を可能と
するもので、当該内部情報用レジスタ回路４や上記連続
ミスヒット判定回路７に結合される。外部からのＩＤリ
クエスト信号ＩＤＲＥＱがハイレベルにアサートされる
ことにより内部情報用レジスタ４の記憶情報変更が可能
とされるが、そのような記憶情報変更は、機密保護の見
地から正当ユーザに限定すべきであるから、上記比較器
６の情報比較において、内部情報用レジスタ４の保持情
報と外部情報用レジスタ５の保持情報とが一致する場合
に限り許容するようにしている。すなわち、内部情報用
レジスタ４の保持情報と外部情報用レジスタ５の保持情
報とが一致し、且つ、外部からのＩＤリクエスト信号Ｉ
ＤＲＥＱがハイレベルにアサートされた場合に、レジス
タ書き込み用回路３により、外部情報用レジスタ５から
内部情報用レジスタ４へのデータ転送が許容されること
により、内部情報用レジスタ４の記憶内容の変更が可能
とされる。尚、リセット信号ＲＳ１＊がローレベルにア
サートされた場合にも上記と同様に内部情報用レジスタ
４の保持情報の変更が可能とされるが、当該リセット信
号ＲＳ１＊は内部リセットとされ、一般ユーザには見え
ない状態とされる。

【００１９】図３には上記連続ミスヒット判定回路７の
詳細な構成例が示され、図４には、図３における主要部
の動作タイミングが示される。

【００２０】３２は４ビット構成のシフトレジスタであ
り、上記比較器６の出力は順次このシフトレジスタ３２
に入力され、３２ａ，３２ｂ，３２ｃ，３２ｄの順にシ
フトされる。このシフトレジスタ３２の出力端子は４入
力のアンドゲート３３に結合され、シフトレジスタ３２
の４ビット出力の論理積が得られるようになっている。
そしてこのアンドゲート３３の出力は後段のインバータ
３５、２入力ナンドゲート３６を介して、２入力ナンド
ゲート３８，３９が結合されて成るフリップフロップ回
路ＦＦに入力される。リセット信号ＲＳ２＊はインバー
タ３４を介して４個のトライステートバッファ３１に伝
達されると共に、インバータ３７を介して上記ノアゲー
ト３６、３９に伝達される。そしてこのリセット信号Ｒ
Ｓ２＊と上記フリップフロップ回路ＦＦの出力との論理
積が２入力アンドゲート４０によって得られ、その論理
積出力が、当該連続ミスヒット判定回路７の出力とされ
る。

【００２１】図１に示される内部情報用レジスタ４の保
持情報と外部情報用レジスタ５の保持情報とが一致する
場合には、図１に示される比較器６の出力論理状態はロ
ーレベルとされ、逆に不一致の場合にはハイレベルとさ
れる。比較器６の情報比較において、連続して４回不一
致の場合、シフトレジスタ３２の保持内容は全てハイレ
ベルとされ、アンドゲート３３の出力論理状態Ａはハイ
レベル、ノアゲート３６の出力論理状態Ｂはハイレベル
とされる。このため、フリップフロップＦＦの出力論理
状態はローレベルに固定され、それによりアンドゲート
４０の出力論理状態はローレベルに固定され、このよう
にアンドゲート４０の出力論理状態がローレベルに固定
されることにより、図１に示されるナンドゲート１，２
が非活性状態とされ、外部からのライトイネーブル信号
ＷＥ＊やアウトプットイネーブル信号ＯＥ＊の制御部２
５への伝達が阻止される。そのような信号伝達阻止状態
は、リセット信号ＲＳ２がローレベルにアサートされる
ことによりフリップフロップ回路ＦＦがリセットされま
で継続される。尚、リセット信号ＲＳ２がローレベルに
アサートされた場合にはトライステートバッファ３１が
オン状態とされ、シフトレジスタ３２がオール零とされ
ることにより初期状態に戻される。

【００２２】図５には上記レジスタ書込み用回路３の詳
細な構成例と、内部情報用レジスタ４と外部情報用レジ
スタ５との関係が示され、図６には上記レジスタ書込み
用回路３の動作条件の真理値表が示される。

【００２３】図５に示されるように、内部情報用レジス
タ４と外部情報用レジスタ５とは、４個のトライステー
トバッファ５３により結合され、このトライステートバ
ッファ５３を介して外部情報用レジスタ５から内部情報
用レジスタ４への情報伝達が可能とされる。上記４個の
トライステートバッファ５３はレジスタ書込み用回路３
の出力によって動作制御される。すなわち、レジスタ書
込み用回路３は、３入力アンドゲート５１と、２入力オ
アゲート５２とが結合されて成り、連続ミスヒット判定
回路７の出力Ｃと、リセット信号ＲＳ１＊がハイレベル
とされている状態で、ＩＤライトリクエスト信号ＩＤＲ
ＥＱがハイレベルにアサートされた場合に、オアゲート
５２の出力論理状態がハイレベルとされ、上記４個のト
ライステートバッファ５３がオン状態（データ通過状
態）とされることにより、外部情報用レジスタ５の保持
内容を上記内部情報用レジスタ４へ書込み可能とされ
る。そのような情報書込みにより、上記内部情報用レジ
スタ４の保持内容の変更、すなわち暗証コードの変更が
可能とされる。また、連続ミスヒット判定回路７の出力
がローレベルとされた状態では、ＩＤライトリクエスト
信号ＩＤＲＥＱの論理状態に拘らずオアゲート５２の出
力論理状態がローレベルに固定されることにより、暗証
コードの変更が不可能とされ、それにより暗証コードの
不正変更が阻止される。尚、一般ユーザからは見えない
状態とされる内部リセット信号ＲＳ１＊がローレベルに
アサートされた場合には、他の信号の論理状態に拘らず
オアゲート５２の出力レベルがハイレベルとされること
により、内部情報用レジスタ４への暗証コード設定が可
能とされる。

【００２４】上記実施例によれば以下の作用効果が得ら
れる。

【００２５】（１）比較器６の比較動作において、内部
情報用レジスタ４の保持情報と、外部情報用レジスタ５
の保持情報とが一致しないと判断された場合には、当該
アクセスは不当アクセスとされ、ナンドゲート１，２は
不活性状態とされることにより、ライトイネーブル信号
ＷＥ＊やアウトプットイネーブル信号ＯＥ＊が制御部２
５に伝達されることはなく、その場合の不当メモリアク
セスが阻止されるので、ＲＡＭカードが保有する情報の
機密保持やシステムに対する不正アクセス防止などのセ
キュリティをハードウェア的に達成することができる。

【００２６】（２）上記比較器６の比較動作において、
両情報不一致の判別が複数回例えば４回連続してなされ
た場合には、連続ミスヒット判定回路７の動作により、
警告フラグが出力されると共にナンドゲート１，２の一
方の入力端子の論理レベルがローレベルに固定され、上
記比較器６のその後の判別結果に拘らず、ナンドゲート
１，２の活性化が禁止される。そのような状態において
ライトイネーブル信号ＷＥ＊やアウトプットイネーブル
信号ＯＥ＊の論理状態が図２の制御部２５に伝達される
ことはないので、機密保持や不正アクセス防止を、より
確実に行い得る。

【００２７】（３）上記（１），（２）の作用効果によ
り機密保持やシステムに対する不正アクセス防止のため
の手段をソフトウェアにより実現するためのプログラム
の開発が不要とされるのでソフトウェアの簡略化が図れ
る。そのような効果は、特に、小規模システムにおいて
特に顕著とされる。

【００２８】（４）上記警告フラグ出力は、不当アクセ
スである旨をオペレータに告知し、さらには、当該記憶
情報を消滅させるための制御情報などに利用することに
より、メモリセルアレイ２４の記憶情報の機密保護の徹
底化を図ることができる。

【００２９】（５）比較器６の判別結果が取り込まれる
毎にそれを順次シフトするシフトレジスタ３２と、この
シフトレジスタ３２の複数ビット出力の論理積を得るア
ンドゲート３３と、このアンドゲート３３の出力によっ
てセットされるフリップフロップ回路ＦＦとを含むこと
によって、上記の機能を有する連続ミスヒット判定回路
７を簡単に構成することができる。

【００３０】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００３１】例えば、図７に示されるように、入力情報
についての連想動作により当該入力情報に応じた連想デ
ータを出力可能な連想メモリ７１を利用し、この連想メ
モリ７１の連想データ出力によって２入力オアゲート７
２，７３の活性、非活性の状態制御を行うようにしても
良い。その場合において、連想メモリ７１への入力情報
は、外部から与えられる暗証コード若しくはそれに呼応
する情報とされる。連想メモリ７１の連想データ出力が
ハイレベルとされる場合、オアゲート７２，７３は非活
性状態とされ、そのとき外部から与えられるライトイネ
ーブル信号ＷＥ＊やアウトプットイネーブル信号ＯＥ＊
は当該オアゲート７２，７３を通過することができな
い。それに対して、連想メモリ７１の連想データ出力が
ローレベルとされる場合、オアゲート７２，７３が非活
性状態とされるので、そのとき外部から与えられるライ
トイネーブル信号ＷＥ＊又はアウトプットイネーブル信
号ＯＥ＊は当該オアゲート７２又は７３を通過してチッ
プ内部に伝達される。従って、連想メモリ７１を利用す
る事により上記実施例と同様の効果を得ることができ
る。また、上記連想メモリ７１に代えて可逆メモリやフ
ァジィ論理を取り入れて、暗証コードなどのデータ対応
をとることも可能とされる。

【００３２】また、図８に示されるように、図１の内部
情報用レジスタ４を不揮発性メモリ８２とし、この不揮
発性メモリ８２の保持情報と、外部情報用レジスタ８５
の保持情報とを比較器８４で比較するようにしても良
い。不揮発性メモリ８２は、ＥＥＰＲＯＭ（エレクトリ
カリ・イレーザブル・アンド・プログラマブル・リード
・オンリ・メモリ）とすることができる。外部情報用レ
ジスタ８５、比較器８５はそれぞれ図１の内部情報用レ
ジスタ５、比較器６に対応する。コントロール回路８１
は、上記比較器８４の比較結果に基づいてライトイネー
ブル信号ＷＥ＊又はアウトプットイネーブル信号ＯＥ＊
の内部取り込みを制御するもので、図１におけるナンド
ゲート１又は２、連続ミスヒット判定回路７に相当する
回路構成とされる。不揮発性メモリ８２を適用すること
により、電源切断後においても当該メモリ８２に保持さ
れた暗証コードが消滅されない、という効果が得られ
る。尚、暗証コードの変更は現実的に不可能とされる
が、上記不揮発性メモリ８２としてヒューズ熔断形式の
プログラマブル論理回路を適用することもできる。

【００３３】さらに、図９に示されるように、単一のメ
インメモリ９３が、複数のＣＰＵ（中処理装置）９１，
９２によって共有されるようなシステムに、本発明を適
用することができる。メインメモリ９３では、上記実施
例と同様に暗証コード判別によりライトイネーブル信号
ＷＥ＊やアウトプットイネーブル信号ＯＥ＊の内部取り
込みが制御される。ただし、図９のメインメモリ９３に
は、２種類の暗証コードが設定され、その一つはメモリ
セルアレイへのデータ書込みについてのコード、他の一
つはメモリセルアレイからのデータ読出しについてのコ
ードとされる。例えばＣＰＵ１にはメインメモリ９３に
ついてのライト専用暗証コードが与えられ、ＣＰＵ９２
にはメインメモリ９３についてのリード専用の暗証コー
ドが与えられるものとすると、ＣＰＵ９１からのライト
アクセスにおいて、当該ＣＰＵ９１からのライト専用暗
証コードとメインメモリ９３内の暗証コードとの判別が
なされ、ＣＰＵ９２からのリードアクセスにおいて当該
ＣＰＵ９２からのリード専用暗証コードとメインメモリ
９３内の暗証コードとの判別がなされる。そのような暗
証コード判別において、書込み動作、読出し動作が制限
されるのは上記実施例の場合と同様である。

【００３４】上記実施例では、暗証コード専用の入力端
子を有するものについて説明したが、図１に示されるメ
モリセルアレイ２４の書込み又は読出しデータと暗証コ
ードとを時分割で入力又は出力するようにすれば、メモ
リセルアレイ２４についてのデータ入出力回路２８と、
外部情報用レジスタ５（又は８５）とで、外部端子を共
有することもできる。また、外部からの書き込み用デー
タ等に暗証コードを付加することにより当該データと暗
証コードとを取り込むようにしても良い。

【００３５】上記実施例ではダイナミック形メモリセル
によってメモリセルアレイ２４が構成されるものについ
て説明したが、スタティック形メモリセルを含んでメモ
リセルアレイ２４を形成することもできる。

【００３６】上記実施例では、ライトイネーブル信号Ｗ
Ｅ＊やアウトプットイネーブル信号ＯＥ＊の取り込みを
制限するものについて説明したが、それに限定されず、
ロウアドレスストローブ信号（ＲＡＳ）、カラムアドレ
スストローブ信号（ＣＡＳ）、チップセレクト信号（Ｃ
Ｓ）などの取り込みを制限するようにしても、上記実施
例と同様の効果を得ることができる。

【００３７】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＲＡＭ
カードに適用した場合について説明したが、本発明はそ
れに限定されるものではなく、ＩＣカードや、メモリを
含むマイクロコンピュータなどの各種半導体集積回路に
適用することができる。

【００３８】本発明は、少なくとも情報記憶のためのメ
モリセルアレイを含む条件のものに適用することができ
る。

【００３９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００４０】すなわち、メモリセルアレイに対する不正
アクセスを禁止するためのセキュリティ回路を、所定の
暗証コード若しくはそれに呼応する情報を保持する記憶
手段と、外部から暗証コードが与えられる毎に、当該暗
証コードが、上記記憶手段に保持されている情報に整合
するか否かを判別する判別手段と、この判別手段により
暗証コード整合と判断された場合に上記メモリセルアレ
イに対するアクセスを許容する制御論理と、上記判別手
段により複数回連続して暗証コード不整合と判断された
場合に上記判別手段でのその後の判別結果に拘らず上記
メモリセルアレイに対するアクセスを禁止する判定手段
とを含んで、メモリセルアレイに対する不正アクセスを
禁止するためのセキュリティ回路を構成することによ
り、半導体集積回路が保有する情報の機密保持やシステ
ムに対する不正アクセス防止などのセキュリティをハー
ドウェアにより適確に達成することができる。

【図面の簡単な説明】

【図１】図１は本発明の一実施例に係るＲＡＭカードに
含まれるセキュリティ回路の構成ブロック図である。

【図２】図２は本発明の一実施例に係るＲＡＭカードの
構成ブロック図である。

【図３】図３は上記セキュリティ回路に含まれる連続ミ
スヒット判定回路の詳細な構成例が示される論理回路図
である。

【図４】図４は図３における主要部の動作タイミング図
である。

【図５】図５は図１におけるレジスタ書込み用回路の詳
細な構成例と、内部情報用レジスタと外部情報用レジス
タとの関係が示される回路図である。

【図６】図６は上記レジスタ書込み用回路の動作条件の
真理値説明図である。

【図７】図７は本発明の他の実施例の主要部構成説明図
である。

【図８】図８は本発明の他の実施例の主要部構成説明図
である。

【図９】図９は本発明が適用されるシステムの構成ブロ
ック図である。

【符号の説明】

１ナンドゲート２ナンドゲート３レジスタ書込み用回路４内部情報用レジスタ５外部情報用レジスタ６比較器７連続ミスヒット判定回路１０セキュリティ回路２４メモリセルアレイ２５制御部２８データ入出力回路３２シフトレジスタ３３アンドゲート４０アンドゲートＦＦフリップフロップ回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者江川英和東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内

Claims

【特許請求の範囲】

【請求項１】情報記憶のためのメモリセルアレイと、
このメモリセルアレイに対する不正アクセスを禁止する
ためのセキュリティ回路とを有し、このセキュリティ回
路は、所定の暗証コード若しくはそれに呼応する情報を
保持する記憶手段と、外部から暗証コードが与えられる
毎に、当該暗証コードが、上記記憶手段に保持されてい
る情報に整合するか否かを判別する判別手段と、この判
別手段により暗証コード整合と判断された場合に上記メ
モリセルアレイに対するアクセスを許容する制御論理
と、上記判別手段により複数回連続して暗証コード不整
合と判断された場合に上記判別手段でのその後の判別結
果に拘らず上記メモリセルアレイに対するアクセスを禁
止する判定手段とを含んで成ることを特徴とする半導体
記憶装置。
【請求項２】外部から取り込まれる暗証コード若しく
はそれに呼応する情報を保持するためのレジスタを含
み、上記判別手段は、上記記憶手段の保持内容とこのレ
ジスタの保持内容との比較を行う請求項１記載の半導体
記憶装置。
【請求項３】上記判別手段により暗証コード整合と判
断された場合に上記記憶手段の記憶内容の変更を可能と
する第２制御論理を含む請求項１又は２記載の半導体記
憶装置。
【請求項４】上記第２制御論理は、上記記憶手段の保
持内容の変更要求に呼応して上記レジスタから上記記憶
手段への情報転送を可能とすることにより、当該記憶手
段の内容変更を可能とする請求項３記載の半導体記憶装
置。
【請求項５】上記記憶手段として不揮発性メモリを適
用した請求項１，２，３又は４記載の半導体記憶装置。
【請求項６】上記判定手段は、上記判別手段により複
数回連続して暗証コード不整合と判断された場合に警告
フラグを出力する請求項１，２，３，４又は５記載の半
導体記憶装置。
【請求項７】上記判定手段は、上記判別手段の判別結
果が取り込まれる毎にそれを順次シフトするシフトレジ
スタと、このシフトレジスタの複数ビット出力の論理積
を得る論理積回路と、この論理積回路の出力によってセ
ットされるフリップフロップ回路とを含む請求項１，
２，３，４，５又は６記載の半導体記憶装置。