JP2010118933A - メモリ制御装置およびこれを用いた計量器 - Google Patents

Abstract

【課題】誤ったデータがメモリに書き込まれる可能性を低減できるとともに、メモリに書き込まれているデータの正当性を保証できるメモリ制御装置および計量器。
【解決手段】複数ビットからなる第１特定信号Ｓ１と複数ビットからなる第２特定信号Ｓ２とを重複しないタイミングで順次に出力する制御部２１と、制御部からの第１特定信号によって示されるコードと内部に保持している第１暗証コードとが一致した場合に第１書込許可信号を生成する第１一致検出部２２と、第１一致検出部からの第１書込許可信号に応答して外部からのデータを書き込む第１メモリ３１と、制御部からの第２特定信号によって示されるコードと内部に保持している第２暗証コードとが一致した場合に第２書込許可信号を生成する第２一致検出部２３と、第２一致検出部からの第２書込許可信号に応答して第１メモリに書き込んだデータと同一のデータを書き込む第２メモリ３２を備える。
【選択図】図２

Description

本発明は、メモリへの書込を制御するメモリ制御装置およびこのメモリ制御装置を用いた計量器に関し、特にメモリに書き込まれたデータの正当性を担保する技術に関する。

例えば水道メータやガスメータといった流量を計測する計量器は、長期間にわたって常に計量対象の流量を計測し、この計測により得られたデータを順次にメモリに格納する。このメモリに格納されたデータは、定期的に収集されて料金の計算などに用いられる。したがって、メモリに格納されたデータには高い正当性とともに、消失からの保護が求められている。

このような要請に応えるために、従来、メモリとして、電池でバックアップされたメモリまたは不揮発性メモリを使用してデータの消失を防止したり、機器の故障などに対応したりするための冗長回路を設けてデータの正当性を確保することが行われている。

なお、計量器に関連する技術として、特許文献１は、端末装置と端末用網制御装置との間の接続を電池駆動式の無線で行うことにより両者間の接続を障害物で遮られることなく自由に行うとともに、電池の消費電力を低減した自動検針用無線システムを開示している。この自動検針用無線システムでは、子無線機は、データ収集時刻に達すると、電源スイッチ回路を制御して、無線通信回路に電源の供給を行い、メータからデータを収集し、このデータを無線通信回路および無線伝送路を介して親無線機に送信し、親無線機は、データ収集時刻に達すると、電源スイッチ回路を制御して、無線通信回路に電源の供給を行い、該無線通信回路を介して子無線機から送信されてくるデータを受信し、センタ装置からの電話回線および端末用網制御装置を介したノーリンギング着信に応答して収集データをセンタ装置に送信する。
特開平６−９０２９８号公報

しかしながら、上述した従来の計量器や特許文献１に記載された自動検針用無線システムでは、メモリの内容を消失から保護する対策は種々施されているが、計量器を構成する部品の故障や、例えばＣＰＵ（Central Processing Unit）の予期しない動作（所謂、暴走）によって、誤ったデータがメモリに書き込まれることを防止できないという問題がある。

本発明の課題は、誤ったデータがメモリに書き込まれる可能性を低減できるとともに、メモリに書き込まれているデータの正当性を保証できるメモリ制御装置およびこれを用いた計量器を提供することにある。

上記課題を解決するために、請求項１のメモリ制御装置は、複数ビットからなる第１特定信号と複数ビットからなる第２特定信号とを重複しないタイミングで順次に出力する制御部と、制御部からの第１特定信号によって示されるコードと内部に保持している第１暗証コードとが一致した場合に第１書込許可信号を生成する第１一致検出部と、第１一致検出部からの第１書込許可信号に応答して外部からのデータを書き込む第１メモリと、制御部からの第２特定信号によって示されるコードと内部に保持している第２暗証コードとが一致した場合に第２書込許可信号を生成する第２一致検出部と、第２一致検出部からの第２書込許可信号に応答して第１メモリに書き込んだデータと同一のデータを書き込む第２メモリを備えたことを特徴とする。

請求項２の計量器は、流量を検出する検出部と、複数ビットからなる第１特定信号と複数ビットからなる第２特定信号とを重複しないタイミングで順次に出力する制御部と、制御部からの第１特定信号によって示されるコードと内部に保持している第１暗証コードとが一致した場合に第１書込許可信号を生成する第１一致検出部と、第１一致検出部からの第１書込許可信号に応答して検出部からの流量を表すデータを書き込む第１メモリと、制御部からの第２特定信号によって示されるコードと内部に保持している第２暗証コードとが一致した場合に第２書込許可信号を生成する第２一致検出部と、第２一致検出部からの第２書込許可信号に応答して第１メモリに書き込んだデータと同一のデータを書き込む第２メモリを備えたことを特徴とする。

請求項１および請求項２の発明によれば、制御部からの第１特定信号によって示されるコードと第１一致検出部の内部に保持されている第１暗証コードとが一致した場合に第１書込許可信号が第１メモリに送られてデータが書き込まれ、また、制御部から第１特定信号と重複しないタイミングで出力される第２特定信号によって示されるコードと第２一致検出部の内部に保持されている第２暗証コードとが一致した場合に第２書込許可信号が第２メモリに送られてデータが書き込まれる。

従って、例えば、制御部を構成するＣＰＵが所謂暴走によって予期しない動作をしたり故障したりすることにより第１メモリまたは第２メモリに誤ったデータが格納されて第１メモリに記憶されているデータと第２メモリに記憶されているデータとが不一致になっても、それ以前に格納されたデータ、つまり第１メモリに記憶されているデータと第２メモリに記憶されているデータとが一致するデータは、誤りが存在しないデータであるので、その正当性を保証できる。

以下、本発明の実施の形態のメモリ制御装置およびおよびこれを用いた計量器を図面を参照しながら詳細に説明する。

図１は本発明の実施例１に係るメモリ制御装置が適用された計量器を用いて構成された計量システムの構成を示すブロック図である。

この計量システムは、計量器１と検針装置２とから構成されている。計量器１は、例えば水道やガスといった流体の流量を計量する。この計量器１で計量することにより得られた計量データは、パルス信号として検針装置２に送られる。検針装置２は、計量器１からパルス信号で送られてくる計量データを取得し、取得した計量データによって示される計量値を図示しない表示器に表示したり、計量器１を管理するセンタに送信したりする。

計量器１は、検出部１１、制御装置１２、メモリ１３、表示部１４、通信部１５および電源１６を備えている。

検出部１１は、例えば水道メータやガスメータといった計器（図示は省略する）から送られてくる信号に基づき水やガスの流量を検出する。この検出部１１で検出された流量は、流量信号として制御装置１２に送られる。

制御装置１２は、計量器１の全体を制御する。例えば、制御装置１２は、検出部１１から送られてくる流量信号に基づき流量を表すデータ（以下、「流量データ」という）を生成し、メモリ１３に格納する。また、メモリ１３から流量データを読み出して表示部１４に送ることにより流量値を表示させたり、通信部１５に送って検針装置２に送信させたりする制御を行う。この制御装置１２については、後に、さらに詳細に説明する。

メモリ１３は、制御装置１２から送られてくる流量データを記憶する。このメモリ１３の詳細については、後に、詳細に説明する。

表示部１４は、制御装置１２から送られてくる流量データに基づき流量値を表示する。通信部１５は、制御装置１２から送られてくる流量データに応じたパルス信号を生成し、無線または有線で検針装置２に送信する。電源１６は、例えば電池から構成されており、計量器１の各部に電源を供給する。

図２は上述した計量器１のうちの制御装置１２およびメモリ１３の各々の要部の構成を詳細に示すブロック図である。メモリ１３は、マスタメモリ３１とバックアップメモリ３２とから構成されている。マスタメモリ３１は、本発明の第１メモリに対応し、バックアップメモリ３２は、本発明の第２メモリに対応する。

マスタメモリ３１は、制御装置１２から送られてくる第１書込許可信号ＷＥ１がチップイネーブル端子ＣＥに入力されることよって書込可能状態にされ、この書込可能状態で、制御装置１２からのデータがデータ入出力端子Ｄに入力されて書き込まれる。また、このマスタメモリ３１に書き込まれたデータは、制御装置１２によって、データ入出力端子Ｄから読み出される。

バックアップメモリ３２は、制御装置１２から送られてくる第２書込許可信号ＷＥ２がチップイネーブル端子ＣＥに入力されることよって書込可能状態にされ、この書込可能状態で、制御装置１２からのデータがデータ入出力端子Ｄに入力されて書き込まれる。また、このバックアップメモリ３２に書き込まれたデータは、制御装置１２によって、データ入出力端子Ｄから読み出される。

制御装置１２は、制御部２１、第１一致検出部２２および第２一致検出部２３を備えている。制御部２１は、例えばＣＰＵから構成されており、検出部１１から流量信号が送られてきた場合に、該流量信号に基づき流量データを生成し、マスタメモリ３１およびバックアップメモリ３２の両方のデータ入出力端子Ｄに送る。

また、制御装置１２は、生成した流量データをマスタメモリ３１およびバックアップメモリ３２に送ると同時に、第１特定信号Ｓ１を生成して第１一致検出部２２に送る。第１特定信号Ｓ１は、複数ビットからなるコードを表す信号によって構成されている。さらに、制御装置１２は、生成した流量データをマスタメモリ３１およびバックアップメモリ３２に送ってから所定時間の経過の後、つまり、第１特定信号が出力されている時間と重複しないタイミングで、第２特定信号Ｓ２を生成して第２一致検出部２３に送る。第２特定信号Ｓ２は、複数ビットからなるコードを表す信号によって構成されている。

第１一致検出部２２は、自己の内部に第１暗証コードを記憶しており、制御部２１から送られてくる第１特定信号によって示されるコードと第１暗証コードとを比較し、これらが一致した場合に第１書込許可信号ＷＥ１を生成してマスタメモリ３１に送る。

第２一致検出部２３は、自己の内部に第２暗証コードを記憶しており、制御部２１から送られてくる第２特定信号によって示されるコードと第２暗証コードとを比較し、これらが一致した場合に第２書込許可信号ＷＥ２を生成してバックアップメモリ３２に送る。

次に、このように構成される本発明の実施例１に係るメモリ制御装置が適用された計量器の動作を図３に示すタイミングチャートを参照しながら説明する。

計量器１の制御装置１２に含まれる制御部２１は、メモリ１３へ流量データを書き込む必要が生じた場合に、図３（ａ）に示すように、第１特定信号Ｓ１と第２特定信号Ｓ２とを重複しないタイミングで順次に出力する。その結果、第１一致検出部２２からの第１書込許可信号ＷＥ１と第２一致検出部２３からの第２書込許可信号ＷＥ２とが重複しないタイミングで順次に出力される。

また、制御部２１は、メモリ１３へ流量データを書き込む必要が生じた場合に、第１書込許可信号ＷＥ１の出力が開始されてから第２書込許可信号ＷＥ２の出力が終了するまでの間、継続して流量データを出力する。

マスタメモリ３１は、図３（ｂ）に示すように、第１書込許可信号ＷＥ１が出力されている間に、制御装置１２の制御部２１から送られてくる流量データを入力して記憶する。同様に、バックアップメモリ３２は、図３（ｃ）に示すように、第２書込許可信号ＷＥ２が出力されている間に、制御装置１２の制御部２１から送られてくる流量データを入力して記憶する。

このようにしてマスタメモリ３１およびバックアップメモリ３２に格納された流量データは、制御部２１によって読み出されて比較されることにより、または、計量器１の外部の装置に読み出されて比較されることにより、その正当性がチェックされる。

以上説明したように、本発明の実施例１に係るメモリ制御装置が適用された計量器によれば、制御部２１からの第１特定信号Ｓ１によって示されるコードと第１一致検出部２２の内部に保持されている第１暗証コードとが一致した場合に第１書込許可信号ＷＥ１がマスタメモリ３１に送られてデータが書き込まれ、また、制御部２１から第１特定信号Ｓ１と重複しないタイミングで出力される第２特定信号Ｓ２によって示されるコードと第２一致検出部２３の内部に保持されている第２暗証コードとが一致した場合に第２書込許可信号ＷＥ２が第２メモリに送られてデータが書き込まれる。

従って、制御部２１を構成するＣＰＵが所謂暴走によって予期しない動作をしたり故障したりすることによりマスタメモリ３１またはバックアップメモリ３２に誤ったデータが格納されてマスタメモリ３１に記憶されているデータとバックアップメモリ３２に記憶されているデータとが不一致になっても、それ以前に格納されたデータ、つまりマスタメモリ３１に記憶されているデータとバックアップメモリ３２に記憶されているデータとが一致するデータは、誤りが存在しないデータであるので、その正当性を保証できる。

図４はマスタメモリ３１およびバックアップメモリ３２に順次記憶されるデータを示す図である。まず、マスタメモリ３１にデータ”１２３４５”が記憶され、次に、バックアップメモリ３２にデータ”１２３４５”が記憶される。次に、マスタメモリ３１にデータ”１２３４６”が記憶され、次に、バックアップメモリ３２にデータ”１２３４６”が記憶される。次に、マスタメモリ３１にデータ”１２３４７”が記憶され、次のタイミングで、バックアップメモリ３２にデータ”１２３××”が記憶されるが、両方のメモリのデータが不一致となる。

このため、それ以前に格納されたデータ、つまりマスタメモリ３１に記憶されているデータとバックアップメモリ３２に記憶されているデータとが一致するデータ”１２３４６”は、誤りが存在しないデータであるので、その正当性を保証できる。

また、制御装置１２の制御部２１（ＣＰＵ）が、所謂暴走によって予期しない動作をしたり故障したりしても、暴走に起因して制御部２１で生成された第１特定信号Ｓ１によって示されるコードと第１一致検出部２２に保持されている暗証コードとが一致する確率は低いので、第１書込許可信号が生成される確率も低くなる。

その結果、誤ったデータがマスタメモリ３１に書き込まれる可能性を低減できる。同様に、制御部２１の暴走に起因して制御部２１で生成された第２特定信号Ｓ２によって示されるコードと第２+一致検出部２３に保持されている暗証コードとが一致する確率は低いので、第２書込許可信号が生成される確率も低くなる。その結果、誤ったデータがバックアップメモリ３２に書き込まれる可能性を低減できる。

なお、上記は一例として第１特定信号Ｓ１、第２特定信号Ｓ２を制御部２１の異なる出力部から出力するものとしたが、制御部２１の同一の出力部から時分割にて第１特定信号Ｓ１、第２特定信号Ｓ２を出力するようにしても良い。

本発明は、例えばガスまたは水道の流量を計測する計量器、その他のメモリに記録されているデータを保護する必要がある種々の装置に利用可能である。

本発明の実施例１に係るメモリ制御装置が適用された計量器を用いて構成された計量システムの構成を示すブロック図である。 本発明の実施例１に係るメモリ制御装置が適用された計量器のうちの制御装置およびメモリの各々の要部の構成を詳細に示すブロック図である。 本発明の実施例１に係るメモリ制御装置が適用された計量器の動作を示すタイミングチャートである。 本発明の実施例１に係るメモリ制御装置が適用された計量器のマスタメモリおよびバックアップメモリに順次記憶されるデータを示す図である。

符号の説明

１ 計量器
２ 検針装置
１１ 検出部
１２ 制御装置
１３ メモリ
１４ 表示部
１５ 通信部
１６ 電源
２１ 制御部
２２ 第１一致検出部
２３ 第２一致検出部
３１ マスタメモリ（第１メモリ）
３２ バックアップメモリ（第２メモリ）

Claims (2)

1. 複数ビットからなる第１特定信号と複数ビットからなる第２特定信号とを重複しないタイミングで順次に出力する制御部と、
   前記制御部からの第１特定信号によって示されるコードと内部に保持している第１暗証コードとが一致した場合に第１書込許可信号を生成する第１一致検出部と、
   前記第１一致検出部からの第１書込許可信号に応答して外部からのデータを書き込む第１メモリと、
   前記制御部からの第２特定信号によって示されるコードと内部に保持している第２暗証コードとが一致した場合に第２書込許可信号を生成する第２一致検出部と、
   前記第２一致検出部からの第２書込許可信号に応答して前記第１メモリに書き込んだデータと同一のデータを書き込む第２メモリと、
   を備えることを特徴とするメモリ制御装置。
2. 流量を検出する検出部と、
   複数ビットからなる第１特定信号と複数ビットからなる第２特定信号とを重複しないタイミングで順次に出力する制御部と、
   前記制御部からの第１特定信号によって示されるコードと内部に保持している第１暗証コードとが一致した場合に第１書込許可信号を生成する第１一致検出部と、
   前記第１一致検出部からの第１書込許可信号に応答して前記検出部からの流量を表すデータを書き込む第１メモリと、
   前記制御部からの第２特定信号によって示されるコードと内部に保持している第２暗証コードとが一致した場合に第２書込許可信号を生成する第２一致検出部と、
   前記第２一致検出部からの第２書込許可信号に応答して前記第１メモリに書き込んだデータと同一のデータを書き込む第２メモリと、
   を備えることを特徴とする計量器。

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