KR20160017922A - 반도체 메모리 장치 - Google Patents

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KR20160017922A
KR20160017922A KR1020140101563A KR20140101563A KR20160017922A KR 20160017922 A KR20160017922 A KR 20160017922A KR 1020140101563 A KR1020140101563 A KR 1020140101563A KR 20140101563 A KR20140101563 A KR 20140101563A KR 20160017922 A KR20160017922 A KR 20160017922A
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구영준
윤태식
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에스케이하이닉스 주식회사
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    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0411—Online error correction

Abstract

외부로부터 라이트 데이터 및 데이터 마스킹 신호를 수신받아 상기 데이터 마스킹 신호에 응답하여 상기 라이트 데이터를 노멀 데이터 또는 컴바인 데이터로 저장하며, 라이트 동작 시 데이터 마스킹 여부를 의미하는 마스킹 정보를 저장하는 코어부;및 리드 동작시 상기 마스킹 정보에 응답하여 상기 노멀 데이터 또는 상기 컴바인 데이터의 출력 경로를 제어하기 위한 ECC부를 포함하는 반도체 메모리 장치가 제공되며, 라이트 동작시 데이터 마스킹 기능의 수행 여부를 저장하여 리드 동작시 데이터 마스킹 기능의 수행 여부에 따라 리드 데이터의 출력 경로를 선택적으로 제어함으로써 반도체 메모리 장치의 ECC 동작에 소요되는 시간을 줄일 수 있다. 또한, 데이터 마스킹 기능을 수행하는 도중에 생성된 유효하지 않은 패리티 비트를 이용하는 ECC 디코딩 동작을 수행하지 않기 때문에 리드 동작시 데이터 처리에 따른 오류를 방지할 수 있다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 특허문헌은 반도체 설계기술에 관한 것으로, 데이터 처리를 위한 라이트 동작 및 리드 동작과, ECC동작을 수행하기 위한 반도체 메모리 장치에 관한 것이다.
도 1은 일반적인 반도체 시스템을 도시한 블록도이다.
도 1을 참조하면, ECC(Error Correcting Code)동작을 수행하는 반도체 시스템에 있어서, 메모리(110)는 데이터를 저장하기 위한 셀(cell)들과, 패리티 비트(parity bit)를 저장하기 위한 셀들을 구비한다. 메모리(110)는 ECC모드가 활성화된 경우 메모리 컨트롤러(130)로부터 데이터(DATA) 및 패리티 비트(PARITY)를 인가받아 저장한다. 리드 동작을 통해서 메모리(110)는 저장된 데이터(DATA) 및 패리티 비트(PARITY)를 출력함으로써, 메모리 컨트롤러(130)는 메모리(110)로부터 수신받은 데이터(DATA) 및 패리티 비트(PARITY)에 기초하여, 데이터(DATA)의 에러를 검출한다. 반면에, ECC모드가 비활성화된 경우 메모리 컨트롤러(130)로부터 데이터(DATA)를 인가받게 된다.
또한, 메모리(110)는 라이트 동작시에 일부 셀들에 저장된 데이터는 변경하고 나머지 셀들의 데이터는 유지시키기 위해서 데이터 마스킹(data masking) 기능이 이용된다. 데이터 마스킹 기능이란, 메모리(110) 내부 셀들의 일부분을 마스킹하여 새로운 데이터의 재 기입을 방지(기존의 데이터 유지)하고, 나머지 부분에는 새로운 데이터를 재기입하여 기존의 데이터가 변경되도록 하는 동작을 뜻한다. 이러한 데이터 마스킹 동작에 있어서, 변경되는 데이터가 새로이 저장되는 것과, 변경된 데이터를 반영한 패리티 비트를 생성하여 기존의 패리티 비트를 변경하는 것이 무엇보다 중요하다. 데이터 마스킹 기능에 대해 패리티 비트의 변경 및 기입은 라이트 동작에 관한 타이밍이 증가할 수 있다. 즉, 데이터 마스킹 기능이 적용된 라이트 동작과 데이터 마스킹 기능이 적용되지 않은 라이트 동작의 시간에 차이가 발생하기 때문에, 데이터 마스킹 기능이 적용된 라이트 동작과 데이터 마스킹 기능이 적용되지 않은 라이트 동작을 구분하여 tCCD(CAS to CAS Delay time)을 조절해야 한다.
또한, 라이트 동작 시 데이터 마스킹 기능과 관계없이 데이터 마스킹 기능이 적용된 라이트 동작과 데이터 마스킹 기능이 적용되지 않은 라이트 동작에 동일한 tCCD를 지원하는 메모리(110)에서는 마스킹된 데이터에 관한 라이트 동작시 일부 데이터의 변경, 패리티 비트의 생성 및 생성된 패리티 비트의 재기입이 원활하게 이루어지지 못하기 때문에 데이터 저장시 오류가 발생한다.
본 발명의 실시예가 해결하고자 하는 기술적 과제는 라이트 동작시 데이터 마스킹 기능의 수행 여부를 저장하여 리드 동작시에 데이터 마스킹 기능의 수행 여부에 따라 데이터의 출력 경로를 제어함으로써 ECC 동작에 소요되는 시간을 줄이기 위한 반도체 메모리 장치를 제공하기 위한 것이다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 외부로부터 라이트 데이터 및 데이터 마스킹 신호를 수신받아 상기 데이터 마스킹 신호에 응답하여 상기 라이트 데이터를 제1데이터 또는 제2데이터로 저장하며, 라이트 동작 시 데이터 마스킹 여부를 의미하는 마스킹 정보를 저장하는 코어부;및 리드 동작시 상기 마스킹 정보에 응답하여 상기 제1데이터 또는 상기 제2데이터의 출력 경로를 제어하기 위한 ECC부를 포함할 수 있다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는, 외부로부터 라이트 데이터 및 데이터 마스킹 신호를 수신받아 상기 데이터 마스킹 신호에 응답하여 상기 라이트 데이터를 저장하기 위한 코어부; 상기 데이터 마스킹 신호를 수신받아 라이트 동작 시 데이터 마스킹 여부를 의미하는 마스킹 정보를 생성하기 위한 DM정보 생성부;및 리드 동작시 상기 마스킹 정보에 응답하여 상기 코어부에 저장된 데이터의 ECC 디코딩 동작을 수행한 후 리드 데이터로서 출력하거나, 또는 상기 코어부에 저장된 데이터를 상기 리드 데이터로서 외부로 출력하기 위한 ECC부를 포함할 수 있다.
또한, 본 발명의 다른 실시예에 따른 반도체 메모리 장치는, 데이터 마스킹되지 않은 제1데이터와 데이터 마스킹된 제2데이터를 저장하는 데이터 저장부; 상기 제1데이터 및 상기 제2데이터에 대응하는 패리티 비트를 저장하는 패리티 저장부;및 상기 제1데이터에 대해서는 상기 제1데이터에 대응하는 패리티 데이터에 기초하여 에러 정정 디코딩하며, 상기 제2데이터에 대해서는 에러 정정 디코딩하지 않는 ECC부를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 동작방법은, 데이터 저장부 및 패리티 저장부을 포함하는 반도체 메모리 장치의 동작방법에 있어서, 라이트 동작시 외부로부터 라이트 데이터를 수신받아 데이터 마스킹 기능의 수행 여부에 따라 상기 데이터 저장부에 저장하는 단계; 상기 라이트 데이터에 대응하는 패리티 비트를 생성하여 상기 패리티 저장부에 저장하는 단계;및 리드 동작시 상기 데이터 마스킹 기능이 사용된 경우 상기 데이터 저장부에 저장된 데이터의 에러를 보정하지 않고 외부로 출력하고, 상기 데이터 마스킹 기능이 사용되지 않은 경우 상기 데이터 저장부에 저장된 데이터 및 상기 패리티 비트를 이용하여 에러를 보정하는 단계를 포함할 수 있다.
제안된 실시예에 따른 반도체 메모리 장치는 라이트 동작시 데이터 마스킹 기능의 수행 여부를 저장하여 리드 동작시 데이터 마스킹 기능의 수행 여부에 따라 리드 데이터의 출력 경로를 선택적으로 제어함으로써 반도체 메모리 장치의 ECC 동작에 소요되는 시간을 줄일 수 있다. 또한, 데이터 마스킹 기능을 수행하는 도중에 생성된 유효하지 않은 패리티 비트를 이용하는 ECC 디코딩 동작을 수행하지 않기 때문에 리드 동작시 데이터 처리에 따른 오류를 방지할 수 있다.
도 1은 일반적인 반도체 시스템을 도시한 블록도.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 블록 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예들을 첨부 도면을 참조하여 설명하고자 한다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 블록 구성도이다.
도 2를 참조하면, 반도체 메모리 장치는 코어부(210)와, DM(Data Masking) 정보 생성부(220) 및 ECC부(230)를 포함할 수 있다. 상기 코어부(210)는 데이터 저장부(211) 및 패리티 저장부(213)을 포함할 수 있다.
상기 코어부(210)의 상기 데이터 저장부(211)는 다수의 메모리 셀들(미도시)을 구비하며, 외부로부터 인가된 라이트 데이터(WT_DT)를 저장할 수 있다. 상기 데이터 저장부(211)는 외부로부터 데이터 마스킹 신호(DM_SIGS)를 수신받아 데이터 마스킹 기능의 수행 여부에 따라 상기 라이트 데이터(WT_DT)를 제1데이터 또는 제2데이터로 저장할 수 있다. 이하, 상기 제1데이터는 노멀(normal) 데이터라 하며, 상기 제2데이터는 컴바인(combine) 데이터일 수 있다.
상기 데이터 마스킹 신호(DM_SIGS)가 활성화되지 않은 경우는 데이터 마스킹 기능이 적용되지 않은 라이트 동작을 의미하는 것으로서, 상기 데이터 저장부(211)는 외부로부터 수신받은 상기 라이트 데이터(WT_DT)를 상기 노멀 데이터로서 저장할 수 있다.
또한, 상기 데이터 마스킹 신호(DM_SIGS)가 활성화된 경우는 상기 데이터 마스킹 기능이 적용된 라이트 동작시 상기 라이트 데이터(WT_DT)의 일부 데이터를 상기 데이터 저장부(211)에 선택적으로 라이트 동작을 수행할 수 있다. 구체적으로는, 상기 데이터 마스킹 기능은 반도체 메모리 장치의 라이트 동작에서 상기 반도체 메모리 장치에 저장된 데이터의 변경이 필요하지 않을 때 외부로부터 수신되는 데이터 마스킹 신호(DM_SIGS)에 응답하여 현재 상기 반도체 메모리 장치로 수신되는 상기 라이트 데이터(WT_DT)의 일부는 상기 코어부(210)에 저장되지 않는다.
도2에 도시되지 않았으나, 상기 코어부(210)는 입출력 라인마다 라이트 드라이버가 배치되며, 다수의 글로벌 입출력 라인에 대응하는 라이트 드라이버가 배치되고, 상기 데이터 마스크 신호(DM_SIGS)가 상기 라이트 드라이버부에 공유될 수 있다. 상기 데이터 마스크 신호(DM_SIGS)는 다수의 비트(bit)로 구성될 수 있으며, 각각의 비트는 상기 라이트 드라이버에 대응될 수 있다. 상기 라이트 드라이버는 라이트 명령에 응답하여 글로벌 입출력 라인으로 전달된 상기 라이트 데이터를 로컬 입출력 라인으로 각각 전달할 수 있다. 이때, 상기 데이터 마스킹 신호(DM_SIGS)를 수신받아 상기 데이터 마스킹 신호(DM_SIGS)가 인에이블되면 상기 라이트 드라이버부는 상기 라이트 데이터(WT_DT)를 로컬 입출력 라인으로 전달하지 않고 마스킹(masking)한다. 즉, 다수의 비트로 이루어진 상기 데이터 마스킹 신호(DM_SIGS) 중 일부 비트가 인에이블되면 이에 대응하는 상기 라이트 데이터(WT_DT)는 상기 메모리 셀에 저장되지 않고, 나머지 라이트 데이터가 상기 메모리 셀에 저장되기 때문에 상기 데이터 저장부(211)에 부분적으로 라이트 동작을 수행할 수 있다. 따라서, 상기 데이터 마스킹 신호(DM_SIGS)에 응답하여 상기 데이터 저장부(211)에 저장된 데이터는 상기 메모리 셀에 저장된 기존의 데이터와 마스킹되지 않은 일부 데이터가 새로 기입된 형태의 상기 컴바인 데이터일 수 있다.
상기 패리티 저장부(213)는 상기 라이트 데이터(WT_DT)를 이용하여 생성된 패리티 비트(PY_BT)를 저장할 수 있다. 상기 패리티 비트(PY_BT)는 상기 라이트 데이터(WT_DT)의 에러 발생 여부 및 에러 관련 정보를 가지는 데이터를 의미할 수 있다. 또한, 상기 패리티 저장부(213)는 상기 DM정보 생성부(230)로부터 마스킹 정보(DM_SIG)을 수신받아 저장할 수 있다.
상기 DM정보 생성부(220)는 외부로부터 상기 데이터 마스킹 신호(DM_SIGS)를 수신받아 상기 마스킹 정보(DM_SUM)를 생성할 수 있다. 즉, 상기 DM정보 생성부(220)는 상기 데이터 마스킹 신호(DM_SIGS)가 활성화된 경우에 '하이' 레벨을 가지는 상기 마스킹 정보(DM_SUM)를 상기 패리티 저장부(213)로 출력할 수 있다. 상기 DM정보 생성부(220)는 현재 라이트 동작에서 상기 데이터 마스킹 기능이 적용된 라이트 동작인지에 관한 정보를 상기 마스킹 정보(DM_SUM)로써 생성할 수 있다.
상기 ECC부(230)는 패리티 생성부(231)와, 경로 제어부(233) 및 에러 정정부(235)를 포함할 수 있다.
상기 패리티 생성부(231)는 라이트 동작시에 상기 라이트 데이터(WT_DT)를 수신받아 상기 라이트 데이터(WT_DT)에 대응하는 상기 패리티 비트(PY_BT)를 생성할 수 있다. 상기 패리티 생성부(231)는 외부로부터 수신되는 상기 라이트 데이터(WT_DT)를 이용하여 상기 패리티 비트(PY_BT)로 이루어진 해밍 코드(hamming code)를 생성할 수 있다. 상기 패리티 생성부(231)는 상기 해밍 코드 방식을 이용하며, (m,n)의 코드 단위로 데이터를 저장할 수 있다. 상기 m은 상기 라이트 데이터(WT_DT)의 비트 수와 상기 패리티 비트(PY_BT)의 비트 수의 합이 되고, 상기 n은 상기 라이트 데이터(WT_DT)의 비트 수이다.
상기 경로 제어부(233)는 리드 동작시, 상기 데이터 저장부(211)로부터 수신받은 저장된 데이터인 리드 데이터(RD_DT)와, 상기 패리티 저장부(213)로부터 상기 패리티 비트(PY_BT) 및 상기 마스킹 정보(DM_SUM)를 수신받을 수 있다. 상기 경로 제어부(233)는 상기 마스킹 정보(DM_SUM)에 기초하여, 상기 저장된 데이터(RD_DT) 및 상기 패리티 비트(PY_BT)의 출력 경로를 제어할 수 있다.
구체적으로는, 상기 경로 제어부(233)는 상기 마스킹 정보(DM_SUM)가 '하이'레벨인 경우 상기 데이터 마스킹 기능이 적용된 라이트 동작을 수행하였음을 의미하는 것으로써, 상기 패리티 비트(PY_BT)는 상기 데이터 마스킹 기능에 의해 상기 데이터 저장부(211)에 저장된 상기 컴바인 데이터에 대응하지 않는 패리티 비트를 의미할 수 있다. 따라서, 상기 경로 제어부(233)는 상기 컴바인 데이터로 저장된 상기 리드 데이터(RD_DT)를 ECC동작을 수행하지 않고 바로 출력 데이터(DOUT)로서 출력할 수 있다. 반면에, 상기 경로 제어부(233)는 상기 마스킹 정보(DM_SUM)가 '로우'레벨인 경우에 라이트 동작시 상기 데이터 마스킹 기능이 적용되지 않은 라이트 동작으로써, 상기 리드 데이터(RD_DT) 및 상기 패리티 비트(PY_BT)를 상기 에러 정정부(235)로 출력할 수 있다.
상기 에러 정정부(235)는 리드 동작시, 상기 경로 제어부(233)로부터 수신받은 상기 리드 데이터(RD_DT) 및 상기 패리티 비트(PY_BT)들을 수신받아 상기 리드 데이터(RD_DT) 및 상기 패리티 비트(PY_BT)를 비교하여 에러를 검출한 후, 에러가 검출되면 에러 정정 코드를 생성하여 생성된 상기 에러 정정 코드를 이용하여 상기 리드 데이터(RD_DT)의 에러를 정정할 수 있다. 상기 에러 정정부(235)는 정정된 상기 리드 데이터(ECC_RD_DT)를 출력 데이터(DOUT)로서 출력할 수 있다.
다음으로, 상기 반도체 메모리 장치의 동작에 대해 설명하고자 한다.
먼저, 라이트 동작시에는 상기 반도체 메모리 장치는 외부로부터 상기 라이트 데이터(WT_DT) 및 상기 데이터 마스킹 신호(DM_SIGS)를 수신받을 수 있다. 상기 데이터 저장부(211)는 상기 라이트 데이터(WT_DT) 및 상기 데이터 마스킹 신호(DM_SIGS)를 수신받아 상기 라이트 데이터(WT_DT)를 상기 노멀 데이터 또는 상기컴바인 데이터로서 저장할 수 있다. 동시에, 상기 패리티 생성부(231)는 상기 라이트 데이터(WT_DT)를 수신받아 상기 패리티 비트(PY_BT)를 생성할 수 있다. 상기 패리티 생성부(231)는 상기 패리티 비트(PY_BT)를 상기 패리티 저장부(213)으로 출력할 수 있다. 상기 패리티 저장부(213)는 수신받은 상기 패리티 비트(PY_BT)를 저장할 수 있다. 상기 DM정보 생성부(220)는 상기 데이터 마스킹 신호(DM_SIGS)를 수신받아, 상기 데이터 마스킹 신호(DM_SIGS)가 활성화된 경우 상기 마스킹 정보(DM_SUM)를 생성하여 상기 패리티 저장부(213)로 출력할 수 있다.
전술하였듯이, 다수의 비트로 이루어진 상기 데이터 마스킹 신호(DM_SIGS)가 모두 비활성화되면 상기 반도체 메모리 장치는 상기 데이터 마스킹 기능이 적용되지 않은 라이트 동작을 수행할 수 있다. 따라서, 상기 데이터 저장부(211)는 수신받은 상기 라이트 데이터(WT_DT)를 노멀 데이터로서 저장할 수 있고, 상기 패리티 저장부(213)는 상기 패리티 생성부(231)로부터 수신받은 상기 라이트 데이터(WT_DT)를 통해 생성된 상기 패리티 비트(PY_BT)를 저장할 수 있다. 또한, 상기 데이터 마스킹 기능이 적용되지 않은 경우로, 상기 DM정보 생성부(220)는 비활성화된 상기 데이터 마스킹 신호(DM_SIGS)를 상기 패리티 저장부(213)으로 출력할 수 있다. 상기 패리티 저장부(213)은 '로우' 레벨을 갖는 상기 마스킹 정보(DM_SUM)를 저장할 수 있다. 이후, 리드 동작시 상기 경로 제어부(233)는 상기 '로우'레벨을 갖는 상기 마스킹 정보(DM_SIG)에 기초하여, 상기 데이터 저장부(211)에 상기 노멀 데이터로서 저장된 상기 리드 데이터(RD_DT)와 상기 패리터 저장부(213)로부터 수신받은 상기 패리티 비트(PY_BT)들을 상기 에러 정정부(235)로 전달할 수 있다. 상기 에러 정정부(235)는 상기 리드 데이터(RD_DT)의 에러가 검출되면, 상기 에러 정정 코드를 생성하여 상기 리드 데이터(RD_DT)의 에러를 정정할 수 있다. 이렇게 정정된 데이터는 ECC동작이 수행된 상기 리드 데이터(ECC_RD_DT)로서 상기 에러 정정부(235)는 상기 리드 데이터(ECC_RD_DT)를 외부로 출력할 수 있다.
반면에, 상기 데이터 마스킹 신호(DM_SIGS) 중 일부 비트가 활성화되면 상기 반도체 메모리 장치는 상기 데이터 마스킹 기능이 적용된 라이트 동작을 수행할 수 있다. 상기 데이터 저장부(211)는 상기 라이트 데이터(WT_DT)를 수신받아 상기 데이터 마스킹 신호(DM_SIGS) 중 활성화된 비트에 의해 마스킹된 데이터는 저장하지 않고, 마스킹되지 않은 데이터는 새로 기입되어 상기 데이터 저장부(211)는 기존에 저장된 데이터 및 새로 기입된 데이터 형태인 상기 컴바인 데이터가 저장될 수 있다. 하지만, 상기 패리티 생성부(231)는 외부로부터 수신받은 상기 라이트 데이터(WT_DT)에 대응하는 상기 패리티 비트(PY_BT)를 생성할 수 있다. 상기 패리티 저장부(213)는 상기 패리티 비트(PY_BT)를 저장할 수 있다. 상기 패리티 저장부(213)에 저장된 상기 패리티 비트(PY_BT)는 외부로부터 수신받은 상기 라이트 데이터(WT_DT)에 대응하는 패리티 비트 즉, 상기 데이터 저장부(211)에 최종적으로 저장된 상기 컴바인 데이터에 대응되지 않는 유효하지 않은 패리티 비트일 수 있다. 상기 DM정보 생성부(220)는 상기 데이터 마스킹 신호(DM_SIGS)를 수신받아 '하이' 레벨을 갖는 상기 마스킹 정보(DM_SUM)를 생성할 수 있다. 상기 패리티 저장부(213)는 '하이'레벨을 갖는 상기 마스킹 정보(DM_SUM)를 저장할 수 있다. 이후, 리드 동작시에 상기 경로 제어부(233)는 상기 '하이' 레벨을 갖는 상기 마스킹 정보(DM_SUM)에 기초하여, 상기 데이터 저장부(211)에 상기 컴바인 데이터로서 저장된 상기 리드 데이터(RD_DT)를 에러 검출 및 정정 동작인 ECC 디코딩 동작을 수행하지 않고 바로 외부로 출력할 수 있다.
따라서, 본 발명의 실시예에 따른 상기 반도체 메모리 장치는 라이트 동작시 패리티 비트를 생성하여, 상기 패리티 비트 및 상기 데이터 마스킹 기능의 수행 여부를 저장할 수 있다. 이는, 노멀 데이터에 관한 라이트 동작과 데이터 마스킹 기능이 적용된 라이트 동작을 구분하기 위한 tCCD의 조절이 필요하지 않다.
또한, 리드 동작시 데이터 마스킹 기능을 수행하지 않는 노멀 데이터만 ECC 디코딩 동작을 진행한 후 출력하고, 상기 데이터 마스킹 기능을 수행한 컴바인 데이터는 ECC 디코딩 동작을 수행하지 않고 바로 출력할 수 있다. 즉, 리드 동작 시에 상기 데이터 마스킹 기능의 수행 여부에 따라 리드 데이터의 출력 경로를 제어함으로써 반도체 메모리 장치의 ECC 동작에 소요되는 시간을 줄일 수 있다. 또한, 데이터 마스킹 기능을 수행하는 도중에 생성된 유효하지 않은 패리티 비트를 이용하는 ECC 디코딩 동작을 수행하지 않기 때문에 리드 동작시 데이터 처리에 따른 오류를 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
210:코어부 211:데이터 저장부
213:패리티 저장부 220:DM정보 생성부
230:ECC부 231:패리티 생성부
233:경로 제어부 235:에러 정정부

Claims (18)

  1. 외부로부터 라이트 데이터 및 데이터 마스킹 신호를 수신받아 상기 데이터 마스킹 신호에 응답하여 상기 라이트 데이터를 제1데이터 또는 제2데이터로 저장하며, 라이트 동작 시 데이터 마스킹 여부를 의미하는 마스킹 정보를 저장하는 코어부;및
    리드 동작시 상기 마스킹 정보에 응답하여 상기 제1데이터 또는 상기 제2데이터의 출력 경로를 제어하기 위한 ECC부
    를 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 데이터 마스킹 신호를 수신받아 상기 마스킹 정보를 생성하기 위한 DM정보 생성부
    를 더 포함하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 ECC부는,
    상기 라이트 동작시 상기 라이트 데이터에 대응하는 패리티 비트를 생성하는 패리티 생성부;
    상기 리드 동작시 상기 마스킹 정보에 응답하여 상기 제2데이터를 외부로 출력하거나, 또는 상기 제1데이터 및 상기 패리티 비트의 출력을 제어하기 위한 경로 제어부;및
    상기 경로 제어부로부터 상기 제1데이터 및 상기 패리티 비트를 수신받아 상기 제1데이터 및 상기 패리티 비트를 비교하여 상기 제1데이터의 에러를 검출하여 정정하기 위한 에러 정정부
    를 포함하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 코어부는,
    상기 제1데이터 및 상기 제2데이터를 저장하기 위한 데이터 저장부;및
    상기 패리티 비트 및 상기 마스킹 정보를 저장하기 위한 패리티 저장부
    을 포함하는 반도체 메모리 장치.
  5. 제3항에 있어서,
    상기 경로 제어부는,
    상기 마스킹 정보에 기초하여, 상기 마스킹 정보가 비활성화된 경우에는 상기 제1데이터 및 상기 패리티 비트를 상기 에러 검출부로 전달하고,
    상기 마스킹 정보가 활성화된 경우에는 상기 컴바인 데이터를 외부로 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 외부로부터 라이트 데이터 및 데이터 마스킹 신호를 수신받아 상기 데이터 마스킹 신호에 응답하여 상기 라이트 데이터를 저장하기 위한 코어부;
    상기 데이터 마스킹 신호를 수신받아 라이트 동작 시 데이터 마스킹 여부를 의미하는 마스킹 정보를 생성하기 위한 DM정보 생성부;및
    리드 동작시 상기 마스킹 정보에 응답하여 상기 코어부에 저장된 데이터의 ECC 디코딩 동작을 수행한 후 리드 데이터로서 출력하거나, 또는 상기 코어부에 저장된 데이터를 상기 리드 데이터로서 외부로 출력하기 위한 ECC부
    를 포함하는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 코어부는,
    상기 데이터 마스킹 신호가 비활성화된 경우 상기 라이트 데이터를 제1데이터로 저장하며, 상기 데이터 마스킹 신호가 활성화된 경우 상기 라이트 데이터를 컴바인 데이터로 저장하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서,
    상기 ECC부는,
    상기 라이트 동작시 상기 라이트 데이터에 대응하는 패리티 비트를 생성하는 패리티 생성부;
    상기 리드 동작시 상기 마스킹 정보에 응답하여 상기 제2데이터를 외부로 출력하거나, 또는 상기 제2데이터 및 상기 패리티 비트의 출력을 제어하기 위한 경로 제어부;및
    상기 경로 제어부로부터 상기 제1데이터 및 상기 패리티 비트를 수신받아 상기 제1데이터 및 상기 패리티 비트를 비교하여 상기 제1데이터의 에러를 검출하여 정정하기 위한 에러 정정부
    를 포함하는 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 코어부는,
    상기 제1데이터 및 상기 제2데이터를 저장하기 위한 데이터 저장부;및
    상기 패리티 비트 및 상기 마스킹 정보를 저장하기 위한 패리티 저장부
    을 포함하는 반도체 메모리 장치.
  10. 제8항에 있어서,
    상기 경로 제어부는,
    상기 마스킹 정보에 기초하여, 상기 마스킹 정보가 비활성화된 경우에는 상기 제1데이터 및 상기 패리티 비트를 상기 에러 검출부로 전달하고,
    상기 마스킹 정보가 활성화된 경우에는 상기 제2데이터를 외부로 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 데이터 저장부 및 패리티 저장부을 포함하는 반도체 메모리 장치의 동작방법에 있어서,
    라이트 동작시 외부로부터 라이트 데이터를 수신받아 데이터 마스킹 기능의 수행 여부에 따라 상기 데이터 저장부에 저장하는 단계;
    상기 라이트 데이터에 대응하는 패리티 비트를 생성하여 상기 패리티 저장부에 저장하는 단계;및
    리드 동작시 상기 데이터 마스킹 기능이 사용된 경우 상기 데이터 저장부에 저장된 데이터의 에러를 보정하지 않고 외부로 출력하고, 상기 데이터 마스킹 기능이 사용되지 않은 경우 상기 데이터 저장부에 저장된 데이터 및 상기 패리티 비트를 이용하여 에러를 보정하는 단계
    를 포함하는 반도체 메모리 장치의 동작방법.
  12. 제11항에 있어서,
    상기 에러를 보정하는 단계는,
    상기 데이터 저장부에 저장된 데이터의 에러를 검출하여 정정하는 단계
    를 포함하는 반도체 메모리 장치의 동작방법.
  13. 데이터 마스킹되지 않은 제1데이터와 데이터 마스킹된 제2데이터를 저장하는 데이터 저장부;
    상기 제1데이터 및 상기 제2데이터에 대응하는 패리티 비트를 저장하는 패리티 저장부;및
    상기 제1데이터에 대해서는 상기 제1데이터에 대응하는 패리티 데이터에 기초하여 에러 정정 디코딩하며, 상기 제2데이터에 대해서는 에러 정정 디코딩하지 않는 ECC부
    를 포함하는 반도체 메모리 장치.
  14. 제13항에 있어서,
    상기 제2데이터에 대응하는 데이터 마스킹 정보를 생성하기 위한 DM정보 생성부
    를 더 포함하는 반도체 메모리 장치.
  15. 제14항에 있어서,
    상기 패리티 저장부는,
    상기 데이터 마스킹 정보를 더 저장하는 반도체 메모리 장치.
  16. 제15항에 있어서,
    상기 ECC부는,
    상기 데이터 마스킹 정보에 기초하여 상기 데이터 저장부로부터 출력되는 데이터를 상기 제1데이터 또는 상기 제2데이터로 구분하는 경로 제어부;및
    상기 경로 제어부에 의해 상기 제1데이터로 구분된 데이터에 대하여, 상기 데이터 저장부로부터 출력되는 데이터에 대응하는 상기 패리티 비트에 기초하여 에러 정정 디코딩하는 에러 정정부
    를 포함하는 반도체 메모리 장치.
  17. 제16항에 있어서,
    상기 에러 정정부는,
    라이트 데이터에 대하여 에러 정정 인코딩하여 상기 패리티 비트를 생성하는 패리티 생성부
    를 더 포함하는 반도체 메모리 장치.
  18. 제13항에 있어서,
    상기 데이터 저장부는,
    데이터 마스킹 신호에 응답하여 라이트 데이터와 상기 데이터 저장부에 저장된 데이터가 결합된 상기 제2데이터를 저장하는 것을 특징으로 하는 반도체 메모리 장치.
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