TW201306042A - 半導體記憶體裝置及具有半導體記憶體裝置的半導體系統 - Google Patents

Abstract

一種半導體記憶體裝置包括：一記憶胞區，其包括複數個記憶胞陣列堆疊於其中，每個記憶胞陣列皆具有集成並形成於其中之複數個記憶胞，以儲存資料，以及形成於其中之複數條直通線，以傳輸信號；以及一控制邏輯區，其配置成使用輸入至該記憶胞區的一資料信號以產生同位位元，並將該等所產生的同位位元及該資料信號傳輸至不同的直通線。

Description

半導體記憶體裝置及具有半導體記憶體裝置的半導體系統

本發明係關於一種半導體系統，尤其係關於具有錯誤校正碼(ECC，error correcting code)電路之堆疊的半導體記憶體裝置，以及具有該半導體記憶體裝置的半導體系統。

在習用的半導體系統中，隨著容量的增加而發生了可靠度及產量降低的問題。據此，該習用的半導體系統附加包括ECC電路，以校正或減少故障的記憶胞之錯誤，從而解決可靠度及產量降低的問題。

此類ECC電路從輸入資料產生同位(parity)資料，並在輸出該資料時校正錯誤。通常，該ECC電路係包括於該一般半導體系統之記憶體控制器中。

然而，該習用的半導體系統之記憶體控制器應參與處理從外部輸入的指令及位址信號，並除了該ECC電路之操作之外，還傳輸資料信號。因此，可能出現該記憶體控制器之過載(overhead)。

此外，由於該習用的半導體系統之記憶體控制器如以上所說明需處理大量操作，故由該記憶體控制器所消耗的功率量更較其他單元增加。

再者，在該習用的半導體系統中，在該記憶體控制器和半導體記憶體裝置之間的附加之協定協議是被需要的。據此，不可避免會增加該成本。

於文中說明能夠減少記憶體控制器之過載及功率消耗的一種半導體記憶體裝置，以及具有該半導體記憶體裝置的一種半導體系統。

在本發明之一個具體實施例中，一半導體記憶體裝置包括：一記憶胞區，其包括複數個記憶胞陣列堆疊於其中，每個記憶胞陣列皆具有集成並形成於其中之複數個記憶胞，以儲存資料，以及形成於其中之複數條直通線(through-lines)，以傳輸信號；以及一控制邏輯區，其配置成使用輸入至該記憶胞區的一資料信號以產生同位位元，並將該等所產生的同位位元及該資料信號傳輸至不同的直通線。

在本發明之另一具體實施例中，一半導體系統包括：一記憶體控制器，其配置成從外部接收一指令信號、一位址信號、一資料遮罩(mask)信號及一資料信號，以及控制資料以被寫入或讀取；以及一半導體記憶體裝置，其配置成從該記憶體控制器接收寫入資料、使用該寫入資料來產生同位位元、將該寫入資料及該等同位位元傳輸至不同的直通線、判定輸出至該記憶體控制器的讀取資料是否具有錯誤，以及傳輸該讀取資料。

以下，將經由示例性具體實施例並參照所附圖式來說明根據本發明的一種半導體裝置及具有該半導體裝置的一 種半導體系統。

第1圖係例示根據一個具體實施例的半導體系統之配置。

參照第1圖，根據該具體實施例的半導體系統1000可包括一記憶體控制器100及一半導體記憶體裝置200。

該記憶體控制器100係配置成從外部，亦即，從主機(圖未示)接收一指令信號、一位址信號及一資料信號，以及控制資料以從該半導體記憶體裝置200被寫入或讀取。

該半導體記憶體裝置200係配置成根據從該記憶體控制器100所輸出的控制信號來執行一資料讀取或一寫入操作。該半導體記憶體裝置200可包括一記憶胞區210，其係由胞陣列所集成；以及一控制邏輯區220，其配置成控制該記憶胞區210之操作。在此，該控制邏輯區220可包括一ECC電路230。據此，當從該記憶胞區210的資料讀取具有一錯誤時，該控制邏輯區220使用該ECC電路230來校正該錯誤，並將該校正的資料輸出至該記憶體控制器100。

再者，根據該具體實施例的半導體記憶體裝置200之記憶胞區210可具有一結構，該結構中每個皆具有複數個記憶胞集成於其中的複數個胞陣列在垂直方向堆疊。在用於實行該高容量半導體記憶體裝置200之此類結構中，複數條直通線(通常指稱為直通矽晶穿孔(TSVs，through silicon vias))係經由部分或所有該等複數個胞陣列而形成，且一資料信號、一資料遮罩信號、一指令信號、一位址信號、一閃控信號及此類係經由對應的直通線從該記憶 體控制器100輸入。

在根據該具體實施例的半導體系統1000中，包括該ECC電路230的半導體記憶體裝置200將更詳細地被說明。

第2圖係例示根據該具體實施例的半導體記憶體裝置之配置的方塊圖。

參照第2圖，根據該具體實施例的半導體記憶體裝置200包括該記憶胞區210，其藉由在垂直方向堆疊複數個記憶胞陣列CA1至CAn而形成，且該記憶胞區210從該記憶體控制器100接收一資料信號DQ、一位址信號ADD、一指令信號CMD、一資料遮罩信號DM及一資料閃控信號DQS。在此，第2圖例示該半導體記憶體裝置200之記憶胞區210係藉由堆疊該等複數個記憶胞陣列而形成的案例。然而，本發明不限於所述，而可應用於具有複數個記憶胞集成於其中的一個胞陣列。

在此，當一寫入資料信號WD被輸入至根據該具體實施例的半導體記憶體裝置200時，該寫入資料信號WD被輸入至提供於該控制邏輯區220之額外空間中的ECC電路230，且該ECC電路230使用該寫入資料信號WD以產生由同位位元構成的漢明碼(hamming code)。將以此類方式所產生的漢明碼傳輸至用於傳輸該寫入資料信號WD的資料線DQL，以及用於傳輸該資料遮罩信號DM的資料遮罩線DML。如此，根據該具體實施例的半導體記憶體裝置200在該半導體記憶體裝置200內部的記憶胞區210和控制邏輯區220之間，僅需求一協定協議，而不需要有與該記憶 體控制器100的協定協議。在此案例中，具有錯誤的一資料信號被傳輸至該資料遮罩線。因此，可減少該成本。

同時，當一資料讀取信號被輸入至根據該具體實施例的半導體記憶體裝置200時，資料係從具有該等複數個單元陣列集成於其中的記憶胞區210被讀取，且在該寫入操作期間所產生由同位位元構成的漢明碼，係與該讀取資料RD之位元相較，以檢測是否出現錯誤。隨後，當檢測到錯誤時，校正該讀取資料RD之錯誤，並且輸出該校正的讀取資料RD至該外部。

將參照第3圖更詳細說明，在以此類方式所配置的半導體記憶體裝置200中的ECC電路230。

第3圖係例示根據該具體實施例的半導體記憶體裝置之ECC電路的方塊圖。

參照第3圖，根據該具體實施例的半導體記憶體裝置200之ECC電路230可包括一同位位元產生單元231、一錯誤檢測單元232及一錯誤校正單元233。

該同位位元產生單元231配置成在資料寫入操作期間，從該記憶體控制器100接收一寫入資料信號WD，並使用該所接收的寫入資料信號WD來產生由同位位元構成的漢明碼。將以此類方式所產生的漢明碼，係傳輸至在具有該等複數個胞陣列堆疊於其中的記憶胞區210中之任何一個同位位元儲存單元212。在此具體實施例中，說明該同位位元儲存單元212放置於該記憶胞區210中。然而，本發明不限於所述，且該同位位元儲存單元可被包括於該 ECC電路230中。在此，說明根據該具體實施例的同位位元產生單元231，其係根據該漢明碼方法以檢測到該資料信號之錯誤。然而，本發明不限於所述，但根據循環冗餘檢查(CRC，cyclic redundancy check)方法可能檢測到錯誤。在此，使用該寫入資料信號WD以用於計算該等同位位元所需求的時間，可由配置成延遲該所接收的寫入資料信號WD的延遲單元來補償。

該錯誤檢測單元232配置成接收從該記憶胞區210讀取的讀取資料RD之位元，以及儲存於該同位位元儲存單元212中的同位位元，並在一資料讀取操作期間，將該讀取資料RD與該等同位位元相較，以檢測是否出現錯誤。當檢測到錯誤時，該錯誤檢測單元232傳輸該讀取資料RD至該錯誤校正單元233，而當未檢測到錯誤時，該錯誤檢測單元232輸出該讀取資料RD至該資料線DQL。

該錯誤校正單元233配置成在該資料讀取操作期間，當該錯誤檢測單元232檢測到該讀取資料RD之錯誤時，產生錯誤校正碼，並使用該所產生的錯誤校正碼校正該讀取資料RD之錯誤。以此類方式所校正的資料信號Dout係傳輸至該資料線DQL，並輸出至該記憶體控制器100。

如以上所說明，可以看出根據該具體實施例的半導體記憶體裝置200之ECC電路230，在該資料寫入操作和該資料讀取操作之間，以稍微不同的方式操作。首先，將更詳細說明用於根據該具體實施例的半導體記憶體裝置之資料寫入操作的控制方法。

第4圖係顯示在根據該具體實施例的半導體記憶體裝置之資料寫入操作期間的控制方法之流程圖。

參照第4圖，根據該具體實施例的半導體記憶體裝置200，在步驟S410從該記憶體控制器100接收一寫入資料信號WD，並在步驟S420使用該所接收的寫入資料信號WD以產生同位位元。該產生流程可如下執行：

舉例來說，當假設該所接收的寫入資料信號WD之位元數字係4時，使用該寫入資料信號WD所產生的同位位元之數字可設定成3。表1顯示使用該寫入資料信號WD所產生的漢明碼。

在此，當該寫入資料信號係十進制數字9時，該十進制數字9如二進制數字具有1001之值。因此，該漢明碼可表示成以下表2。

在此，該寫入資料之位元值，亦即1001，係用於計算該等同位位元。由於該等同位位元可藉由習知技術來計算，故於文中省略其該等詳細說明。

在步驟S430中，經由該等以上所說明的流程所產生的同位位元係儲存於該同位位元儲存單元212中，在步驟S440中，該寫入資料係經由該資料線DQL被傳輸，且在步驟S450中，該等所產生的同位位元係經由該資料遮罩線DML傳輸。

在步驟S460中，經由該資料線DQL所傳輸的寫入資料被輸入至該記憶胞區。

如以上所說明，根據該具體實施例的半導體記憶體裝置200使用經由該控制邏輯區220之ECC電路230從該記憶體控制器100輸入的寫入資料信號WD，以產生該等同位位元，並傳輸該等所產生的同位位元至該資料遮罩線DML，其使得可改良該半導體記憶體裝置200之可靠度。

同時，將更詳細說明一讀取指令係從該記憶體控制器100輸入的案例，亦即，根據該具體實施例的半導體記憶體裝置200之讀取操作。

第5圖係顯示在根據該具體實施例的半導體記憶體裝置之資料讀取操作期間的控制方法之流程圖。

參照第5圖，在步驟S510中，根據該具體實施例的半導體記憶體裝置200從該記憶胞區210接收一讀取資料RD，並在步驟S520中將該所輸入的讀取資料RD之位元與儲存於該同位位元儲存單元212中的同位位元相較，以判 定該讀取資料RD是否具有錯誤。

如該判定結果，當未檢測到錯誤時，該半導體記憶體裝置200在步驟S550中經由該資料線DQL輸出該讀取資料RD至該記憶體控制器100。

同時，當檢測到錯誤時，該半導體記憶體裝置200在步驟S530中產生一錯誤校正碼。由於該錯誤校正碼可藉由此領域技術人士已習知的技術產生，故於文中省略其該等詳細說明。

在步驟S540中，該半導體記憶體裝置200使用該所產生的錯誤校正碼校正該讀取資料RD之錯誤，並在步驟S550中輸出該校正的讀取資料RD至該記憶體控制器100。

如以上所說明，在根據該具體實施例的半導體記憶體裝置200及具有該半導體記憶體裝置的半導體系統1000中，包括於該半導體記憶體裝置200中的ECC電路230被配置成判定該寫入資料信號WD或該讀取資料RD是否具有錯誤。因此，可能減少該記憶體控制器100之過載及該記憶體控制器100所需要的功率。

此外，在包括具有該等複數個記憶胞陣列堆疊於其中的記憶胞區210之半導體記憶體裝置200中，該ECC電路230係被提供至用於控制該具有複數個記憶胞陣列集成於其中的記憶胞區210之控制邏輯區220的額外空間中。因此，可有效利用該半導體記憶體裝置200之區域。

再者，該記憶體控制器100經由該資料線DQL僅接收該資料信號DQ，並內部產生該等同位位元。因此，由於在 該記憶體控制器100和該半導體記憶體裝置200之間的協定協議並非必要，故可減少該成本。

雖然以上已說明特定具體實施例，但此領域技術人士應可了解所說明的該等具體實施例僅係舉例說明。據此，於文中所說明的該半導體裝置及該半導體系統，不應基於該等所說明的具體實施例被限制。而是，於文中所說明的該半導體裝置及該半導體系統，當搭配該以上說明及所附圖式時，應僅根據下列申請專利範圍被限制。

100‧‧‧記憶體控制器

200‧‧‧半導體記憶體裝置

210‧‧‧記憶胞區

211‧‧‧標準胞陣列

212‧‧‧同位位元儲存單元

220‧‧‧控制邏輯區

230‧‧‧ECC電路

231‧‧‧同位位元產生單元

232‧‧‧錯誤檢測單元

233‧‧‧錯誤校正單元

1000‧‧‧半導體系統

ADDL‧‧‧位址信號線

CA1~CAn‧‧‧記憶胞陣列

CMDL‧‧‧指令線

DML‧‧‧資料遮罩線

DQL‧‧‧資料線

DQSL‧‧‧資料閃控線

RD‧‧‧讀取資料

S410~S460‧‧‧步驟

S510~S550‧‧‧步驟

特徵、態樣及具體實施例係搭配所附圖式進行說明，其中：

第1圖係例示根據一個具體實施例的半導體系統之配置的方塊圖。

第2圖係例示根據該具體實施例的半導體記憶體裝置之配置的方塊圖。

第3圖係例示根據該具體實施例的半導體記憶體裝置之ECC電路的方塊圖。

第4圖係顯示在根據該具體實施例的半導體記憶體裝置之資料寫入操作期間的控制方法之流程圖。

第5圖係顯示在根據該具體實施例的半導體記憶體裝置之資料讀取操作期間的控制方法之流程圖。

200‧‧‧半導體記憶體裝置

210‧‧‧記憶體單體區

220‧‧‧控制邏輯區

230‧‧‧ECC電路

ADDL‧‧‧位址信號線

CA1~CAn‧‧‧記憶胞陣列

CMDL‧‧‧指令線

DML‧‧‧資料遮罩線

DQL‧‧‧資料線

DQSL‧‧‧資料閃控線

Claims (15)

1. 一種半導體記憶體裝置，其包含：一記憶胞區，其包含複數個記憶胞陣列堆疊於其中，每個記憶胞陣列皆具有集成並形成於其中之複數個記憶胞，以儲存資料，以及形成於其中之複數條直通線(through-lines)，以傳輸信號；以及一控制邏輯區，其配置成使用輸入至該記憶胞區的一資料信號以產生同位(parity)位元，並將該等所產生的同位位元及該資料信號傳輸至不同的直通線。
2. 如申請專利範圍第1項所述之半導體記憶體裝置，其中該控制邏輯區包含一錯誤校正碼(ECC，error correcting code)電路，其配置成使用輸入至該記憶胞區的資料信號以產生該等同位位元，並使用該等所產生的同位位元來判定該資料信號是否具有一錯誤。
3. 如申請專利範圍第2項所述之半導體記憶體裝置，其中該ECC電路將輸入至該記憶胞區的資料信號傳輸至用於傳輸該資料信號的一資料線，並將使用該資料信號所產生的同位位元傳輸至用於傳輸一資料遮罩(mask)信號的一資料遮罩線。
4. 如申請專利範圍第2項所述之半導體記憶體裝置，其中該ECC電路包含：一同位位元產生單元，其配置成使用輸入至該記憶胞區的資料信號以產生該等同位位元；一錯誤檢測單元，其配置成藉由該同位位元產生單元 所產生的同位位元，與從該記憶胞區所輸出的一資料信號相較，並檢測一錯誤；以及一錯誤校正單元，其配置成當資料從該記憶胞區輸出時，校正從該錯誤檢測單元所輸出的資料信號之一錯誤。
5. 如申請專利範圍第4項所述之半導體記憶體裝置，其中，當該資料從該記憶胞區輸出時，該錯誤檢測單元判定該所輸出的資料信號是否具有一錯誤，當判定該資料信號具有一錯誤時，將該資料信號傳輸至該錯誤校正單元，以及當判定該資料信號不具有錯誤時，將該資料信號傳輸至用於傳輸該資料信號的資料線。
6. 如申請專利範圍第4項所述之半導體記憶體裝置，其中該同位位元產生單元根據一漢明碼(hamming code)或循環冗餘檢查(CRC，cyclic redundancy check)方法來產生該等同位位元。
7. 如申請專利範圍第1項所述之半導體記憶體裝置，其中該記憶胞區之每個記憶胞陣列皆包含：一標準(normal)胞陣列，其具有標準胞集成於其中，該等標準胞配置成接收並儲存該資料信號；以及一同位位元儲存單元，其配置成儲存藉由使用該資料信號所產生的同位位元。
8. 一種半導體系統，其包含：一記憶體控制器，其配置成從外部接收一指令信號、一位址信號、一資料遮罩信號及一資料信號，以及控制資料以被寫入或讀取；以及 一半導體記憶體裝置，其配置成從該記憶體控制器接收寫入資料、使用該寫入資料來產生同位位元、將該寫入資料及該等同位位元傳輸至不同的直通線、判定輸出至該記憶體控制器的讀取資料是否具有一錯誤，以及傳輸該讀取資料。
9. 如申請專利範圍第8項所述之半導體系統，其中該半導體記憶體裝置包含：一記憶胞區，其包含複數個記憶胞陣列堆疊於其中，每個記憶胞陣列皆具有集成並形成於其中之複數個記憶胞，以儲存從該記憶體控制器輸入的寫入資料，以及形成於其中之複數條直通線，以傳輸信號；以及一控制邏輯區，其配置成使用從該記憶體控制器輸入的寫入資料以產生同位位元、將該寫入資料及該等同位位元傳輸至不同的直通線、使用該等所產生的同位位元來判定從該記憶胞區所輸出的讀取資料是否具有一錯誤，以及傳輸該讀取資料。
10. 如申請專利範圍第9項所述之半導體系統，其中該控制邏輯區包含一ECC電路，其配置成使用該寫入資料來產生該等同位位元，並使用該等所產生的同位位元來判定該讀取資料是否具有一錯誤。
11. 如申請專利範圍第10項所述之半導體系統，其中該ECC電路將該寫入資料傳輸至用於傳輸一資料信號的一資料線，並將該等所產生的同位位元傳輸至用於傳輸一資料遮罩信號的一資料遮罩線。
12. 如申請專利範圍第10項所述之半導體系統，其中該ECC電路包含：一同位位元產生單元，其配置成使用該寫入資料以產生該等同位位元；一錯誤檢測單元，其配置成使用藉由該同位位元產生單元所產生的同位位元來檢測該讀取資料之一錯誤，並根據該檢測結果來傳輸該讀取資料；以及一錯誤校正單元，其配置成當讀取資料從該記憶胞區輸出時，校正從該錯誤檢測單元所輸出的資料信號之錯誤。
13. 如申請專利範圍第12項所述之半導體系統，其中該同位位元產生單元儲存藉由使用該寫入資料所產生的同位位元至該記憶胞區中。
14. 如申請專利範圍第12項所述之半導體系統，其中該錯誤檢測單元將該讀取資料與儲存於該記憶胞區中的同位位元相較；判定該讀取資料是否具有一錯誤；當判定該讀取資料具有一錯誤時，將該讀取資料傳輸至該錯誤校正單元；以及當判定該讀取資料不具有錯誤時，將該讀取資料傳輸至用於傳輸該讀取資料的資料線。
15. 如申請專利範圍第12項所述之半導體系統，其中該同位位元產生單元根據一漢明碼或CRC方法來產生該等同位位元。