JP5917209B2 - ディジタル保護継電装置 - Google Patents

Description

本発明は、電力系統を保護する保護リレー機能と遠隔から保護リレーの情報を取得するための外部インタフェースとを有するディジタル保護継電装置に関するものである。

従来のディジタル保護継電装置は、外部に設置される遠隔装置とディジタル保護継電装置とのインタフェースの役割を果たす外部インタフェースと、リレー機能を司る保護ＣＰＵ部とを有して構成されている。このように構成されたディジタル保護継電装置では、保護ＣＰＵ部において例えば保護演算を行うことができない状態等の異常が発生した際、保護ＣＰＵ部内の第１のＣＰＵが、外部インタフェース部内のメモリに保護ＣＰＵ部で発生した異常に関する情報（異常履歴）を格納し、遠隔装置からの情報伝送要求を受信した外部インタフェース部内の第２のＣＰＵが、前述したメモリに記録された異常履歴を遠隔装置へ伝送する。その結果、遠隔装置の表示画面にはディジタル保護継電装置の異常内容が表示される（例えば下記特許文献１）。

特許第４５４６８７７号公報（段落００４０、図４）

しかしながら、上記特許文献１に示される従来のディジタル保護継電装置は、保護ＣＰＵ部の異常が発生した際、第１のＣＰＵが外部インタフェース部内のメモリに異常履歴を格納しようとするが、当該メモリは常時第２のＣＰＵに使用されているため、第１のＣＰＵと第２のＣＰＵとの間でアクセス競合が発生し、異常履歴の書込みができない、或いはアクセス競合しないときにおける書き込み時間に比べて長い時間を要する可能性がある。従って、異常履歴が外部インタフェース部内のメモリに正しく記録されない可能性が高く、遠隔装置には信憑性が低い異常履歴が伝送されることとなる。遠隔装置では異常履歴の妥当性を判断することができないため、このような異常履歴の内容に従ってディジタル保護継電装置の復旧作業が行われた場合、復旧ができない、或いは復旧作業をやり直すなどにより、復旧作業が長引く可能性がある。

本発明は、上記に鑑みてなされたものであって、保護ＣＰＵ部で異常が発生した際に遠隔装置へ伝送される異常履歴の信憑性を高めることができるディジタル保護継電装置を得ることを目的とする。

上述した課題を解決し、目的を達成するために、本発明のディジタル保護継電装置は、保護リレー機能を司る第１のＣＰＵを有する保護ＣＰＵ部と、外部に設置される遠隔装置と前記保護ＣＰＵ部とのインタフェース機能を司る第２のＣＰＵを有する外部インタフェース部と、を備えたディジタル保護継電装置であって、前記保護ＣＰＵ部は、前記保護ＣＰＵ部の異常履歴を格納する第１のＲＡＭと、前記第３のＲＡＭに格納された異常履歴の妥当性を判定する妥当性判定情報を生成する妥当性判定情報生成部を有し、前記外部インタフェース部は、前記第２のＣＰＵの作業領域として使用される第２のＲＡＭと、前記第１のＣＰＵにより前記異常履歴が格納される第３のＲＡＭと、を有し、前記第２のＣＰＵは、前記第３のＲＡＭに格納された異常履歴を前記遠隔装置に送信し、前記保護ＣＰＵ部は、前記第３のＲＡＭに格納された異常履歴の妥当性を判定する妥当性判定情報を生成する妥当性判定情報生成部を有し、前記第３のＲＡＭには、前記妥当性判定情報生成部で生成された妥当性判定情報を前記異常履歴に付与した異常履歴データが格納されることを特徴とする。

この発明によれば、第１のＣＰＵと第２のＣＰＵとの間でアクセス競合が発生しないメモリに異常履歴を格納するようにしたので、保護ＣＰＵ部で異常が発生した際に遠隔装置へ伝送される異常履歴の信憑性を高めることができるという効果を奏する。

図１は、本発明の実施の形態１にかかるディジタル保護継電装置の構成図である。 図２は、図１に示されるディジタル保護継電装置による動作の一部を説明するための図である。 図３は、本発明の実施の形態２にかかるディジタル保護継電装置の構成図である。 図４は、異常履歴に妥当性判定情報が付与されたデータ構成の一例を示す図である。 図５は、第１のＣＰＵおよび妥当性判定情報生成部による異常履歴格納動作の第１の例を説明するためのフローチャートである。 図６は、第１のＣＰＵおよび妥当性判定情報生成部による異常履歴格納動作の第２の例を説明するためのフローチャートである。 図７は、本発明の実施の形態３にかかるディジタル保護継電装置の構成図である。 図８は、本発明の実施の形態４にかかるディジタル保護継電装置の構成図である。 図９は、本発明の実施の形態５にかかるディジタル保護継電装置の構成図である。

以下に、本発明にかかるディジタル保護継電装置の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。

実施の形態１．
図１は、本発明の実施の形態１にかかるディジタル保護継電装置の構成図であり、図２は、図１に示されるディジタル保護継電装置による動作の一部を説明するための図である。

図１に示されるディジタル保護継電装置７０は、主たる構成として、保護ＣＰＵ部１０、外部インタフェース部２０、ＡＩ検出回路３０、ＤＩ検出回路４０、およびＤＯ出力回路５０を有して構成されている。

外部インタフェース部２０は、外部に設置される遠隔装置２とディジタル保護継電装置７０とのインタフェースの役割を果たすものであり、遠隔装置２からの情報伝送要求により、ディジタル保護継電装置７０内の情報を遠隔装置２に伝送する機能を有する。遠隔装置２は、例えば、変電所内や制御所等に設置されるマンマシンインタフェースである。

ＡＩ検出回路３０は、計器用変圧器や変流器（図示せず）からの電力系統のアナログ量（電流、電圧情報）をディジタル量に変換する。ＤＩ検出回路４０は、外部の機器状態のディジタル入力信号や外部条件等のディジタル入力信号を取り込み、ディジタルデータに変換するものである。なお、外部の機器状態のディジタル入力信号とは、例えば、外部機器（遮断器、断路器など）のＯＮ／ＯＦＦ状態などを示す信号である。また、外部条件のディジタル入力信号とは、例えば、リレーのトリップ出力など一定の条件が成立しているかどうかを示す信号である。

ＤＯ出力回路５０は、保護ＣＰＵ部１０からの指令により、外部機器（遮断器、断路器など）に対して保護演算機能の判定結果（接点開閉指令信号など）を出力する。内部バス６０は、外部インタフェース部２０や保護ＣＰＵ部１０、ＡＩ検出回路３０、ＤＩ検出回路４０、ＤＯ出力回路５０間を接続するものである。遠隔装置２は、例えば、変電所内や遠隔地（制御所等）に設置されるマンマシンインタフェース装置などである。

遠隔装置２は、通信ネットワーク１を介してディジタル保護継電装置７０と接続され、ディジタル保護継電装置７０の整定値を遠隔設定し、或いは、ディジタル保護継電装置７０の異常原因を遠隔で判断するためディジタル保護継電装置７０の状態や異常履歴を取り込む。

保護ＣＰＵ部１０は、第１のＣＰＵ１１、第１のＲＡＭ１２、ＲＯＭ１３、および保護ＣＰＵ異常出力回路１４を有して構成されている。

第１のＣＰＵ１１は、ディジタル保護継電装置７０の主たる機能である保護演算機能を司るメインＣＰＵである。第１のＣＰＵ１１は、リレー動作判定および動作指令出力処理を行うと共に、ディジタル保護継電装置７０の異常監視を実施し、ディジタル保護継電装置７０の動作履歴や異常履歴を第１のＲＡＭ１２に格納させる。第１のＲＡＭ１２は、保護ＣＰＵ部１０のメインＲＡＭとして機能し、第１のＲＡＭ１２には、例えば上述した各種動作履歴や異常履歴が格納される。ＲＯＭ１３は、第１のＣＰＵ１１のメインＲＯＭとして機能し、ＲＯＭ１３には、例えば第１のＣＰＵ１１のプログラムや整定情報が格納されている。保護ＣＰＵ異常出力回路１４は、保護ＣＰＵ部１０の異常が発生したとき、ＮＭＩ（NonMaskable Interrupt）等を用いて、第１のＣＰＵ１１へ異常を通知すると共に、異常通知信号伝送線６１を介して外部インタフェース部２０へ異常を通知する。なお、保護ＣＰＵ部１０の異常は、例えば、第１のＣＰＵ１１自体の不良（固定プログラムの演算チェック不良）やＲＯＭ１３の永久不良などである。

外部インタフェース部２０は、第２のＣＰＵ２１、第２のＲＡＭ２２、対遠隔装置インタフェース部２３、外部Ｉ／Ｆ機能切替制御部２４、第３のＲＡＭ２５、および保護ＣＰＵ異常受信回路２６を有して構成されている。第２のＣＰＵ２１は、第１のＣＰＵ１１の保護演算機能とは別の補助的機能を司るサブＣＰＵであり、例えば、第３のＲＡＭ２５に格納されている異常履歴を遠隔装置２へ送信する。第２のＲＡＭ２２は、外部インタフェース部２０のメインＲＡＭとして機能する。保護ＣＰＵ異常受信回路２６は、異常通知信号伝送線６１を介して、保護ＣＰＵ異常出力回路１４からの異常通知を受信する。対遠隔装置インタフェース部２３は、遠隔装置２と外部インタフェース部２０とのインタフェースの役割を果たすものである。

第３のＲＡＭ２５は、第２のＲＡＭ２２に対する第１のＣＰＵ１１と第２のＣＰＵ２１とのアクセス競合を防ぐために設けられており、第３のＲＡＭ２５には、第１のＣＰＵ１１によって異常履歴が格納される。すなわち、第３のＲＡＭ２５は、第２のＣＰＵ２１に常時使用されるＲＡＭではないため、第１のＣＰＵ１１と第２のＣＰＵ２１との間でアクセス競合が発生することなく保護ＣＰＵ部１０の異常履歴を外部インタフェース部２０（第３のＲＡＭ２５）へ格納することが可能となる。

次に、外部Ｉ／Ｆ機能切替制御部２４の機能を説明する。保護ＣＰＵ部１０で異常が発生していないとき、第２のＣＰＵ２１は、遠隔装置２からの情報伝送要求に基づいて、内部バス６０を通じて第１のＣＰＵ１１との間で通信を行い、ディジタル保護継電装置７０に関する情報（例えば保護機能の判定結果、電力系統の電流、電圧情報など）を、対遠隔装置インタフェース部２３を介して遠隔装置２へ伝送する。このように保護ＣＰＵ部１０で異常が発生していないとき、第２のＣＰＵ２１は、第１のＣＰＵ１１との間で通信を行う機能（外部Ｉ／Ｆ機能）を有しており、遠隔装置２の表示画面には図２の左側に示されるような情報が表示される。

保護ＣＰＵ部１０で異常が発生した場合、第１のＣＰＵ１１と第２のＣＰＵ２１との間で情報の伝送が実施できない可能性が高い。そこで、遠隔装置２からの情報伝送要求を受信した外部Ｉ／Ｆ機能切替制御部２４は、保護ＣＰＵ異常受信回路２６で異常通知が受信されているとき、例えば、外部Ｉ／Ｆ機能から第２のＣＰＵ２１単独で遠隔装置２との通信を行う機能（スタンドアロンモード）へ切り替えさせるように第２のＣＰＵ２１を制御する。図２の右側には、外部インタフェース部２０がスタンドアロンモードのときに遠隔装置２の表示画面に表示される情報の一例が記されている。

なお、外部Ｉ／Ｆ機能切替制御部２４は、ハードウェアで構成してもよいし、第２のＣＰＵ２１で実行されるプログラムとして構成することも可能でありプログラムで構成した場合でも上述同様の効果が得られる。

以下、動作を説明する。保護ＣＰＵ部１０で異常が発生したとき、保護ＣＰＵ異常出力回路１４によってこの異常を検出され、第１のＣＰＵ１１に異常が通知される。第１のＣＰＵ１１に異常が通知されたとき、保護ＣＰＵ部１０で発生した異常履歴が第１のＣＰＵ１１によって第１のＲＡＭ１２に格納されると共に、内部バス６０を介して第３のＲＡＭ２５にも格納される。このとき、第２のＣＰＵ２１と第１のＣＰＵ１１との間では上述したアクセス競合が発生していないため、異常履歴は第３のＲＡＭ２５に正しく格納される。

第３のＲＡＭ２５に異常履歴が書き込まれた後、または異常発生から一定時間経過後に、保護ＣＰＵ異常出力回路１４から保護ＣＰＵ異常受信回路２６に異常通知信号が伝送される。保護ＣＰＵ異常受信回路２６でこの異常通知信号を検出されたとき、外部Ｉ／Ｆ機能切替制御部２４にはその旨が通知される。そして、外部Ｉ／Ｆ機能切替制御部２４でこの通知を受信されたとき、第２のＣＰＵ２１には保護ＣＰＵ部１０で異常が発生している旨が通知され、外部Ｉ／Ｆ機能切替制御部２４によってスタンドアロンモードへ切り替えられる。スタンドアロンモードにおいて、第２のＣＰＵ２１は、遠隔装置２からの情報伝送要求を受信したとき、第３のＲＡＭ２５に格納された異常履歴を遠隔装置２へ伝送する。

一方、保護ＣＰＵ部１０で異常が発生していない場合、遠隔装置２からの情報伝送要求を受信した第２のＣＰＵ２１では、外部Ｉ／Ｆ機能によって第１のＣＰＵ１１との間で情報の伝送が行われ、必要な情報（保護機能の判定結果、電力系統の電流、電圧情報など）が遠隔装置２へ伝送される。

以上に説明したように、実施の形態１にかかるディジタル保護継電装置７０は、保護リレー機能を司る第１のＣＰＵ１１を有する保護ＣＰＵ部１０と、外部に設置される遠隔装置２と保護ＣＰＵ部１０とのインタフェース機能を司る第２のＣＰＵ２１を有する外部インタフェース部２０とを備え、保護ＣＰＵ部１０は、保護ＣＰＵ部１０の異常履歴を格納する第１のＲＡＭ１２を有し、外部インタフェース部２０は、第２のＣＰＵ２１の作業領域として使用される第２のＲＡＭ２２と、異常履歴を格納する第３のＲＡＭ２５と、を有し、第２のＣＰＵ２１は、第３のＲＡＭ２５に格納された異常履歴を遠隔装置２に送信するようにしたので、第１のＣＰＵ１１と第２のＣＰＵ２１との間でアクセス競合が発生しない第３のＲＡＭ２５に異常履歴が格納される。そのため、保護ＣＰＵ部１０に異常が発生した場合でもその異常履歴が正確に第３のＲＡＭ２５へ格納され、遠隔装置２では第３のＲＡＭ２５に格納された異常履歴を取得することが可能である。従って、遠隔装置２には従来技術に比べて信憑性が高い異常履歴を伝送される。その結果、ディジタル保護継電装置７０の復旧作業をより早めることが可能となる。

また、実施の形態１にかかるディジタル保護継電装置７０の外部インタフェース部２０は、保護ＣＰＵ部１０の異常を検知したとき、第２のＣＰＵ２１が第１のＣＰＵ１１との間で通信を行う状態（外部Ｉ／Ｆ機能）から、第２のＣＰＵ２１が第１のＣＰＵ１１との間の通信を停止する状態（スタンドアロンモード）へ切り替えるように第２のＣＰＵ２１を制御する切替制御部（外部Ｉ／Ｆ機能切替制御部２４）を有するようにしたので、異常となっている保護ＣＰＵ部１０の影響を受けることなく第３のＲＡＭ２５に格納された異常履歴を遠隔装置２へ伝送することが可能である。

実施の形態２．
図３は、本発明の実施の形態２にかかるディジタル保護継電装置７１の構成図である。以下、実施の形態１と同一部分には同一符号を付してその説明を省略し、ここでは異なる部分についてのみ述べる。実施の形態１にかかるディジタル保護継電装置７０との相違点は、保護ＣＰＵ部１０ａに妥当性判定情報生成部１５が設けられ、外部インタフェース部２０ａに異常履歴妥当性判定部２７が設けられることによって、第３のＲＡＭ２５に格納された異常履歴の妥当性を判定できるように構成されている点である。

妥当性判定情報生成部１５は、第１のＲＡＭ１２および第３のＲＡＭ２５に格納された異常履歴の妥当性が判定できるように妥当性判定情報を生成し、例えば、第１のＣＰＵ１１が第１のＲＡＭ１２及び第３のＲＡＭ２５へ格納する異常履歴に、この妥当性判定情報を付与する。

図４は、異常履歴に妥当性判定情報が付与されたデータ構成の一例を示す図である。図４の左側には、第１のＣＰＵ１１によって第３のＲＡＭ２５に格納される異常履歴データの一例が示されている。この異常履歴データは、妥当性判定情報生成部１５で生成された妥当性判定情報を格納する領域（異常履歴妥当性判定領域）と、異常履歴の種別および発生時刻を格納する異常履歴種別領域とから成る。具体的には、異常履歴データの異常履歴格納領域には、第１のＣＰＵ１１によって異常履歴種別毎の異常発生時のタイムスタンプが付与される。ヘッダ部（異常履歴妥当性判定領域）には、妥当性判定情報生成部１５によって異常履歴格納開始時のタイムスタンプや異常履歴種別毎のランニングＮｏなどが妥当性判定情報として付与される。また、フッタ部（異常履歴妥当性判定領域）には、妥当性判定情報生成部１５によって異常履歴格納終了時のタイムスタンプや異常履歴種別毎のランニングＮｏなどが妥当性判定情報として付与される。

図４の右側には、異常履歴妥当性判定領域（ヘッダ部、フッタ部）に格納される情報の一例が示されている。ヘッダ部には、第１のＣＰＵ１１が異常履歴格納開始時におけるタイムスタンプと、その異常履歴の種別毎のランニングＮｏとが格納される。フッタ部には、異常履歴格納領域に格納される異常履歴の種別毎のランニングＮｏと、第１のＣＰＵ１１が異常履歴格納終了時におけるタイムスタンプとが格納される。

タイムスタンプは、マイクロ秒単位の時刻情報とすることによって異常履歴の妥当性の判定をより厳密に行うことが可能となる。また、タイムスタンプとしては、年月日時分秒のようなカレンダ情報を用いるのが一般的であるが、特定時点（固定）からの経過時間で表現してもよい。

異常履歴格納領域には、発生した異常の重大性により、その重大性を表す異常履歴種別毎に格納される。例えば、異常履歴種別１は保護演算を継続して行うことができないような重大な異常であり、異常履歴種別２は保護ＣＰＵ部１０ａの異常発生後も保護演算を継続できる瞬発的な異常であり、異常履歴種別３は保護ＣＰＵ部１０ａにおいて異常が引き起こされる可能性のあるイベント（系統から入力された電気量の値が異常な値を示すなど）が検出された場合である。

図５は、第１のＣＰＵ１１および妥当性判定情報生成部１５による異常履歴格納動作の第１の例を説明するためのフローチャートである。第１のＣＰＵ１１による異常履歴格納開始時に、異常履歴妥当性判定領域のヘッダ部にはその時刻のタイムスタンプが格納され（ステップＳ１）、当該ヘッダ部には例えば最も優先順位の高い異常履歴種別１のランニングＮｏが格納される（ステップＳ２）。異常履歴種別１領域には異常履歴種別１に対応した異常履歴（種別１）が格納され（ステップＳ３）、異常履歴妥当性判定領域のフッタ部には異常履歴種別１のランニングＮｏ、すなわちヘッダ部に格納されたランニングＮｏと同一の番号が格納される（ステップＳ４）。以下同様に、異常履歴種別２、３が優先順位の高い順に格納され（ステップＳ５〜ステップＳ１０）、第１のＣＰＵ１１による異常履歴格納終了時に、異常履歴妥当性判定領域のフッタ部にはその時刻のタイムスタンプが格納される（ステップＳ１１）。

なお、異常履歴格納開始時にヘッダ部に記録されたタイムスタンプと異常履歴格納終了時にフッタ部に記録されたタイムスタンプとの差は、格納する異常履歴の量にもよるが、数百マイクロ秒〜数ミリ秒の差が想定される。また、異常履歴種別毎の異常履歴格納領域には異常発生時のタイムスタンプが格納されているため、この時刻が正しく格納された場合には、異常履歴種別毎の異常履歴格納領域のタイムスタンプ＜格納処理開始時のヘッダ部のタイムスタンプ＜格納処理終了時のフッタ部のタイムスタンプ（右項ほど時刻が進む）、という関係が成り立つはずである。また、異常履歴が正しく格納された場合には、ヘッダ部およびフッタ部のランニングＮｏが一致するはずである。

そこで、遠隔装置２からの異常履歴伝送要求を受信した第２のＣＰＵ２１が第３のＲＡＭ２５に格納されている異常履歴を遠隔装置２に伝送する際、異常履歴妥当性判定部２７は、第３のＲＡＭ２５に格納されている異常履歴（例えば図４の左側に示されるデータ）を読み出し、例えばヘッダ部のランニングＮｏとフッタ部のランニングＮｏとが一致するか否かを確認する。さらに、異常履歴妥当性判定部２７は、ヘッダ部のタイムスタンプとフッタ部のタイムスタンプと異常履歴格納領域のタイムスタンプとが時系列的に正しい値であるか否かを確認する。この妥当性判定結果は、異常履歴に付与され、妥当性判定結果が付与された異常履歴は、遠隔装置２に送信される。

このように、妥当性を判定においてランニングＮｏだけでなくタイムスタンプを用いることにより、例えば格納処理開始時に付与されたタイムスタンプの時刻と格納処理終了時に付与されたタイムスタンプの時刻との差分が所定のしきい値（後述するタイムスタンプの差）より長い場合、第３のＲＡＭ２５に格納された異常履歴データの信憑性は比較的低い、と判断することができる。

図６は、第１のＣＰＵ１１および妥当性判定情報生成部１５による異常履歴格納動作の第２の例を説明するためのフローチャートである。図６には、妥当性判定の精度を高めるために、妥当性判定情報生成部１５における判定情報生成動作の一部を改良した例が示されている。図５に示されるフローチャートでは、例えばステップＳ１０において異常履歴妥当性判定領域のフッタ部に種別３のランニングＮｏが格納された後に、このフッタ部に異常履歴格納終了時のタイムスタンプが格納されるのに対して、図６に示されるフローチャートでは、異常履歴種別毎のランニングＮｏが格納される毎にフッタ部のタイムスタンプが格納される点が相違する。

例えばステップＳ２１〜Ｓ２３において異常履歴種別１の異常履歴に関する処理が終了したとき、この処理が終了した時点のタイムスタンプがフッタ部に格納される（ステップＳ２４）。同様に、ステップＳ２５〜Ｓ２７において異常履歴種別２の異常履歴に関する処理が終了したとき、この処理が終了した時点のタイムスタンプがフッタ部に格納される（ステップＳ２８）。このように、妥当性判定情報生成部１５は、異常履歴種別毎の処理が完了した時にフッタ部のタイムスタンプを更新するように構成してもよい。なお、ステップＳ２０〜Ｓ２３、ステップＳ２５〜Ｓ２７、ステップＳ２９〜Ｓ３２の動作は、図５に示されるステップＳ１〜４、ステップＳ５〜７、ステップＳ８〜Ｓ１１の動作と同一のため、その説明を割愛する。

異常履歴妥当性判定部２７は、第３のＲＡＭ２５に格納されている異常履歴を読み出し、例えば、格納処理開始時のヘッダ部のタイムスタンプ、異常履歴格納領域のタイムスタンプ、格納処理終了時のフッタ部のタイムスタンプ、および異常履歴種別毎の処理終了時点のタイムスタンプが、時系列的に正しい値であるか否かを確認することで妥当性を判定する。

このように、異常履歴種別毎の処理終了時点のタイムスタンプを格納することによって、例えばステップＳ２２で格納された異常履歴のタイムスタンプの時刻とステップＳ２４で格納されたタイムスタンプの時刻との差分は所定のしきい値より短いが、ステップＳ２６で格納された異常履歴のタイムスタンプの時刻とステップＳ２８で格納されたタイムスタンプの時刻との差分は所定のしきい値より長い場合、前者の異常履歴の信憑性は高いが、後者の異常履歴の信憑性は低い、と判断することができる。このように、図６に示される動作によれば異常履歴種別単位で異常履歴の妥当性を判定することが可能となる。

なお、異常履歴妥当性判定部２７の判定機能は遠隔装置２に実装してもよい。異常履歴の妥当性判定の為のしきい値（タイムスタンプの差）は、ディジタル保護継電装置７１の保護演算機能の構成によって異なる可能性があるため、異常履歴妥当性判定部２７の判定機能を遠隔装置２側に実装した場合、その調整が容易となる等の効果が得られる。

以上に説明したように、実施の形態２にかかるディジタル保護継電装置７１の保護ＣＰＵ部１０ａは、第３のＲＡＭ２５に格納された異常履歴の妥当性を判定する妥当性判定情報を生成する妥当性判定情報生成部１５を有し、第３のＲＡＭ２５には、妥当性判定情報生成部１５で生成された妥当性判定情報を異常履歴に付与した異常履歴データが格納されるようにしたので、第３のＲＡＭ２５に格納された異常履歴データ内の妥当性判定情報を用いて異常履歴の信憑性の高低を判断させることが可能である。

また、実施の形態２にかかるディジタル保護継電装置７１の外部インタフェース部２０ａは、第３のＲＡＭ２５に格納された異常履歴データに含まれる妥当性判定情報を用いて異常履歴の妥当性を判定すると共に、遠隔装置２へ伝送される異常履歴にこの判定結果を付加する異常履歴妥当性判定部２７を有するようにしたので、第３のＲＡＭ２５に格納された異常履歴の妥当性を自動的に判定することができる。従って、第３のＲＡＭ２５に異常履歴が正しく格納されなかった場合でも遠隔装置２側では信憑性の低い異常履歴であることを確認することができる。その結果、信憑性の低い異常履歴に起因した不適切な復旧作業の実施が防止される。換言すれば、ディジタル保護継電装置７１の復旧作業の迅速化を図ることが可能となる。

また、遠隔装置２では、第３のＲＡＭ２５に格納された異常履歴データに含まれる妥当性判定情報を用いて異常履歴の妥当性が判定されるようにしたので、外部インタフェース部２０ａに異常履歴妥当性判定部２７を設けた場合と同様の効果と得ることができると共に、妥当性判定の為のしきい値がディジタル保護継電装置７１の保護演算機能の構成によって異なる場合でも、その調整が容易化される。

実施の形態３．
図７は、本発明の実施の形態３にかかるディジタル保護継電装置７２の構成図である。以下、実施の形態２と同一部分には同一符号を付してその説明を省略し、ここでは異なる部分についてのみ述べる。実施の形態２にかかるディジタル保護継電装置７１との相違点は、外部インタフェース部２０ｂに外部Ｉ／Ｆ異常出力回路２８が設けられ、保護ＣＰＵ部１０ｂに外部Ｉ／Ｆ異常受信回路１６と第４のＲＡＭ１７とが設けられている点である。

外部Ｉ／Ｆ異常出力回路２８は、外部インタフェース部２０ｂで異常が発生したとき、第２のＣＰＵ２１へ異常を通知すると共に、異常通知信号伝送線６２を介して外部Ｉ／Ｆ異常受信回路１６へ異常を通知する。外部Ｉ／Ｆ異常受信回路１６は、外部Ｉ／Ｆ異常出力回路２８からの異常通知を受信したとき、第１のＣＰＵ１１へその旨を通知する。第４のＲＡＭ１７を追加することによって、外部インタフェース部２０ｂの異常により、保護ＣＰＵ部１０ｂの主機能である保護演算機能が影響を与えることなく、外部インタフェース部２０ｂの異常履歴を第４のＲＡＭ１７へ格納することができる。

以下、動作を説明する。外部インタフェース部２０ｂで異常が発生したとき、外部Ｉ／Ｆ異常出力回路２８によってこの異常を検出され、第２のＣＰＵ２１に異常が通知される。第２のＣＰＵ２１に異常が通知されたとき、外部インタフェース部２０ｂで発生した異常履歴が第２のＣＰＵ２１によって第３のＲＡＭ２５に格納され、さらに内部バス６０を介して第４のＲＡＭ１７にも格納される。

このとき、第４のＲＡＭ１７は第１のＣＰＵ１１が常時使用しているメモリではないため、第２のＣＰＵ２１と第１のＣＰＵ１１との間におけるアクセス競合は発生せず、保護ＣＰＵ部１０ｂの保護演算機能に影響を与えることなく異常履歴を第４のＲＡＭ１７に格納することが可能である。

第４のＲＡＭ１７に異常履歴が書き込まれた後、または異常発生から一定時間経過後に、外部Ｉ／Ｆ異常出力回路２８から外部Ｉ／Ｆ異常受信回路１６に異常通知信号が伝送される。外部Ｉ／Ｆ異常受信回路１６でこの異常通知信号を検出されたとき、第１のＣＰＵ１１にはその旨が通知される。この通知を検知した第１のＣＰＵ１１は、例えばディジタル保護継電装置７２が操作されたとき、ディジタル保護継電装置７２に設置された所定の表示器（図示せず）などに当該異常履歴を表示するための処理を行う。

なお、実施の形態３にかかるディジタル保護継電装置７２は以下のように構成してもよい。実施の形態２の妥当性判定情報生成部１５と同様の妥当性判定情報生成機能を外部インタフェース部２０ｂに設け、実施の形態２の異常履歴妥当性判定部２７と同様の異常履歴妥当性判定機能を保護ＣＰＵ部１０ｂに設け、第２のＣＰＵ２１が外部インタフェース部２０ｂの異常履歴を第４のＲＡＭ１７へ書き込む際、外部インタフェース部２０ｂの妥当性判定情報生成機能がこの異常履歴に異常履歴妥当性判定領域を付加することによって、第４のＲＡＭ１７には実施の形態２と同様の異常履歴データが格納される。そして、保護ＣＰＵ部１０ｂの異常履歴妥当性判定機能によって、第４のＲＡＭ１７に格納された異常履歴データに含まれる異常履歴の妥当性を判定し、この判定結果を所定の表示器に表示させることも可能である。

以上に説明したように、実施の形態３にかかるディジタル保護継電装置７２の保護ＣＰＵ部１０ｂは、外部インタフェース部２０ｂの異常履歴を格納する第４のＲＡＭ１７を有し、第１のＣＰＵ１１は、外部インタフェース部２０ｂの異常を検知したとき、第４のＲＡＭ１７に格納された異常履歴を所定の表示器に表示させるようにしたので、外部インタフェース部２０ｂで異常が発生した場合でも、この異常履歴を所定の表示器に表示することが可能である。また、従来技術では、外部インタフェース部２０ｂに異常が発生した場合、外部インタフェース部２０ｂ内のメモリ（本実施の形態の第２のＲＡＭ２２に相当）が第２のＣＰＵ２１等により不要に占有される可能性があり、保護ＣＰＵ部１０ｂ側の異常は回復しているにも関わらず外部インタフェース部２０ｂの異常の影響を受けて保護ＣＰＵ部１０ｂの保護演算機能が動作できなくなる可能性があった。本発明の実施の形態３にかかるディジタル保護継電装置７２では、保護ＣＰＵ部１０ｂの保護演算機能に影響を与えることなく外部インタフェース部２０ｂの異常履歴を第４のＲＡＭ１７に格納することができるため、保護演算機能の独立性が確保され、ディジタル保護継電装置７２の信頼性および稼働率の向上を図ることが可能である。

また、実施の形態３にかかるディジタル保護継電装置７２の外部インタフェース部２０ｂは、第４のＲＡＭ１７に格納された異常履歴の妥当性を判定する妥当性判定情報を生成する妥当性判定情報生成機能を有し、第４のＲＡＭ１７には、妥当性判定情報生成機能で生成された妥当性判定情報を異常履歴に付与した異常履歴データが格納され、保護ＣＰＵ部１０ｂは、第４のＲＡＭ１７に格納された異常履歴データに含まれる妥当性判定情報を用いて異常履歴の妥当性を判定する異常履歴妥当性判定機能を有するようにしたので、外部インタフェース部２０ｂの異常履歴に関しても実施の形態２と同様に妥当性を判定して、この判定結果を例えばディジタル保護継電装置７２の所定の表示器に表示させることも可能である。

実施の形態４．
図８は、本発明の実施の形態４にかかるディジタル保護継電装置７３の構成図である。以下、実施の形態３と同一部分には同一符号を付してその説明を省略し、ここでは異なる部分についてのみ述べる。実施の形態３にかかるディジタル保護継電装置７２との相違点は、保護ＣＰＵ部１０ｃにＣＰＵ停止部１８が設けられている点である。保護ＣＰＵ部１０ｃで異常が発生したとき、この異常の状況（例えば、断続的に異常が繰り返し発生するような状況）によっては第１のＣＰＵ１１が暴走し、第３のＲＡＭ２５に異常履歴が誤書込みされる場合や、第３のＲＡＭ２５に書き込まれた異常履歴が消失される可能性がある。このような第３のＲＡＭ２５への異常履歴の誤書き込み等を防止するため、実施の形態４のディジタル保護継電装置７３は、第３のＲＡＭ２５への異常履歴の書込み完了後に、第１のＣＰＵ１１を停止させるＣＰＵ停止部１８を有している。

以下、動作を説明する。保護ＣＰＵ部１０ｃの異常発生時の動作において、第１のＣＰＵ１１による第３のＲＡＭ２５への異常履歴の書込み動作、および異常通知信号の出力動作は、実施の形態３と同様である。この動作の完了後に、保護ＣＰＵ異常出力回路１４からの異常通知を検知したＣＰＵ停止部１８は、異常内容が予め定めた異常種別（例えば異常履歴種別１）の場合、第１のＣＰＵ１１を停止させる（第１のＣＰＵ１１をアイドル状態にさせる）。保護ＣＰＵ異常受信回路２６で保護ＣＰＵ部１０ｃの異常が検出された後の動作は実施の形態３と同様であり、以下説明を割愛する。

なお、外部インタフェース部２０ｃにＣＰＵ停止部１８と同様のＣＰＵ停止機能を設け、第２のＣＰＵ２１による第４のＲＡＭ１７への異常履歴の書込み完了後に、ＣＰＵ停止機能によって第２のＣＰＵ２１を停止させるように構成してもよい。このように構成すれば、第２のＣＰＵ２１で断続的な異常が発生する場合でも、第４のＲＡＭ１７への異常履歴の誤書き込み等を防止することが可能である。

以上に説明したように、実施の形態４にかかるディジタル保護継電装置７３の保護ＣＰＵ部１０ｃは、保護ＣＰＵ部１０ｃが第３のＲＡＭ２５に異常履歴を格納した後、第１のＣＰＵ１１を停止させるＣＰＵ停止部１８を有するようにしたので、保護ＣＰＵ部１０ｃで断続的な異常が発生している場合でも、第３のＲＡＭ２５に格納された異常履歴が誤書込み等されることが防止され、誤った異常履歴により不適切な復旧作業の実施が防止される。

また、実施の形態４にかかるディジタル保護継電装置７３の外部インタフェース部２０ｃは、第２のＣＰＵ２１が第４のＲＡＭ１７に異常履歴を格納した後、第２のＣＰＵ２１を停止させるＣＰＵ停止部（図示せず）を有するようにしたので、第２のＣＰＵ２１で断続的な異常が発生している場合でも、第４のＲＡＭ１７に格納された異常履歴が誤書込み等されることが防止され、ディジタル保護継電装置７３の所定の表示器に誤った異常履歴が表示されることを防止可能である。

実施の形態５．
図９は、本発明の実施の形態５にかかるディジタル保護継電装置７４の構成図である。以下、実施の形態４と同一部分には同一符号を付してその説明を省略し、ここでは異なる部分についてのみ述べる。実施の形態４にかかるディジタル保護継電装置７３との相違点は、保護ＣＰＵ部１０ｄにおいて第４のＲＡＭ１７の代わりに第１の不揮発メモリ１９が用いられ、外部インタフェース部２０ｄにおいて第３のＲＡＭ２５の代わりに第２の不揮発メモリ２９が用いられている点である。実施の形態５の動作は、実施の形態４の動作と同様であり、その説明を割愛する。

不揮発メモリに置き換わったことにより、例えば、ディジタル保護継電装置７４の復旧作業のための電源活殺操作で電源が消失した場合でも異常履歴の保存が可能となる。何らかの要因により遠隔装置２で異常履歴が取得できなかった場合でも、第１の不揮発メモリ１９および第２の不揮発メモリ２９に保存された異常履歴を吸い上げることで、復旧作業の妥当性を評価することができる、という効果を得ることができる。

なお、実施の形態１〜５では、本発明の用途としてディジタル保護継電装置の場合を例に説明したが、ディジタル監視制御装置にも利用可能である。また、実施の形態１〜５に示したディジタル保護継電装置７０〜７４は、本発明の内容の一例を示すものであり、更なる別の公知の技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、一部を省略する等、変更して構成することも可能であることは無論である。

以上のように、本発明は、ディジタル保護継電装置に適用可能であり、特に、保護ＣＰＵ部で異常が発生した際に遠隔へ伝送される異常情報の信憑性を高めることができる発明として有用である。

１ 通信ネットワーク
２ 遠隔装置
１０、１０ａ、１０ｂ、１０ｃ、１０ｄ 保護ＣＰＵ部
１１ 第１のＣＰＵ
１２ 第１のＲＡＭ
１３ ＲＯＭ
１４ 保護ＣＰＵ異常出力回路
１５ 妥当性判定情報生成部
１６ 外部Ｉ／Ｆ異常受信回路
１７ 第４のＲＡＭ
１８ ＣＰＵ停止部
１９ 第１の不揮発メモリ
２０、２０ａ、２０ｂ、２０ｃ、２０ｄ 外部インタフェース部
２１ 第２のＣＰＵ
２２ 第２のＲＡＭ
２３ 対遠隔装置インタフェース部
２４ 外部Ｉ／Ｆ機能切替制御部（切替制御部）
２５ 第３のＲＡＭ
２６ 保護ＣＰＵ異常受信回路
２７ 異常履歴妥当性判定部
２８ 外部Ｉ／Ｆ異常出力回路
２９ 第２の不揮発メモリ
３０ ＡＩ検出回路
４０ ＤＩ検出回路
５０ ＤＯ出力回路
６０ 内部バス
６１、６２ 異常通知信号伝送線
７０、７１、７２、７３、７４ ディジタル保護継電装置

Claims (11)

1. 保護リレー機能を司る第１のＣＰＵを有する保護ＣＰＵ部と、外部に設置される遠隔装置と前記保護ＣＰＵ部とのインタフェース機能を司る第２のＣＰＵを有する外部インタフェース部と、を備えたディジタル保護継電装置であって、
   前記保護ＣＰＵ部は、前記保護ＣＰＵ部の異常履歴を格納する第１のＲＡＭを有し、
   前記外部インタフェース部は、前記第２のＣＰＵの作業領域として使用される第２のＲＡＭと、前記第１のＣＰＵにより前記異常履歴が格納される第３のＲＡＭと、を有し、
   前記第２のＣＰＵは、前記第３のＲＡＭに格納された異常履歴を前記遠隔装置に送信し、
   前記保護ＣＰＵ部は、前記第３のＲＡＭに格納された異常履歴の妥当性を判定する妥当性判定情報を生成する妥当性判定情報生成部を有し、
   前記第３のＲＡＭには、前記妥当性判定情報生成部で生成された妥当性判定情報を前記異常履歴に付与した異常履歴データが格納されることを特徴とするディジタル保護継電装置。
2. 前記外部インタフェース部は、前記保護ＣＰＵ部の異常を検知したとき、前記第２のＣＰＵが前記第１のＣＰＵとの間で通信を行う状態から、前記第２のＣＰＵが前記第１のＣＰＵとの間の通信を停止する状態へ切り替えるように前記第２のＣＰＵを制御する切替制御部を有することを特徴とする請求項１に記載のディジタル保護継電装置。
3. 前記外部インタフェース部は、前記第３のＲＡＭに格納された異常履歴データに含まれる前記妥当性判定情報を用いて前記異常履歴の妥当性を判定すると共に、前記遠隔装置へ伝送される異常履歴にこの判定結果を付加する異常履歴妥当性判定部を有することを特徴とする請求項１または請求項２に記載のディジタル保護継電装置。
4. 前記遠隔装置では、前記第３のＲＡＭに格納された異常履歴データに含まれる前記妥当性判定情報を用いて前記異常履歴の妥当性が判定されることを特徴とする請求項１または請求項２に記載のディジタル保護継電装置。
5. 前記保護ＣＰＵ部は、前記外部インタフェース部の異常履歴を格納する第４のＲＡＭを有し、
   前記外部インタフェース部は、前記第２のＣＰＵが前記第４のＲＡＭに前記異常履歴を格納した後、前記第２のＣＰＵを停止させるＣＰＵ停止部を有することを特徴とする請求項１から請求項４の何れか１つに記載のディジタル保護継電装置。
6. 前記保護ＣＰＵ部は、前記外部インタフェース部の異常履歴を格納する第４のＲＡＭを有し、
   前記保護ＣＰＵ部では、不揮発性メモリが前記第４のＲＡＭの代わりに用いられていることを特徴とする請求項１から請求項４の何れか１つに記載のディジタル保護継電装置。
7. 保護リレー機能を司る第１のＣＰＵを有する保護ＣＰＵ部と、外部に設置される遠隔装置と前記保護ＣＰＵ部とのインタフェース機能を司る第２のＣＰＵを有する外部インタフェース部と、を備えたディジタル保護継電装置であって、
   前記保護ＣＰＵ部は、前記保護ＣＰＵ部の異常履歴を格納する第１のＲＡＭと、前記外部インタフェース部の異常履歴を格納する第４のＲＡＭと、を有し、
   前記外部インタフェース部は、前記第４のＲＡＭに格納された異常履歴の妥当性を判定する妥当性判定情報を生成する妥当性判定情報生成機能と、前記第２のＣＰＵの作業領域として使用される第２のＲＡＭと、前記第１のＣＰＵにより前記異常履歴が格納される第３のＲＡＭと、を有し、
   前記第２のＣＰＵは、前記第３のＲＡＭに格納された異常履歴を前記遠隔装置に送信し、
   前記第１のＣＰＵは、前記外部インタフェース部の異常を検知したとき、前記第４のＲＡＭに格納された異常履歴を所定の表示器に表示させ、
   前記第４のＲＡＭには、前記妥当性判定情報生成機能で生成された妥当性判定情報を前記異常履歴に付与した異常履歴データが格納され、
   前記保護ＣＰＵ部は、前記第４のＲＡＭに格納された異常履歴データに含まれる妥当性判定情報を用いて前記異常履歴の妥当性を判定する異常履歴妥当性判定機能を有することを特徴とするディジタル保護継電装置。
8. 前記保護ＣＰＵ部は、前記保護ＣＰＵ部が前記第３のＲＡＭに前記異常履歴を格納した後、前記第１のＣＰＵを停止させるＣＰＵ停止部を有することを特徴とする請求項１から請求項７の何れか１つに記載のディジタル保護継電装置。
9. 前記外部インタフェース部は、前記第２のＣＰＵが前記第４のＲＡＭに前記異常履歴を格納した後、前記第２のＣＰＵを停止させるＣＰＵ停止部を有することを特徴とする請求項７に記載のディジタル保護継電装置。
10. 前記外部インタフェース部では、不揮発性メモリが前記第３のＲＡＭの代わりに用いられていることを特徴とする請求項１から請求項９の何れか１つに記載のディジタル保護継電装置。
11. 前記保護ＣＰＵ部では、不揮発性メモリが前記第４のＲＡＭの代わりに用いられていることを特徴とする請求項７に記載のディジタル保護継電装置。

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