JP3025842B2 - マイクロプロセッサを備える電子システムのメモリ領域を保護するための装置 - Google Patents
マイクロプロセッサを備える電子システムのメモリ領域を保護するための装置Info
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- lines
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- integrated circuit
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- G07F7/08—Mechanisms actuated by objects other than coins to free or to actuate vending, hiring, coin or paper currency dispensing or refunding apparatus by coded identity card or credit card or other personal identification means
- G07F7/10—Mechanisms actuated by objects other than coins to free or to actuate vending, hiring, coin or paper currency dispensing or refunding apparatus by coded identity card or credit card or other personal identification means together with a coded signal, e.g. in the form of personal identification information, like personal identification number [PIN] or biometric data
- G07F7/1008—Active credit-cards provided with means to personalise their use, e.g. with PIN-introduction/comparison system
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/14—Protection against unauthorised use of memory or access to memory
- G06F12/1416—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights
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- General Engineering & Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Storage Device Security (AREA)
Description
【発明の詳細な説明】 本発明は、マイクロプロセッサシステムのメモリ領域
の保護のための装置を目的とする。本発明は、一般に
は、コンピュータの分野に関し、具体的には、記憶要素
がカード中に収容され、マイクロプロセッサにより管理
される集積回路を備えるメモリカード（ICカード）の分
野に関する。本発明の装置は、独創的なプログラミング
により、機密を保持すべきプログラムの複製または印刷
を防止させることのできるソフトウエアプログラム保護
の分野にも使用することができる。本発明はさらに、操
作エラーの不都合な結果を防止することも目的とする。
の保護のための装置を目的とする。本発明は、一般に
は、コンピュータの分野に関し、具体的には、記憶要素
がカード中に収容され、マイクロプロセッサにより管理
される集積回路を備えるメモリカード（ICカード）の分
野に関する。本発明の装置は、独創的なプログラミング
により、機密を保持すべきプログラムの複製または印刷
を防止させることのできるソフトウエアプログラム保護
の分野にも使用することができる。本発明はさらに、操
作エラーの不都合な結果を防止することも目的とする。
マイクロプロセッサシステム、特に、金銭のコンピュ
ータ処理に応用されるメモリカードでは、システムの特
定のメモリ領域へのアクセスの条件を保存する必要があ
る。特に、これらのカードで理論的に禁止された領域の
読取りによるあらゆる不正行為を防止することが求めら
れている。例えば、カードを使用するための機密コード
を含む領域の場合等である。反対に、メモリカードのメ
モリには、記憶された情報の意味を変更することが可能
でなければならない他の領域、特に残高を表す領域があ
る。このとき、異なるメモリ領域の読取りが可能である
べきか、そうでないかの状況に直面する。それ以外に
も、別のタイプのメモリ領域にも、マイクロプロセッサ
が実施すべき命令が記憶されている。別のタイプのこれ
らの領域では、いくつかの命令はユーザに使用可能であ
るのに対し、その他の命令の使用は禁止されているとい
う同様な二重の状況に直面する。
ータ処理に応用されるメモリカードでは、システムの特
定のメモリ領域へのアクセスの条件を保存する必要があ
る。特に、これらのカードで理論的に禁止された領域の
読取りによるあらゆる不正行為を防止することが求めら
れている。例えば、カードを使用するための機密コード
を含む領域の場合等である。反対に、メモリカードのメ
モリには、記憶された情報の意味を変更することが可能
でなければならない他の領域、特に残高を表す領域があ
る。このとき、異なるメモリ領域の読取りが可能である
べきか、そうでないかの状況に直面する。それ以外に
も、別のタイプのメモリ領域にも、マイクロプロセッサ
が実施すべき命令が記憶されている。別のタイプのこれ
らの領域では、いくつかの命令はユーザに使用可能であ
るのに対し、その他の命令の使用は禁止されているとい
う同様な二重の状況に直面する。
さらに複雑で、現実的な状況では、特定の命令はそれ
自体はさして重要ではないが、特定のデータに与えられ
たときだけシステムの機密性に関して重要になる。例え
ば、編集命令は、必要な注意を払って、共に口座の残高
の編集に与えられた場合には危険ではない。反対に、該
当するメモリカードの処理の機密コードの編集に与えら
れたとき、極めて重要になる。従来の技術において、こ
れらの禁止された動作の実施を、システムに導入可能な
追加命令により防止する方法が知られている。つまり、
このようなシステムは、禁止された動作を防止するため
の特定の命令を備えたソフトウエアプログラムで動作す
る。しかし、これらの命令を導入することが可能であれ
ば、追加のソフトウエアプログラムで禁止命令を無効化
することも当然可能になる。さらに、このような禁止命
令はシステムを複雑にし、許可された命令の実行を遅く
する。
自体はさして重要ではないが、特定のデータに与えられ
たときだけシステムの機密性に関して重要になる。例え
ば、編集命令は、必要な注意を払って、共に口座の残高
の編集に与えられた場合には危険ではない。反対に、該
当するメモリカードの処理の機密コードの編集に与えら
れたとき、極めて重要になる。従来の技術において、こ
れらの禁止された動作の実施を、システムに導入可能な
追加命令により防止する方法が知られている。つまり、
このようなシステムは、禁止された動作を防止するため
の特定の命令を備えたソフトウエアプログラムで動作す
る。しかし、これらの命令を導入することが可能であれ
ば、追加のソフトウエアプログラムで禁止命令を無効化
することも当然可能になる。さらに、このような禁止命
令はシステムを複雑にし、許可された命令の実行を遅く
する。
本発明の目的は、これら問題点を解決することであ
る。従って、本発明は、ソフトウエアではなく、ハード
ウエアを改善し、その追加によってシステムの使用を複
雑化したり、動作速度を低下することが一切ない単純な
装置を提供する。本発明の原理は、例えば、リアルタイ
ムで、実行すべき命令と、これら命令が実行されるデー
タとを受ける決定マトリクスの構成にある。決定マトリ
クスは、該当するデータについて命令を実行することが
許可されるときのシステムの動作を有効化するための信
号を作成する。
る。従って、本発明は、ソフトウエアではなく、ハード
ウエアを改善し、その追加によってシステムの使用を複
雑化したり、動作速度を低下することが一切ない単純な
装置を提供する。本発明の原理は、例えば、リアルタイ
ムで、実行すべき命令と、これら命令が実行されるデー
タとを受ける決定マトリクスの構成にある。決定マトリ
クスは、該当するデータについて命令を実行することが
許可されるときのシステムの動作を有効化するための信
号を作成する。
命令およびデータの各部自体を考慮に入れるよりも、
決定マトリクスが、命令および関連するデータのアドレ
スで作動可能であることが望ましい。これはつぎのよう
な利点がある。即ち、集積回路の製造の後に機密コード
が作成されたとき、機密コードの内容とは関係なく機密
コードが予め決定されたアドレスに記憶されている場合
に、決定マトリクスは変更されないままである。このよ
うな条件の下で、決定マトリクスは集積回路と同時に製
造することができる。これには次の２つの利点がある。
第一に、このマトリクスを後でプログラムする必要がな
い。第二に、製造の最初の時点で定めてあるので、回路
の他の部分にもたらすことのできる全ての技術的保護シ
ステムを利用することが可能である。
決定マトリクスが、命令および関連するデータのアドレ
スで作動可能であることが望ましい。これはつぎのよう
な利点がある。即ち、集積回路の製造の後に機密コード
が作成されたとき、機密コードの内容とは関係なく機密
コードが予め決定されたアドレスに記憶されている場合
に、決定マトリクスは変更されないままである。このよ
うな条件の下で、決定マトリクスは集積回路と同時に製
造することができる。これには次の２つの利点がある。
第一に、このマトリクスを後でプログラムする必要がな
い。第二に、製造の最初の時点で定めてあるので、回路
の他の部分にもたらすことのできる全ての技術的保護シ
ステムを利用することが可能である。
従って、本発明の目的は、マイクロプロセッサシステ
ムのメモリ領域の保護のための装置であって、メモリ領
域は第１タイプの領域と第２タイプの領域に分割されて
おり、 −第１タイプのおよび第２タイプの領域に記憶された情
報に関するアドレス信号を受ける決定回路と、 −受けたアドレス信号に応答して上記決定回路が発する
信号に応じて、システムの動作を有効化するための回路
と を備えることを特徴とする装置を目的とする。
ムのメモリ領域の保護のための装置であって、メモリ領
域は第１タイプの領域と第２タイプの領域に分割されて
おり、 −第１タイプのおよび第２タイプの領域に記憶された情
報に関するアドレス信号を受ける決定回路と、 −受けたアドレス信号に応答して上記決定回路が発する
信号に応じて、システムの動作を有効化するための回路
と を備えることを特徴とする装置を目的とする。
本発明は、以下の説明および添付の図面によりさらに
明らかに理解されることであろう。尚、これらは純粋に
説明のために示すものであり、本発明の範囲を何ら制限
するものではない。添付の図面については、 第１図は、保護すべきマイクロプロセッサシステムを
示し、 第２図ａ〜ｄは、本発明に従う保護装置を作成するの
に役立つ論理信号のタイミング図であり、 第３図は、本発明に従う保護装置の概略的に示す図で
ある。
明らかに理解されることであろう。尚、これらは純粋に
説明のために示すものであり、本発明の範囲を何ら制限
するものではない。添付の図面については、 第１図は、保護すべきマイクロプロセッサシステムを
示し、 第２図ａ〜ｄは、本発明に従う保護装置を作成するの
に役立つ論理信号のタイミング図であり、 第３図は、本発明に従う保護装置の概略的に示す図で
ある。
第１図は、第１タイプのメモリ領域1T、1T′...と、
第２タイプのメモリ領域2T、2T′...を有するメモリ２
を備えたマイクロプロセッサシステム１を示す。これら
のメモリ領域は、ただ１つのメモリであってもまたは様
々なメモリに分かれていてもよい。これらメモリ領域は
また、例えば、スタティックメモリ、ダイナミックメモ
リ、あるいは不揮発性（EPROMまたはEEPROM）メモリ等
の多様な技術によるメモリに属する場合もある。さら
に、これらは例えば、ランダムアクセスメモリまたは読
出し専用メモリ等の異なる機能を持つメモリでもよい。
実際には、第１タイプの領域は命令が記憶される領域で
あり、第２タイプの領域はデータが記憶される領域であ
る。さらに一般的には、第１タイプのまたは第２タイプ
の領域が、命令またはデータのアドレスを実際に記憶す
る領域であってもよい。
第２タイプのメモリ領域2T、2T′...を有するメモリ２
を備えたマイクロプロセッサシステム１を示す。これら
のメモリ領域は、ただ１つのメモリであってもまたは様
々なメモリに分かれていてもよい。これらメモリ領域は
また、例えば、スタティックメモリ、ダイナミックメモ
リ、あるいは不揮発性（EPROMまたはEEPROM）メモリ等
の多様な技術によるメモリに属する場合もある。さら
に、これらは例えば、ランダムアクセスメモリまたは読
出し専用メモリ等の異なる機能を持つメモリでもよい。
実際には、第１タイプの領域は命令が記憶される領域で
あり、第２タイプの領域はデータが記憶される領域であ
る。さらに一般的には、第１タイプのまたは第２タイプ
の領域が、命令またはデータのアドレスを実際に記憶す
る領域であってもよい。
マイクロプロセッサシステム１は、次のように作動す
る。命令実行のためのシーケンスのサイクル３の間、マ
イクロプロセッサは第１タイプの領域1Tまたは1T′から
命令を取り込む。次のサイクル４の間、データ領域2T、
2T′から、既に取り込んだ命令を適用すべきデータを取
り込む。必要であれば、これらサイクルのシーケンス
は、本発明を変更することなく、逆にすることもでき
る。望ましい態様では、メモリとマイクロプロセッサ間
のデータの転送は、単一のバスにより行われる。様々な
種類のメモリ領域の読取りのためのバスの割り当ては、
命令読取り信号L1により規定される。信号PH1は、シス
テムのクロックを形成し、多様な操作を同期化させる。
る。命令実行のためのシーケンスのサイクル３の間、マ
イクロプロセッサは第１タイプの領域1Tまたは1T′から
命令を取り込む。次のサイクル４の間、データ領域2T、
2T′から、既に取り込んだ命令を適用すべきデータを取
り込む。必要であれば、これらサイクルのシーケンス
は、本発明を変更することなく、逆にすることもでき
る。望ましい態様では、メモリとマイクロプロセッサ間
のデータの転送は、単一のバスにより行われる。様々な
種類のメモリ領域の読取りのためのバスの割り当ては、
命令読取り信号L1により規定される。信号PH1は、シス
テムのクロックを形成し、多様な操作を同期化させる。
このようなマイクロプロセッサは、典型的に次のよう
に作動する（第２図ａ〜ｄ）。第１タイプのサイクル３
の間、メモリのデコーダによりデコードされた命令のア
ドレスADIがメモリに与えられる。サイクル３のタイミ
ング５で、この命令の内容がマイクロプロセッサに転送
される。この転送は、命令読取りコマンドLIにより有効
化される。次のサイクル４の間、データアドレスADDが
メモリに与えられ、このアドレスに含まれるデータが、
信号LIの反転の状態におけるタイミング６でマイクロプ
ロセッサに転送される。
に作動する（第２図ａ〜ｄ）。第１タイプのサイクル３
の間、メモリのデコーダによりデコードされた命令のア
ドレスADIがメモリに与えられる。サイクル３のタイミ
ング５で、この命令の内容がマイクロプロセッサに転送
される。この転送は、命令読取りコマンドLIにより有効
化される。次のサイクル４の間、データアドレスADDが
メモリに与えられ、このアドレスに含まれるデータが、
信号LIの反転の状態におけるタイミング６でマイクロプ
ロセッサに転送される。
第３図は、本発明に従う装置を示す。デコーダ10を介
して、決定回路７もメモリ領域に記憶された情報に関す
るアドレス信号を受ける。メモリ中の第１タイプの領域
のアドレス、即ち命令のアドレスに関しては、決定回路
７は信号I1〜I4を受ける。さらに、この回路は、第２タ
イプのメモリ領域に記憶された情報に関するアドレス信
号、即ちデータのアドレス信号D1〜D4を受ける。本発明
の装置は、決定回路７が受けたアドレス信号に応答して
この回路が発する信号に応じて、システムの動作を有効
化するための回路８を備える。
して、決定回路７もメモリ領域に記憶された情報に関す
るアドレス信号を受ける。メモリ中の第１タイプの領域
のアドレス、即ち命令のアドレスに関しては、決定回路
７は信号I1〜I4を受ける。さらに、この回路は、第２タ
イプのメモリ領域に記憶された情報に関するアドレス信
号、即ちデータのアドレス信号D1〜D4を受ける。本発明
の装置は、決定回路７が受けたアドレス信号に応答して
この回路が発する信号に応じて、システムの動作を有効
化するための回路８を備える。
既に見てきたように、異なるタイプの領域のアドレス
に記憶された情報へのアクセスは、方向付け信号により
制御されることが望ましい。尚、既に説明した方向付け
信号は命令読取り信号LIである。本発明では、方向付け
信号の状態に応じて、命令領域すなわち第１タイプの領
域に記憶された情報部分に関するアドレス信号を受ける
のにバッファレジスタ９を使用することが望ましい。サ
イクル３の間、バッファレジスタはアドレス信号I1〜I4
を受ける。バッファレジスタはこれらの信号をゼロリセ
ットコマンドを受けるまで保持する。このバッファレジ
スタを設けることにより、ただ１つのデコータ10の使用
だけでシーケンスすなわちサイクル３またはサイクル４
の間の様々な時期に取り込むべき情報部分の全アドレス
をデコードすることが可能になる。サイクル４が実行さ
れると、バッファレジスタ９がその出力からアドレス信
号I1〜I4を発すると共に、デコーダ10がアドレス信号D1
〜D4を与える。マイクロプロセッサ固有のクロックのサ
イクルと同等である次のサイクルの間、確認回路８は、
実行されるべく与えられた命令のマイクロプロセッサに
よる実行の完了前に、エラー信号ERRを発することもで
きる。
に記憶された情報へのアクセスは、方向付け信号により
制御されることが望ましい。尚、既に説明した方向付け
信号は命令読取り信号LIである。本発明では、方向付け
信号の状態に応じて、命令領域すなわち第１タイプの領
域に記憶された情報部分に関するアドレス信号を受ける
のにバッファレジスタ９を使用することが望ましい。サ
イクル３の間、バッファレジスタはアドレス信号I1〜I4
を受ける。バッファレジスタはこれらの信号をゼロリセ
ットコマンドを受けるまで保持する。このバッファレジ
スタを設けることにより、ただ１つのデコータ10の使用
だけでシーケンスすなわちサイクル３またはサイクル４
の間の様々な時期に取り込むべき情報部分の全アドレス
をデコードすることが可能になる。サイクル４が実行さ
れると、バッファレジスタ９がその出力からアドレス信
号I1〜I4を発すると共に、デコーダ10がアドレス信号D1
〜D4を与える。マイクロプロセッサ固有のクロックのサ
イクルと同等である次のサイクルの間、確認回路８は、
実行されるべく与えられた命令のマイクロプロセッサに
よる実行の完了前に、エラー信号ERRを発することもで
きる。
単純な実施例では、メモリは４つの領域:1T、1T′、2
T、2T′に分割されると考えることができる。従って、
あるビット数、例えば、16ビットに符号化されたアドレ
スについて、２つの上位ビットA14、A15を用いて、どの
メモリ領域が関連しているかを決定することが可能であ
る。例えば、０−０の値を持つA14−A15の対には、領域
1Tが関連し、０−１では領域1T′が関連し、１−０では
領域2Tが関連し、１−１では領域2T′が関連する。アド
レス信号を受けるデコーダ10は、関連する領域に応じ
て、これらのアドレスビットを信号Z1、Z2、Z3、Z4に変
換することができる。これら信号が作成されるサイクル
の期間中に、これら信号が、命令のアドレス信号I1〜I4
またはデータのアドレス信号D1〜D4を表すと仮定するこ
とができる。デコーダ10は、標準型であり、特に、考慮
に入れるアドレスビットの各入力について、インバータ
11または12、ならびに４つのANDゲート13〜16を備え、
アドレスビットA14−A15の対から信号Z1〜Z4を生成す
る。バッファレジスタ９は４つのフリップフロップB1〜
B4を備え、これらのフリップフロップは、信号Z1〜Z4を
受けると共に、ブロック化およびゼロリセット信号をそ
れぞれ受ける。ブロック化およびゼロリセット信号は、
いわゆる導入回路17が発する。導入回路17は、サイクル
３の間バッファレジスタ９のフリップフロップB1〜B4に
与えられたアドレス信号I1〜I4をサイクル４の間に決定
回路７に導入することを可能にする。フリップフロップ
B1〜B4の出力はそれぞれ４つの接続線33〜36に接続され
る。
T、2T′に分割されると考えることができる。従って、
あるビット数、例えば、16ビットに符号化されたアドレ
スについて、２つの上位ビットA14、A15を用いて、どの
メモリ領域が関連しているかを決定することが可能であ
る。例えば、０−０の値を持つA14−A15の対には、領域
1Tが関連し、０−１では領域1T′が関連し、１−０では
領域2Tが関連し、１−１では領域2T′が関連する。アド
レス信号を受けるデコーダ10は、関連する領域に応じ
て、これらのアドレスビットを信号Z1、Z2、Z3、Z4に変
換することができる。これら信号が作成されるサイクル
の期間中に、これら信号が、命令のアドレス信号I1〜I4
またはデータのアドレス信号D1〜D4を表すと仮定するこ
とができる。デコーダ10は、標準型であり、特に、考慮
に入れるアドレスビットの各入力について、インバータ
11または12、ならびに４つのANDゲート13〜16を備え、
アドレスビットA14−A15の対から信号Z1〜Z4を生成す
る。バッファレジスタ９は４つのフリップフロップB1〜
B4を備え、これらのフリップフロップは、信号Z1〜Z4を
受けると共に、ブロック化およびゼロリセット信号をそ
れぞれ受ける。ブロック化およびゼロリセット信号は、
いわゆる導入回路17が発する。導入回路17は、サイクル
３の間バッファレジスタ９のフリップフロップB1〜B4に
与えられたアドレス信号I1〜I4をサイクル４の間に決定
回路７に導入することを可能にする。フリップフロップ
B1〜B4の出力はそれぞれ４つの接続線33〜36に接続され
る。
第１タイプのの変形例では、この回路は次のように作
動する。アドレスA14−A15はデコードされ、信号Z1〜Z4
を生成する。各サイクルで、これら信号Z1〜Z4のうち１
つだけがレベル１であり、他の３つはレベル０である。
例えば、デコードされたアドレスが領域1Tに対応する場
合には、Z1が１となる。サイクル４の間、データ信号D1
〜D4が整合回路18により決定回路７に伝送される。
動する。アドレスA14−A15はデコードされ、信号Z1〜Z4
を生成する。各サイクルで、これら信号Z1〜Z4のうち１
つだけがレベル１であり、他の３つはレベル０である。
例えば、デコードされたアドレスが領域1Tに対応する場
合には、Z1が１となる。サイクル４の間、データ信号D1
〜D4が整合回路18により決定回路７に伝送される。
整合回路18は、ここでは説明のために示した。これは
別の形をしていてもよいし、本装置の別の態様では含ま
れなくてもよい。本実施例では、確認回路８は、一方で
マイクロプロセッサシステムの全体のため電源に接続さ
れ、他方で整合回路18に接続された抵抗19を備える。こ
の抵抗は多様な技術によって作成することができる。例
えば、拡散抵抗、ポリシリコン抵抗、あるいは導通度を
制御されて抵抗として接続されたトランジスタでよい。
抵抗19が回路18に接続される位置に表される電圧をイン
バータ20が取り出し、必要な有効化信号ERRを出力で発
する。整合回路18は、一端で抵抗19に共通接続され、他
端で接続線29〜32を介して決定回路７の各アドレス入力
にそれぞれ接続された４つのトランジスタ21〜24を備え
る。それらの制御ゲートでは、トランジスタ21〜24は、
デコーダ10によりデコードされた信号Z1〜Z4をそれぞれ
受ける。４つのANDゲート25〜28の組は、データの読取
り同期のための信号PH1が許可したとき、決定回路７に
上記アドレスを伝送することができる。
別の形をしていてもよいし、本装置の別の態様では含ま
れなくてもよい。本実施例では、確認回路８は、一方で
マイクロプロセッサシステムの全体のため電源に接続さ
れ、他方で整合回路18に接続された抵抗19を備える。こ
の抵抗は多様な技術によって作成することができる。例
えば、拡散抵抗、ポリシリコン抵抗、あるいは導通度を
制御されて抵抗として接続されたトランジスタでよい。
抵抗19が回路18に接続される位置に表される電圧をイン
バータ20が取り出し、必要な有効化信号ERRを出力で発
する。整合回路18は、一端で抵抗19に共通接続され、他
端で接続線29〜32を介して決定回路７の各アドレス入力
にそれぞれ接続された４つのトランジスタ21〜24を備え
る。それらの制御ゲートでは、トランジスタ21〜24は、
デコーダ10によりデコードされた信号Z1〜Z4をそれぞれ
受ける。４つのANDゲート25〜28の組は、データの読取
り同期のための信号PH1が許可したとき、決定回路７に
上記アドレスを伝送することができる。
一例では、決定回路は、接続線29〜32と33〜36の交点
において、次のように接続されたトランジスタT1〜T16
を有する。これらのトランジスタのドレインは、接続線
29〜32にそれぞれ接続され、これらトランジスタのゲー
トは接続線33〜36に接続される。いくつかの交点では、
トランジスタが作成されておらず、第３図では括弧付き
で示している。これは、例えば、トランジスタT1、T6、
T7、T11、T15、T16の場合である。
において、次のように接続されたトランジスタT1〜T16
を有する。これらのトランジスタのドレインは、接続線
29〜32にそれぞれ接続され、これらトランジスタのゲー
トは接続線33〜36に接続される。いくつかの交点では、
トランジスタが作成されておらず、第３図では括弧付き
で示している。これは、例えば、トランジスタT1、T6、
T7、T11、T15、T16の場合である。
従って、決定回路７はプログラムアレイにより構成さ
れていると言える。
れていると言える。
本発明に従う装置の動作は次の通りである。PHIがゼ
ロに等しいとき、トランジスタ21〜24がオフとなり、抵
抗19には電流は流れず、出力ERRは０となる。第１タイ
プのサイクル３の間、命令読取り信号L1とクロック信号
PHIの両方が１であるとき、フリップフロップB1〜B4は
開いている。信号Z1〜Z4の１つがこれらフリップフロッ
プを通過し、デコードの結果として応答するメモリ領域
に応答する信号I1〜I4の１つが１となる。これは、実行
すべき命令の領域に対応する。信号PHIがゼロに戻る
と、フリップフロップはオフとなり、I1〜I4は、LIおよ
びPHIが再び１になる次のサイクルまで、その値を保持
する。第２タイプのサイクル４の間、PHIが再び１にな
り、LIがゼロになると、アドレス信号Z1〜Z4は、対応す
るアドレス信号D1〜D4に変換される。
ロに等しいとき、トランジスタ21〜24がオフとなり、抵
抗19には電流は流れず、出力ERRは０となる。第１タイ
プのサイクル３の間、命令読取り信号L1とクロック信号
PHIの両方が１であるとき、フリップフロップB1〜B4は
開いている。信号Z1〜Z4の１つがこれらフリップフロッ
プを通過し、デコードの結果として応答するメモリ領域
に応答する信号I1〜I4の１つが１となる。これは、実行
すべき命令の領域に対応する。信号PHIがゼロに戻る
と、フリップフロップはオフとなり、I1〜I4は、LIおよ
びPHIが再び１になる次のサイクルまで、その値を保持
する。第２タイプのサイクル４の間、PHIが再び１にな
り、LIがゼロになると、アドレス信号Z1〜Z4は、対応す
るアドレス信号D1〜D4に変換される。
実際には、これら信号Z1〜Z4のうち１つだけが１なの
で、トランジスタ21〜24のうち１つだけが導通する。例
えば、信号Z3が１である、即ち取り上げるべきデータ部
分がメモリ領域2Tにあることから、トランジスタ23が導
通したと仮定しよう。領域1Tが、サイクル３の間に命令
を発する領域であるとしてデコードされたら、トランジ
スタT3はサイクル４の間導通し、電流がトランジスタ23
およびトランジスタ３から抵抗19を通って流れることに
なる。このような条件の下で、インバータ20の入力での
電圧が降下し、信号ERRは１に上昇してエラーを示す。
このエラーは、システムの動作を禁止するのに利用する
ことができる。反対に、領域1T′が、前のサイクル３の
間に命令を発する領域としてデコードされた場合には、
トランジスタT7の不在により、この電流は抵抗19を通過
することはできない。信号ERRはゼロのままであり、シ
ステムの動作は許可されているはずである。つまり、ト
ランジスタT1〜T16は、その存在または不存在により、
メモリの関連領域へのアクセスの禁止をメモリの別の関
連領域へのアドレスと共に示す。従って、メモリの第１
タイプのおよび第２タイプの領域への分類は、主に、こ
れらの領域が含んでいる可能性がある命令、データ、さ
らにはアドレスの種類に関係する。勿論、これらは物理
的にメモリの混ざり合った位置に位置していてもよい。
で、トランジスタ21〜24のうち１つだけが導通する。例
えば、信号Z3が１である、即ち取り上げるべきデータ部
分がメモリ領域2Tにあることから、トランジスタ23が導
通したと仮定しよう。領域1Tが、サイクル３の間に命令
を発する領域であるとしてデコードされたら、トランジ
スタT3はサイクル４の間導通し、電流がトランジスタ23
およびトランジスタ３から抵抗19を通って流れることに
なる。このような条件の下で、インバータ20の入力での
電圧が降下し、信号ERRは１に上昇してエラーを示す。
このエラーは、システムの動作を禁止するのに利用する
ことができる。反対に、領域1T′が、前のサイクル３の
間に命令を発する領域としてデコードされた場合には、
トランジスタT7の不在により、この電流は抵抗19を通過
することはできない。信号ERRはゼロのままであり、シ
ステムの動作は許可されているはずである。つまり、ト
ランジスタT1〜T16は、その存在または不存在により、
メモリの関連領域へのアクセスの禁止をメモリの別の関
連領域へのアドレスと共に示す。従って、メモリの第１
タイプのおよび第２タイプの領域への分類は、主に、こ
れらの領域が含んでいる可能性がある命令、データ、さ
らにはアドレスの種類に関係する。勿論、これらは物理
的にメモリの混ざり合った位置に位置していてもよい。
説明する実施例では、トランジスタの物理的な存在に
より符号化が行われる。従って、決定回路７の作成はマ
スキングによって達成することができる。集積回路の製
造時に、この回路の位置に必要なトランジスタが位置す
るように、一組のマスクを使用する。しかし、場合によ
っては、これらのトランジスタの代わりに、プログラム
可能で不揮発性という利点を備えたEPPMまたはEEPROM型
メモリセルを使用してもよい。従って、決定回路７はプ
ログラムされた読出し専用メモリである。このような構
成は、製造された集積回路が前もって確認するおよび／
またはプログラムすることができなければならない場合
に必要である。従って、製造者が実施する検査およびプ
ログラムの作業のためには、後に禁止されるメモリ領域
にアクセスすることが必要であることは明らかである。
この場合、決定マトリクスの全交点で、プログラム可能
なトランジスタの作成を決定することができる。プログ
ラム可能なトランジスタは、例えば、EPROMまたはEEPRO
M型の中間フローティングゲートトランジスタ、あるい
はシステムが開始されるときロードされるランダムアク
セスメモリである。回路で予備操作が実施されると、最
後の手段として、決定回路をプログラムすることができ
る。その作用は、メモリの特定領域の後でのプログラミ
ング、特に、それ自体のプログラミングを含むいくつか
の命令の実行を取消不能に禁止することである。装置に
ついて簡単に説明したが、勿論、前記より多数の領域を
備えていてもよい。また、各領域の大きさは同じでも異
なってもよい。
より符号化が行われる。従って、決定回路７の作成はマ
スキングによって達成することができる。集積回路の製
造時に、この回路の位置に必要なトランジスタが位置す
るように、一組のマスクを使用する。しかし、場合によ
っては、これらのトランジスタの代わりに、プログラム
可能で不揮発性という利点を備えたEPPMまたはEEPROM型
メモリセルを使用してもよい。従って、決定回路７はプ
ログラムされた読出し専用メモリである。このような構
成は、製造された集積回路が前もって確認するおよび／
またはプログラムすることができなければならない場合
に必要である。従って、製造者が実施する検査およびプ
ログラムの作業のためには、後に禁止されるメモリ領域
にアクセスすることが必要であることは明らかである。
この場合、決定マトリクスの全交点で、プログラム可能
なトランジスタの作成を決定することができる。プログ
ラム可能なトランジスタは、例えば、EPROMまたはEEPRO
M型の中間フローティングゲートトランジスタ、あるい
はシステムが開始されるときロードされるランダムアク
セスメモリである。回路で予備操作が実施されると、最
後の手段として、決定回路をプログラムすることができ
る。その作用は、メモリの特定領域の後でのプログラミ
ング、特に、それ自体のプログラミングを含むいくつか
の命令の実行を取消不能に禁止することである。装置に
ついて簡単に説明したが、勿論、前記より多数の領域を
備えていてもよい。また、各領域の大きさは同じでも異
なってもよい。
以上見てきたように、信号L1により、メモリの内容の
読取りを求めた特定の命令の実行を禁止することができ
る。従って、特定のメモリ領域の書込みを禁止すること
ができる。これは、レベルに応じてメモリ領域の書込み
または読取りに対応する信号SVを使用することにより実
現できる。例えば、場合に応じて決定回路へのアドレス
データの伝送を有効化するために、クロック信号PHIと
共通の上記信号SVをANDゲートに導入することができ
る。従って、命令がデータ部分を読み取るか、書き込む
かによって異なる決定回路を実現することが可能とな
る。
読取りを求めた特定の命令の実行を禁止することができ
る。従って、特定のメモリ領域の書込みを禁止すること
ができる。これは、レベルに応じてメモリ領域の書込み
または読取りに対応する信号SVを使用することにより実
現できる。例えば、場合に応じて決定回路へのアドレス
データの伝送を有効化するために、クロック信号PHIと
共通の上記信号SVをANDゲートに導入することができ
る。従って、命令がデータ部分を読み取るか、書き込む
かによって異なる決定回路を実現することが可能とな
る。
フロントページの続き (72)発明者 ユルマン，ロドルフ フランス国 13100 エクス‐サン‐プ ロヴァンス ルゥト ドゥ ニース （番地なし） ベーテー デー３ レ トゥーレル (56)参考文献 特開 昭58−109957（ＪＰ，Ａ) 特開 昭56−124952（ＪＰ，Ａ)
Claims (7)
- 【請求項１】複数のデコードされたアドレス信号線を受
けるようになされており、且つ制御入力に供給される信
号によって制御されて、前記複数のデコードされたアド
レス信号線を介して供給される第１のデコードされたア
ドレスを保持するバッファレジスタと、 入力接続線を有しており、その入力接続線が所定の第１
の電圧に駆動されたときエラー信号を発するように構成
された確認回路と、 上記確認回路と、複数の第１の接続線の内の対応する１
つとの間に各々接続された複数の第１のトランジスタで
あって、当該複数の第１のトランジスタの各々の制御端
子が上記複数のデコードされたアドレス信号線の内の対
応する１つに接続されて、当該複数の第１のトランジス
タが前記複数のデコードされたアドレス信号線を介して
供給される第２のデコードされたアドレスによって選択
的に駆動される、複数の第１のトランジスタと、 上記バッファレジスタの出力の内の対応する１つに各々
接続された複数の第１の線と、上記第１の接続線の内の
対応する１つに各々接続された複数の第２の線と、上記
第１の線と上記第２の線との交点の内の全交点ではない
幾つかの交点に置かれた複数の第２のトランジスタとを
有しており、当該複数の第２のトランジスタの各々は、
その制御端子が上記第１の線の内の対応する１つに接続
されており、その電流導通端子が、上記第２の線の内の
対応する１つを上記所定の第１の電圧に駆動するように
接続されている、プログラムアレイと を具備しており、上記プログラムアレイ内の上記複数の
第２のトランジスタの配置が、上記確認回路に上記エラ
ー信号を発生させる前記第１のデコードされたアドレス
と前記第２のデコードされたアドレスとの組み合わせを
決定することを特徴する集積回路メモリアドレス保護装
置。 - 【請求項２】上記所定の第１の電圧はグラウンド電位で
あることを特徴とする請求項１記載の集積回路メモリの
アドレス保護装置。 - 【請求項３】上記複数のデコードされたアドレス信号線
と上記第１のトランジスタとの間に接続された論理ゲー
トを更に有することを特徴とする請求項１または２のい
ずれか一項に記載の集積回路メモリのアドレス保護装
置。 - 【請求項４】アドレス信号の内の少なくとも上位２ビッ
トを受けるように接続され、当該上位２ビットに従って
上記複数のデコードされたアドレス信号線を選択的に駆
動するデコード論理回路を更に有することを特徴とする
請求項１から３のいずれか一項に記載の集積回路メモリ
のアドレス保護装置。 - 【請求項５】上記確認回路は、上記入力接続線の電位
を、上記所定の第１の電圧から離れるように駆動する負
荷を備えることを特徴とする請求項１から４のいずれか
一項に記載の集積回路メモリのアドレス保護装置。 - 【請求項６】上記バッファレジスタは、互いに並列に接
続された複数のフリップフロップを備えることを特徴と
する請求項１から５のいずれか一項に記載の集積回路メ
モリのアドレス保護装置。 - 【請求項７】上記確認回路から上記エラー信号を受ける
ようにマイクロプロセッサが接続されていることを特徴
とする請求項１から６のいずれか一項に記載の集積回路
メモリのアドレス保護装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8713936A FR2621409A1 (fr) | 1987-10-02 | 1987-10-02 | Dispositif de protection des zones memoires d'un systeme electronique a microprocesseur |
| FR87/13936 | 1987-10-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02502949A JPH02502949A (ja) | 1990-09-13 |
| JP3025842B2 true JP3025842B2 (ja) | 2000-03-27 |
Family
ID=9355647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63507871A Expired - Lifetime JP3025842B2 (ja) | 1987-10-02 | 1988-09-27 | マイクロプロセッサを備える電子システムのメモリ領域を保護するための装置 |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0393050B1 (ja) |
| JP (1) | JP3025842B2 (ja) |
| DE (1) | DE3853482T2 (ja) |
| FR (1) | FR2621409A1 (ja) |
| WO (1) | WO1989003081A1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3028815B2 (ja) * | 1988-08-19 | 2000-04-04 | 株式会社東芝 | 携帯可能電子装置の伝送方法と携帯可能電子装置 |
| FR2655762B1 (fr) * | 1989-12-07 | 1992-01-17 | Sgs Thomson Microelectronics | Fusible mos a claquage d'oxyde tunnel programmable. |
| FR2656939B1 (fr) * | 1990-01-09 | 1992-04-03 | Sgs Thomson Microelectronics | Verrous de securite pour circuit integre. |
| FR2683357A1 (fr) * | 1991-10-30 | 1993-05-07 | Philips Composants | Microcircuit pour carte a puce a memoire programmable protegee. |
| FR2694120B1 (fr) * | 1992-07-24 | 1994-09-23 | Sgs Thomson Microelectronics | Circuit de gestion de mots mémoires. |
| FR2706620B1 (fr) * | 1993-06-11 | 1995-07-21 | Sgs Thomson Microelectronics | Circuit intégré comportant un circuit de détection du niveau d'une tension de service. |
| JP3520102B2 (ja) * | 1993-12-28 | 2004-04-19 | 株式会社東芝 | マイクロコンピュータ |
| FR2728363A1 (fr) * | 1994-12-20 | 1996-06-21 | Sgs Thomson Microelectronics | Dispositif de protection de l'acces a des mots memoires |
| WO2009074686A2 (en) * | 2007-12-13 | 2009-06-18 | Thomson Licensing | Copy-protected software cartridge |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4590552A (en) * | 1982-06-30 | 1986-05-20 | Texas Instruments Incorporated | Security bit for designating the security status of information stored in a nonvolatile memory |
| US4665506A (en) * | 1983-01-03 | 1987-05-12 | Texas Instruments Incorporated | Memory system with write protection |
-
1987
- 1987-10-02 FR FR8713936A patent/FR2621409A1/fr active Granted
-
1988
- 1988-09-27 JP JP63507871A patent/JP3025842B2/ja not_active Expired - Lifetime
- 1988-09-27 WO PCT/FR1988/000474 patent/WO1989003081A1/fr active IP Right Grant
- 1988-09-27 EP EP88908257A patent/EP0393050B1/fr not_active Expired - Lifetime
- 1988-09-27 DE DE3853482T patent/DE3853482T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02502949A (ja) | 1990-09-13 |
| DE3853482D1 (de) | 1995-05-04 |
| DE3853482T2 (de) | 1995-11-09 |
| WO1989003081A1 (fr) | 1989-04-06 |
| EP0393050B1 (fr) | 1995-03-29 |
| FR2621409B1 (ja) | 1994-04-22 |
| EP0393050A1 (fr) | 1990-10-24 |
| FR2621409A1 (fr) | 1989-04-07 |
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Legal Events
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