JP2506061B2 - マイクロプロセッサおよび少なくとも一つのプログラム可能な読み出し専用メモリを備えるデ―タ担体と外部との間でオペレ―ションを実行する方法 - Google Patents

マイクロプロセッサおよび少なくとも一つのプログラム可能な読み出し専用メモリを備えるデ―タ担体と外部との間でオペレ―ションを実行する方法

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JP2506061B2
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Description

【発明の詳細な説明】
【0001】この発明は、操作が容易でしかも持運びが
容易である秘密データまたは秘密を要しないデータのた
めの新規なデータ担体に関する。
【0002】磁気カードの形態にあるとか、あるいはま
た集積回路を内蔵したカードの形態であるとか、既に多
数のデータ担体の実例が知られている。
【0003】この種のデータ担体は精巧なものである
が、その主たる欠陥は担体が意図されている用途によっ
て決定される単一の機能を遂行する決まった構成の特殊
な電子回路を使用しなければならないという点にある。
【0004】この発明の第1の目的は、電子的構成がプ
ログラム可能であり、しかも特殊な電子的構成を用いず
多数の機能を遂行することができるデータを記憶し処理
するためのデータ担体と外部との間の読み出し、書き込
み等のオペレーションを実行する方法を提供することに
ある。
【0005】この発明によると、マイクロプロセッサお
よび少なくとも一つのプログラム可能な読み出し専用メ
モリを備えるデータ担体と外部との間でオペレーション
を実行する方法であって、−外部より送られた演算コー
ド“CODOP”をデータ担体で受け取るステップと、
−該演算コードに関連のオペレーションの命令が保護さ
れているか、または単に許可されているものかどうかを
認識するために、マイクロプロセッサの処理と前記プロ
グラム可能な読み出し専用メモリの領域に格納されてい
る情報とに従って前記コード“CODOP”を試験する
ステップと、−試験の結果に従いオペレーションの命令
を実行するステップとを含むデータ担体と外部との間で
オペレーションを実行する方法が提供される。
【0006】この発明によると、外部からデータ担体に
命令を送る際、特別なコードワード“CODOP”が共
に送られ、データ担体は、該コードワードに従って、命
令が保護されているものか、あるいは単に許可されてい
るものかを判断する。
【0007】したがって、この発明によると、データ担
体の使用における融通性が改善され、多数の機能を遂行
できる。
【0008】この発明は、特に、変動する勘定データの
記憶や処理、秘密または制限された情報に対するアクセ
スの制御、処理の内部的分類またはいろいろな処理が可
能なようにした秘密にされるファイルまたは秘密にされ
ないファイルの作成に用いることができる。
【0009】この発明の特徴や利点は、添付図面を参照
しての以下の詳細な説明から一層明瞭になろう。
【0010】図1は、この発明に係るデータ担体で使用
する電子回路の第1の概略図を示す。マイクロプロセッ
サ1は、アース9と端子7との間において外部電源から
調整電圧を受ける。
【0011】PROM型の電気的にプログラム可能な読
出し専用メモリ2は、アース9と端子8との間において
給電接続されている。
【0012】この構成によれば、端子7が一定の電位に
あって、マイクロプロセッサ1に給電している間に書込
み電圧を端子8に印加することができる。メモリ2は、
4096ビットないし8192ビットの容量とすることができ、
そしてこの容量は意図する用途によって十分である。し
かしながら、この容量は、この発明を制限するものでは
ない。
【0013】端子5は、データ担体の各種の内部要素を
外部要素と同期させる働きをする。これに印加される電
圧は、パルス電圧であって、その周波数は0.5 なしい5
メガヘルツのオーダーとすることができる。
【0014】端子6は、入力データおよび出力データに
対する唯一のアクセス手段であり、マイクロプロセッサ
は、転送方向に依存してデータを直列化したり並列化し
たりすることにより、対話を司る。
【0015】マイクロプロセッサ1は、アドレス母線3
およびデータ母線4を介してメモリ2を完全に制御す
る。
【0016】読出し要求が端子6からマイクロプロセッ
サに達すると、チェック後にアクセスが許される。読出
し相においては、アドレスは母線3から供給されて、デ
ータは母線4に読出される。
【0017】書込み要求が端子6からデータ担体に達す
ると、チェックの後にアクセスが許される。アドレスは
母線3から与えられ、データは母線4から書込まれる。
書込み指令は、端子8の書込み電圧と同時に、線路10を
介してメモリ2に伝送される。
【0018】図2は、この発明に係るデータ担体で使用
する電子回路の第2の概略図を示す。
【0019】マイクロプロセッサ1は、電気的にプログ
ラム可能な不揮発性メモリ2を内蔵している。このメモ
リ2は、2個の領域20および21に分けられている。
【0020】領域20は、マイクロプロセッサのための動
作プログラム(operating programme) を記憶している。
領域21は、データを記憶するために用いられる。
【0021】この例においては、先の例と同様に電源電
圧がマイクロプロセッサに供給され、クロック電圧5も
供給される。
【0022】先に述べた母線3および4は、この例では
内部母線にされており、図2には示されていない。
【0023】図3は、この発明に係るデータ担体の具体
構造を示す横断面図である。ポリ塩化ビニルからなるシ
ートC2に形成された開口内には、これもポリ塩化ビニ
ルからなる別異の2枚のシート材C1,C3が嵌着され
ており、これらのシート材C1およびC3は上記開口の
全領域を占め、そして該開口の周辺に形成された段部に
取り付けられている。
【0024】段部によって形成された突出部と2枚のシ
ート材C1とC3との間に画定された空間内には、エポ
キシ樹脂層C4が配置されており、このエポキシ樹脂層
C4には2個の半導体モジュールのための2個の開口が
形成されている。これらの半導体モジュール中で、一方
のモジュールはマイクロプロセッサ・モジュールC7で
あり、他方のモジュールは電気的にプログラム可能な不
揮発性メモリC8である。
【0025】エポキシ樹脂には導電性のワイヤC9,C
10およびC11が施されており、これらは導体L1ないし
L4によって上記2個の半導体モジュールに接続されて
いる。導体L1ないしL4の一端部はポリ塩化ビニルシ
ート材C1によって保持されており、また、導体L1な
いしL4が出ている面と反対側のモジュールの面はポリ
塩化ビニルシート材C3に圧接されている。データ担体
と外部演算装置との間の接続の一具体例は、他に提案さ
れている。
【0026】図4Aは、この発明に係るデータ担体のデ
ータ内容の組織図である。データ担体をあらゆる種類の
使用に適合させるようにするために、電気的にプログラ
ム可能な不揮発性メモリには2種類の組織が設けられて
いる。
【0027】第1の組織は、メモリの物理的組織を表わ
すものであって、これはマイクロプロセッサだけにしか
知らされないものである。
【0028】第2の組織は、メモリの論理的組織を表わ
すものであって、これはデータ担体が用いられるときの
使用条件を満たすものである。
【0029】マイクロプロセッサは、これら2種類の組
織を相関させる役目を有している。
【0030】通常の動作においては、物理的メモリは3
個の部分からなっている。
【0031】部分0は、アドレスADOで始まり、アド
レスADT−1で終るものである。この部分0はメモリ
の秘密部分を表わすものであって、外部からの読出しお
よび書込みは禁止され、内部的な読出しおよび書込みだ
けが緩されるものである。
【0032】部分1は、アドレスADTで始まり、アド
レスADL−1で終るものである。この部分1はマイク
ロプロセッサのための作業メモリとしての働きをするも
のであって、あらゆる内部的なまたは外部からの読出し
および書込み動作が許されるものである。
【0033】部分2は、アドレスADLで始まり、アド
レスADFで終わるものである。メモリのこの部分2に
おいては、外部からのおよび内部的な書込みは禁止され
るが、内部的なまたは外部からの読出しは許されるもの
である。
【0034】論理的メモリは、開設メモリと利用メモリ
に分けられる。
【0035】データ担体は、それが発行された時点にお
いて、該担体の識別を可能にする情報を記憶していなけ
ればならない。この情報は、開設メモリに記憶されてい
る。この開設メモリはアドレスADFで始まるものであ
り、データ担体の製造者およびその連番号の識別を可能
にする複数の領域と、開設メモリの内容を有効化した
り、該開設メモリの書込みを許容したりする領域LOC
KFとに分けられている。領域LOCKFは、例えば2
ビット・サイズのものにすることができ、次のコードを
用いることができる。LOCKF=11であるときには開
設領域における読取りおよび書込みが可能であり、これ
に対して、LOCK≠11であるときには開設領域の内容
が有効化されて書込み動作が禁止されている。
【0036】利用メモリはデータ担体の使用者によって
用いられるものである。ただし、どのような使用がなさ
れるにしても、このメモリ自体は、2個の部分に分けら
れており、その中の一方の部分は定義メモリと称され、
他方の部分は適用メモリと称される。これらの領域の大
きさは、意図される使用によって左右されるものである
ことは、言うまでもない。定義メモリはアドレスADO
で始まるものであり、次の領域を含んでいる。
【0037】すなわち、定義メモリの外部からのアクセ
スを禁止してその内容を有効化する多ビット領域LOC
K;データ担体の性質によって定まる長さを有しデータ
担体の動作を許容するのに必要なパラメータを記憶して
いる領域PARAM;および、勘定記録手段、食事チケ
ット、電子的封止手段、ホテルやファイルシステムへの
容認キーなどとして用いることができるデータ担体の機
能を定義する領域TYPEを含んでいる。
【0038】適用メモリは、残余の領域から構成されて
いる。この適用メモリは共用メモリとして使用すること
ができるけれども、物理的メモリの種々な部分に対する
アクセスを規制する条件は守らねばならない。従ってこ
の発明のデータ担体が適用される用途が何であれ、秘密
データは常に部分0に位置しており、読出されるデータ
だけが部分2に位置している。そして、データ担体の通
常の動作において記憶されるべきデータは部分1に位置
することになる。適用メモリに記憶される論理データに
用いられるフォーマットは、任意のもので良いことは言
うまでもない。
【0039】次に、論理メモリの内訳の一例について、
図4Bを参照しながら基本的な使用に関連して説明す
る。
【0040】まず、データ担体へのアクセスのために
は、少なくとも2個のキーが必要があるものとする。対
象が銀行業務であるとしたときには、キーNo.1で銀
行が識別され、そして、キーNo.2で顧客が識別され
る。このとき、定義メモリには、データ担体の貸借用途
を指定するコードを記憶するための領域が含まれること
になる。領域PARAMについての説明に入る。2ビッ
トのLOCK領域については、LOCK=11であるとき
にはキーNo.1が存在するときにのみ、メモリのあら
ゆる部分への書き込みアクセスが許される。LOCK≠
11であるときには、物理的メモリの部分0および部分2
の内容が有効化される。キーNo.2が存在しないとき
には、部分0へのアクセスおよび部分2への書込みが禁
止される。カードによるクレジットを与えるためにはキ
ーNo.1が必要とされる。LOCK≠11であるときに
は、定義メモリの内容が有効化される。
【0041】領域LPは2ビットからなるものである。
【0042】LP=11であるときには、読出しが保護さ
れることはなく、部分1および2からの読出しがキーな
しで許される。
【0043】LP≠11であるときには、読出しは保護さ
れることになり、部分1および2からの読出しのために
はキーが必要とされる。多くの銀行業務においては、こ
れが普通である。
【0044】領域EPは2ビットからなるものである。
【0045】EP=11であるときには、書込みは保護さ
れない。このときには、メモリは保護されていない記憶
手段として用いられることになる。このことは、例え
ば、データ担体がインプリント(imprint )される以前
にはメモリがブランクにされている状態に対応する。
【0046】EP≠11であるときには、物理的メモリの
部分1に書込みを行うためにはキーが必要とされる。
【0047】適用メモリは、識別メモリおよび貸借メモ
リからなるものである。識別メモリ内のデータは、部分
0および2に分けられている。部分0においては、識別
メモリは、本質的に誤りメモリおよびアクセスメモリか
らなっている。誤りメモリは、データ担体が間違ったキ
ーで用いられる度毎に誤りビットを記憶する。誤りビッ
トは、ある所定のアドレスADEから出発して逐次大き
くなるアドレスに記憶される。溢れ領域DEBEが書込
まれると、データ担体は無効にされる。
【0048】アクセスメモリは、データ担体の読取りが
保護されている場合(LP≠11)のみ存在する。そして
これが銀行業務に用いる場合の大多数の例である。正し
いキーによる各読取り動作において、マイクロプロセッ
サはアクセスビットを逐次書込む。アクセスビットは、
ある所定のアドレADAから書込まれていく。領域DE
BACに達するとデータ担体は無効にされ、読取りは行
われない。
【0049】識別メモリは、更に次のような領域を含ん
でいる。すなわち、カードが満杯であって、書込みが不
可能であることを表示する「満杯」領域FULL;銀行
のキーおよび顧客のキーに対するコードを記憶する「キ
ー」領域KEY(例えば、銀行にはキーNo.1が割り
当てられ、顧客にはキーNo.2が割り当てられ
る。);キーNo.1の有効性を判定する領域VALC
1(VALC1≠11であれば、キーは有効);およびキ
ーNo.2の有効性の判定を行なう領域VALC2(V
ALC2≠11ならばキーは有効)を含んでいる。
【0050】LOCK≠11であるときには、データ担体
の購買能力を、特にいかなる形式のクレジットでも、増
大させるような情報の書込みだけが、キーNo.1で許
される。これに対して、キーNo.2は、借方操作の有
効化(保護された読出しまたは書込み)のために、デー
タ担体の所有者によって使用される。
【0051】物理的メモリの部分2の識別メモリは、ア
ドレスが減少する方向において定義メモリ、TYPE領
域のすぐ前からで始まる。この可変長の領域は、データ
の永久的な記憶を可能にする。この領域には、次の領域
が含まれている。すわなち、作業領域の開始アドレスを
有するポインタADTと読出し領域のアドレスを有する
ポインタADLを記憶するアドレス領域;銀行の識別表
示およびデータ担体の発行日を表わす領域RIB;デー
タ担体の所有者の名称を表わす領域NAME;nビット
の「合計」領域TOTAL;および、上記合計領域と関
連してデータ担体の初期合計を既知にする単位領域U1
を含んでいる。
【0052】例えば、単位領域が 500フランを表示して
いるものとすると、データ担体が記憶することができる
初期合計は(2n −1)× 500フランである。
【0053】貸借メモリは、アドレスADTとADLと
の間で物理的メモリの部分1の作業領域内に位置してい
る。借方は、アドレスが大きくなる方向において、アド
レスADTから出発して記録される。
【0054】貸方は、アドレスADLから出発して、ア
ドレスが減少する方向に記録される。このようにして借
方および貸方は互いに向い合って進み、次第にメモリを
満たしていく。
【0055】図5は、図1および図2に示した概略図の
詳細回路図である。この図5において、入力データまた
は出力データは、デーータ担体の端子6に2進形態で現
われる。入力データは、ゲート25を通ってシフト・レジ
スタ24に記憶される。ゲート25は、該ゲート25を論理制
御装置16に接続する線路36からの信号によって制御され
る。出力データは、これも論理制御装置16への接続線路
36の信号によって制御されるゲート26を通ってデータ担
体から出力される。シフト・レジスタ24に記憶されたデ
ータは、次いで、算術論理演算装置23で行なわれる演算
のための第1の演算数として用いられる。なお、算術論
理演算装置23は、論理制御装置16により発生される制御
信号で線路37を介して制御されるものである。第2の演
算数は、アドレス・セレクタ22によってアドレス指定さ
れるレジスタ・バンク19のレジスタ段A,B,C,Dの
中の1つに記憶されている。このアドレス・セレクタ22
は、線路29を介して論理制御装置16により制御されるも
のである。算術論理演算装置23によって行なわれた演算
の結果は、レジスタバンク19のレジスタ段Aに、また
は、ゲート26を介してデータ担体の端子6に伝送され
る。また、レジスタ段A,B,C,Dは、接続線路46に
よる論理制御装置16の制御の下に、線路41を介してデー
タおよびアドレス母線34から置数することもできる。そ
して、母線34は、二方向接続線路33によってシフト・レ
ジスタ24にも接続されており、このことから、シフト・
レジスタ24は並列入力/出力部で書込みおよび読出しを
することができる。マイクロ命令(microinstruction)
は、不揮発性の読出し専用メモリ(ROM)型式の制御
メモリ20に格納されている。アドレス・セレクタ13はこ
れらのマイクロ命令のアドレス指定を行なって、レジス
タ14に読出しを行ない、そして接続線路48を介して論理
制御装置10に再伝送を行なう。
【0056】メモリ21は、電気的にプログラム可能な不
揮発性メモリである。このメモリ21は、線路3を介して
母線34から置数されるアドレス・レジスタ11によってア
ドレス指定される。アドレス・レジスタ11は、メモリ21
内のデータ語を指定するものである。制御メモリ20を電
気的にプログラム可能な不揮発性メモリとしても良い。
【0057】アドレス・レジスタ11は、論理制御装置16
とアドレス・レジスタ11との間の接続線路38を伝送され
る制御信号によって制御される。このアドレス・レジス
タ11に記憶されているアドレスは、論理制御装置16の制
御下でデータ担体の端子5に伝送されるクロック信号に
よって、自動的に増減することができる。メモリ21から
読出されたデータは、線路42を使用する論理制御装置16
の制御の下に、レジスタ12を通して母線34に伝送され
る。なお、図5に示されている要素の個々のものについ
ては当業者にとって周知のものであるから、これについ
ての詳細な説明は省略する。
【0058】意図される用途に対して、図5に示されて
いる装置の機能は次のように要約することができる。
【0059】所与のアドレスから出発して許された領域
におけるメモリ21の順次の読出しおよび書込みをする;
可能化キーを受入れて、適用メモリの秘密領域に書込ま
れているデータ担体の外部からアクセスすることができ
ない語と比較することによって、可能化キーをチェック
する;読出しおよび書込みの許可または禁止をする;メ
モリへの書込みの系統的な自己チェックをする;アクセ
スの誤りおよび(または)アクセスの成功を内部的に記
憶するように指令する;誤りの数が部分0に設定された
数になったときに、それ以前に可能であった機能を不能
にすること。
【0060】図6および図7は、メモリ読出しモードに
おける動作を図解するものである。図6において、零リ
セット信号RAZで論理制御装置16が初期条件設定さ
れ、該論理制御装置はI/O線路を経てメッセージをレ
ジスタTへ転送することを可能にするものである。
【0061】読出し指令は、演算コードCODOPおよ
びアドレスビットADに先行する信号SYNCの形態に
ある。用いられるコードは、各用途に応じて決定しなけ
ればならないことは言うまでもない。
【0062】CODOP指令およびアドレスは処理装置
によって受け入れられ、該処理装置は、語CODOPお
よびビットLPを試験することによって、読出し動作が
含まれているか否か、そして読出し動作が保護されてい
るか、あるいは単に許可されているかどうかを判定す
る。図6において、メッセージCODOP+ADはステ
ップ501 に受け入れられ、試験はステップ502 および50
4 で行なわれる。その動作が保護されていない読出し動
作であるときには、図5のレジスタ11には、ステップ51
0 において、I/O線路からCODOPの伝送に続くア
ドレス語が入力され、次いで、ステップ511 において、
読出しアドレスが実際に許可されたメモリ領域内にある
か否かについて検査が行なわれる。特に、制御メモリ20
に記録されているマイクロプログラムにより、受信した
アドレス語がアドレスADTよりも高位であるか否かが
チェックされる。その理由は、外部的な読み出しは、物
理的メモリの部分1および2においてだけ許されるもの
であるからである。
【0063】アドレスがアドレスADTよりも高位であ
るときには、データがメモリ21から読出されてレジスタ
12に入力され、母線34を介して出力線路I/Oに伝送さ
れる。そして、アドレス・レジスタの内容は、ステップ
510 において、マイクロプログラムによりコードCOD
OPの内容に依存して1単位だけ増減される。アドレス
ADがアドレスADT(部分0内のアドレス)よりも下
位であるときには、アドレス・レジスタ11は、その内容
が値ADTに達するまで1単位ずつ増分される。このよ
うにして、部分0を除くメモリ全体は、増大または減少
するアドレス方向において、データ担体に接続された装
置によって読出される。
【0064】読出しが保護されているときには、「CO
DOP」およびLPビットについて行なわれる試験は一
致しなければならない。このときには、ステップ505 で
キーを受入れることが必要である。2個のキーが必要と
されるときには、読取り動作が行なわれるときに用いな
ければならないキーの型がCODOPコードの内容によ
って特定される。I/O線路から受け入れられたキー
は、そこで識別メモリに記憶されている2個のキーの中
の1個と比較される。ここで一致が生じたときには、伝
送されたキーは正しいものとされ、このために、1個の
ビットがアクセスメモリに記録される(ステップ507
)。このビットの書込みに対するチェックが、後続の
ステップ508 で行なわれる。そして、このビットが書込
まれなかったときには、ステップ507 に戻ることが必要
である。その書込みが実際上行なわれたときには、直ち
に、データ担体が依然有効であるか否かを検査するため
に、DEBAC、誤りおよび全領域に対する試験がステ
ップ509 で行なわれる。データ担体が有効でないときに
は、例えばコード「000」が線路I/Oに沿って伝送
される。担体がマイクロプログラムによって容認された
ときには、アドレスADがアドレス・レジスタ11に送ら
れて、ステップ510 ないし513 が実行される。
【0065】I/O線路から受け入れられたキーがステ
ップ506 で正しくないと判定されたときには、誤りビッ
トが誤りメモリに記憶される(ステップ514 )。また、
図示されてはいないけれども、前記ステップ514 と後続
のステップ515 との間に、誤りビットが書込まれたか否
かをチェックするためのステップを設けることもでき
る。なお、このようなチェックのためのステツプは、ス
テップ514 または515 に内在しているものと考えること
もできる。誤りビットが書込まれると、記録されている
誤りの数が誤りの許容数Nよりも大きいか否かに関して
ステップ515 で試験が行なわれる。この誤りの数がNよ
りも小さいときには、メッセージ「FFF」が線路I/
Oに沿って伝送され、他方大きい場合には、メッセージ
「000」が線路I/Oを介して伝送されてデータ担体
は無効にされる。
【0066】上に述べたデータ担体の読出し過程の説明
から明らかなように、用いられるアクセスキーが正しい
か正しくないかに関係なく、使用者はデータ担体の動作
における変更を知ることはできない。これに加えて、2
つの可能性(キーが正しいかまたはキーが正しくない)
のうちのいずれにおいても、誤りビットまたはアクセス
ビットをメモリに書込めば、その結果として、データ担
体は常に同じ大きさの電流を消費することになり、この
ことから、カードに流れる電流の強さをモニタしようと
試みる不法者は、用いているキーが正しいか正しくない
かに関係なく、常に一定の電流消費しか知ることができ
ない。
【0067】図8および図9は、メモリの書込みモード
におけるデータ担体の動作を図解するものである。図8
のフローチャートにおいて、零リセット信号RAZで論
理制御装置16が初期条件設定され、I/O線路に存在す
るデータがレジス24に転送される。書込み指令は、書込
みが保護されているときには、データ・アドレス・ビッ
トADおよびキーによって後続される演算コード「CO
DOP」に先行する信号SINCの形態にある。次い
で、信号Vp が伝送されて、データ担体のメモリ21にデ
ータを書込むことが可能にされる。線路I/Oを介して
伝送されたデータが実際にデータ担体に記録されたこと
を使用者が確認できるようにするために、メモリに書込
まれたデータは再び読出されて、線路I/Oを介して使
用者に再伝送される。コード「CODOP」は各用例に
対して特定化されていることは言うまでもない。図9の
フローチャートにおいて、キーによって後続されること
もあり、後続されないこともあるアドレスADおよび指
令CODOPが、ステップ702 および703 で行なわれる
試験により、データ担体によって認識される。ステップ
704 では、データ担体の有効性に関する試験が、領域D
EBE、DEBACおよび「全」領域に対して行なわれ
る。データ担体が有効であるものと判定されると、ステ
ップ705 でデータが取込まれる。
【0068】書込みが保護されているときには、キーを
用いることが必要であり、ステップ707 でキーに対する
試験が行われる。キーが誤っているときには、誤りビッ
トが誤りメモリに書込まれ(ステツプ708 )、それに続
いて、誤り領域が溢れ状態にあるか否かについて、ステ
ップ709 で試験が行なわれる。溢れ状態にあるときに
は、データ担体は線路I/Oにコード「000」を送っ
てカードが有効でないことを表示する(ステップ710
)。溢れ状態にないときには、データ担体は線路I/
OにコードFFFを送り(ステップ711 )、データが書
込まれなかったことを表示する。
【0069】キーが正しい場合には、有効化ビットがス
テップ712 で記憶され、受信されたアドレスがステップ
713 でアドレス・レジスタ11に入力される。そこで受信
されたアドレスが物理的メモリの許容された限界内に在
るか否か、言換えるならば、アドレスADLとADTと
の間に在るか否かを確めるための検査がステツプ714で
行なわれる。上記限界内に無いときには、コードFFF
が線路I/Oに送られてデータがメモリに記録されなか
ったことを表示する。アドレスが許容されるものである
ときには、線路I/Oに沿って受け入れられたデータは
レジスタ12に伝送されて、メモリの部分1に書込まれる
(ステップ715 )。ステップ716 ,717および718 で
は、データがメモリに実際に書込まれたか否かについて
の試験が行なわれる。データがステップ719 で書込まれ
た後に、有効化ビットがメモリに書込まれ、しかる後
に、書込まれたデータが再び線路I/Oに沿って送られ
る。
【0070】以上、この発明の主たる特徴について図面
に示す具体例を参照し説明したが、当業者には明らかな
ように、この発明の範囲を逸脱することなしに数多くの
変形や変更が可能であることは言うまでもないであろ
う。
【図面の簡単な説明】
【図1】この発明に係るデータ担体で使用する電子回路
の概略図である。
【図2】この発明に係るデータ担体で使用する電子回路
の概略図である。
【図3】この発明に係るデータ担体の一例の具体的な構
造を示す横断面図である。
【図4A】この発明に係るデータ担体のデータ内容の1
つの組織図である。
【図4B】この発明に係るデータ担体のデータ内容の1
つの組織図である。
【図5】図1および図2に示した概略図の詳細回路図で
ある。
【図6】メモリ読出し相におけるデータ担体の動作の例
示図である。
【図7】メモリ読出し相におけるデータ担体の動作の例
示図である。
【図8】メモリ書込み相におけるデータ担体の動作の例
示図である。
【図9】メモリ書込み相におけるデータ担体の動作の例
示図である。
【符号の説明】
1 マイクロプロセッサ 2、21 電気的にプログラム可能な不揮発性メモリ 3 アドレス母線 4 データ母線 5、6、7、8、9 端子 20 制御メモリ(第2の不揮発性メモリ) 23 算術論理演算装置 24 シフト・レジスタ 25、26 ゲート 34 データおよびアドレス母線

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項1】 マイクロプロセッサおよび少なくとも一
    つのプログラム可能な読み出し専用メモリを備えるデー
    タ担体と外部との間でオペレーションを実行する方法で
    あって、 −外部より送られた演算コード“CODOP”をデータ
    担体で受け取るステップと、 −該演算コードに関連のオペレーションの命令が保護さ
    れているか、または単に許可されているものかどうかを
    認識するために、マイクロプロセッサの処理と前記プロ
    グラム可能な読み出し専用メモリの領域に格納されてい
    る情報とに従って前記コード“CODOP”を試験する
    ステップと、 −試験の結果に従いオペレーションの命令を実行するス
    テップとを含むデータ担体と外部との間でオペレーショ
    ンを実行する方法。
  2. 【請求項2】 オペレーションの命令が保護されている
    際のオペレーションの実行が、 −線路I/Oからキーを受取り、メモリの秘密領域に含
    まれている一つのキーと比較するステップと、 −伝送されたキーが正しいと比較により示されれば、要
    求された命令を実行するステップとを含む請求項1に記
    載の方法。
  3. 【請求項3】 前記マイクロプロセツサが、外部により
    要求されたオペレーションのタイプを認識し、制御用読
    み出し専用メモリに含まれているプログラムを実行する
    ときに、受信したアドレス語が所定の値の間に在ること
    を検査する請求項1または2に記載の方法。
  4. 【請求項4】 オペレーションが読み出し動作であり、
    読み出し動作が実行されるやいなや、データ担体がまだ
    有効であるかどうかを検査するために第2の試験が行わ
    れ、第2の試験結果に従い、メッセージ(FFFまたは
    000)が線路I/Oに送出される請求項1または2に
    記載の方法。
  5. 【請求項5】 オペレーションが書き込み動作と、該書
    き込み動作の終了後直ちに外部への送出動作が実行され
    る読み出し動作とからなる請求項1から3のいずれか一
    項に記載の方法。
  6. 【請求項6】−信号“SYNC”をデータ担体で受け取
    るステップを含む請求項1から5のいずれか一項に記載
    の方法。
  7. 【請求項7】 前記演算コードが、信号“SYNC”に
    続くと共に、アドレスビット“AD”を含む請求項6に
    記載の方法。
JP6159035A 1977-08-26 1994-07-11 マイクロプロセッサおよび少なくとも一つのプログラム可能な読み出し専用メモリを備えるデ―タ担体と外部との間でオペレ―ションを実行する方法 Expired - Lifetime JP2506061B2 (ja)

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