JPH02202642A - プログラム動作監視装置 - Google Patents
プログラム動作監視装置Info
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- JPH02202642A JPH02202642A JP1022967A JP2296789A JPH02202642A JP H02202642 A JPH02202642 A JP H02202642A JP 1022967 A JP1022967 A JP 1022967A JP 2296789 A JP2296789 A JP 2296789A JP H02202642 A JPH02202642 A JP H02202642A
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- 230000000694 effects Effects 0.000 claims abstract description 4
- 238000012806 monitoring device Methods 0.000 claims description 17
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 230000005856 abnormality Effects 0.000 description 3
- 230000009191 jumping Effects 0.000 description 3
- 238000012544 monitoring process Methods 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 2
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
-
- G—PHYSICS
- G07—CHECKING-DEVICES
- G07F—COIN-FREED OR LIKE APPARATUS
- G07F7/00—Mechanisms actuated by objects other than coins to free or to actuate vending, hiring, coin or paper currency dispensing or refunding apparatus
- G07F7/08—Mechanisms actuated by objects other than coins to free or to actuate vending, hiring, coin or paper currency dispensing or refunding apparatus by coded identity card or credit card or other personal identification means
- G07F7/10—Mechanisms actuated by objects other than coins to free or to actuate vending, hiring, coin or paper currency dispensing or refunding apparatus by coded identity card or credit card or other personal identification means together with a coded signal, e.g. in the form of personal identification information, like personal identification number [PIN] or biometric data
- G07F7/1008—Active credit-cards provided with means to personalise their use, e.g. with PIN-introduction/comparison system
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06Q—INFORMATION AND COMMUNICATION TECHNOLOGY [ICT] SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES; SYSTEMS OR METHODS SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES, NOT OTHERWISE PROVIDED FOR
- G06Q20/00—Payment architectures, schemes or protocols
- G06Q20/30—Payment architectures, schemes or protocols characterised by the use of specific devices or networks
- G06Q20/34—Payment architectures, schemes or protocols characterised by the use of specific devices or networks using cards, e.g. integrated circuit [IC] cards or magnetic cards
- G06Q20/355—Personalisation of cards for use
- G06Q20/3558—Preliminary personalisation for transfer to user
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06Q—INFORMATION AND COMMUNICATION TECHNOLOGY [ICT] SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES; SYSTEMS OR METHODS SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES, NOT OTHERWISE PROVIDED FOR
- G06Q20/00—Payment architectures, schemes or protocols
- G06Q20/30—Payment architectures, schemes or protocols characterised by the use of specific devices or networks
- G06Q20/36—Payment architectures, schemes or protocols characterised by the use of specific devices or networks using electronic wallets or electronic money safes
- G06Q20/367—Payment architectures, schemes or protocols characterised by the use of specific devices or networks using electronic wallets or electronic money safes involving electronic purses or money safes
- G06Q20/3672—Payment architectures, schemes or protocols characterised by the use of specific devices or networks using electronic wallets or electronic money safes involving electronic purses or money safes initialising or reloading thereof
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、たとえばＩＣカードなどのマイクロコンピュ
ータシステムにおいて、特にユーザが登録したユーザ登
録プログラムの動作時、その動作を監視するプログラム
動作監視装置に関する。
ータシステムにおいて、特にユーザが登録したユーザ登
録プログラムの動作時、その動作を監視するプログラム
動作監視装置に関する。
（従来の技術）
たとえばマイクロコンピュータシステムの巾で、現在大
きな注目を浴びているものとして、いわゆるＩＣカード
があげられる。ＩＣカードは、その動作プログラム（第
１の動作プログラム）を内蔵する制御素子（たとえばＣ
ＰＵ）内のマスクＲＯＭなどに記憶しておき、これに基
づいて各種処理を行なっている。
きな注目を浴びているものとして、いわゆるＩＣカード
があげられる。ＩＣカードは、その動作プログラム（第
１の動作プログラム）を内蔵する制御素子（たとえばＣ
ＰＵ）内のマスクＲＯＭなどに記憶しておき、これに基
づいて各種処理を行なっている。
また、最近、ＩＣカードの多様化が進むにつれ、ＩＣカ
ード内のメモリ（ＥＥＰＲＯＭなど）に上記動作プログ
ラムとは別の第２の動作プログラム（たとえばユーザプ
ログラム）を、たとえばＩＣカードの発行時に登録し、
外部からの指定により第２の動作プログラムをも制御素
子の動作に使用する要求がある。
ード内のメモリ（ＥＥＰＲＯＭなど）に上記動作プログ
ラムとは別の第２の動作プログラム（たとえばユーザプ
ログラム）を、たとえばＩＣカードの発行時に登録し、
外部からの指定により第２の動作プログラムをも制御素
子の動作に使用する要求がある。
（発明が解決しようとする課題）
ところが、たとえば第２の動作プログラム中に第１のプ
ログラム内にジャンプするなどの誤ったコーディングを
施されると、外部から第２の動作プログラムを実行する
ようＩＣカードに指定したにもかかわらず、第１のプロ
グラムも連動してしまう。このため、特にセキュリティ
性を重視するＩＣカードにあってはセキュリティ性を維
持できなくなるという問題があった。
ログラム内にジャンプするなどの誤ったコーディングを
施されると、外部から第２の動作プログラムを実行する
ようＩＣカードに指定したにもかかわらず、第１のプロ
グラムも連動してしまう。このため、特にセキュリティ
性を重視するＩＣカードにあってはセキュリティ性を維
持できなくなるという問題があった。
そこで、本発明は、たとえば第２の動作プログラムの誤
ったコーディングによる第１の動作プログラムへの影響
がなくなり、ＩＣカードのセキュリティ性を維持しつつ
、第２の動作プログラムの実行が可能となるプログラム
動作監視装置を提供することを目的とする。
ったコーディングによる第１の動作プログラムへの影響
がなくなり、ＩＣカードのセキュリティ性を維持しつつ
、第２の動作プログラムの実行が可能となるプログラム
動作監視装置を提供することを目的とする。
［発明の構成］
（課題を解決するための手段）
本発明のプログラム動作監視装置は、＄制御素子と、こ
のＬＳＩ ａｔ素子の動作プログラムを記憶するプログ
ラム記憶手段とを有し、前記プログラム記憶手段に記憶
されている動作プログラムに基づいて前記制御素子が動
作するものにおいて、前記制御素子から前記プログラム
記憶手段に対して供給されるプログラムデータを読出す
ためのアドレスデータをサンプリングするサンプリング
手段と、このサンプリング手段によって得られるアドレ
スデータが所定のアドレス値であるか否かを判断する判
断手段と、この判断手段による判断結果が否定的であっ
た際、その旨を前記制御素子に通知する手段とを具備し
ている。
のＬＳＩ ａｔ素子の動作プログラムを記憶するプログ
ラム記憶手段とを有し、前記プログラム記憶手段に記憶
されている動作プログラムに基づいて前記制御素子が動
作するものにおいて、前記制御素子から前記プログラム
記憶手段に対して供給されるプログラムデータを読出す
ためのアドレスデータをサンプリングするサンプリング
手段と、このサンプリング手段によって得られるアドレ
スデータが所定のアドレス値であるか否かを判断する判
断手段と、この判断手段による判断結果が否定的であっ
た際、その旨を前記制御素子に通知する手段とを具備し
ている。
（作 用）
制御素子が例えば第２の動作プログラムを実行する際、
そのプログラムデータを読出すために、制御素子からプ
ログラム記憶手段に供給されるアドレスデータをサンプ
リングし、このサンプリングによって得られるアドレス
データが所定のアドレス値（第２の動作プログラムを登
録するためのメモリ領域を示すアドレス値範囲内）であ
るか否かを判断し、この判断の結果が否定的であった際
にその旨を制御素子に通知するものである。
そのプログラムデータを読出すために、制御素子からプ
ログラム記憶手段に供給されるアドレスデータをサンプ
リングし、このサンプリングによって得られるアドレス
データが所定のアドレス値（第２の動作プログラムを登
録するためのメモリ領域を示すアドレス値範囲内）であ
るか否かを判断し、この判断の結果が否定的であった際
にその旨を制御素子に通知するものである。
これにより、たとえば第２の動作プログラム中に第１の
プログラム内にジャンプするなどの誤ったコーディング
を施されたとしても、その第２の動作プログラムの誤っ
たコーディングによる第１の動作プログラムへの影響が
な（なり、ＩＣカードのセキュリティ性を維持しつつ、
第２の動作プログラムの実行が可能となる。
プログラム内にジャンプするなどの誤ったコーディング
を施されたとしても、その第２の動作プログラムの誤っ
たコーディングによる第１の動作プログラムへの影響が
な（なり、ＩＣカードのセキュリティ性を維持しつつ、
第２の動作プログラムの実行が可能となる。
（実施例）
以下、本発明の一実施例について図面を参照して説明す
る。
る。
第２図は、本発明に係るプログラム動作監視装置が適用
される、たとえばＣＰＵとしてｚＳｏタイプを使用した
ＩＣカードなどのマイクロコンピュータシステムの構成
例を示すもので、制御素子としてのＣＰＵ１、デコーダ
２、ＥＰＲＯＭ （メモリ）３、ＲＡＭ （メモリ）４
、ＥＥＦＲＯＭ（メモリ）５、プログラム動作監視装置
６、アドレスバス７、データバス８、ネガティブ・アン
ド回路９．１０などによって構成されている。
される、たとえばＣＰＵとしてｚＳｏタイプを使用した
ＩＣカードなどのマイクロコンピュータシステムの構成
例を示すもので、制御素子としてのＣＰＵ１、デコーダ
２、ＥＰＲＯＭ （メモリ）３、ＲＡＭ （メモリ）４
、ＥＥＦＲＯＭ（メモリ）５、プログラム動作監視装置
６、アドレスバス７、データバス８、ネガティブ・アン
ド回路９．１０などによって構成されている。
第３図は、本マイクロコンピュータシステムのメモリ空
間の割当て状態を示している。すなわち、まずシステム
プログラム格納領域として＄００００〜＄ＩＦＦＦの８
キロバイトを確保しており、ＥＰＲＯＭ３を使用してい
る。また、ユーザプログラム格納および各種情報格納の
ための領域として＄２０００〜＄５ＦＦＦの１６キロバ
イトを確保しており、ＥＥＦＲＯＭ５を使用している。
間の割当て状態を示している。すなわち、まずシステム
プログラム格納領域として＄００００〜＄ＩＦＦＦの８
キロバイトを確保しており、ＥＰＲＯＭ３を使用してい
る。また、ユーザプログラム格納および各種情報格納の
ための領域として＄２０００〜＄５ＦＦＦの１６キロバ
イトを確保しており、ＥＥＦＲＯＭ５を使用している。
この領域のうち、特にユーザプログラム格納のための領
域は＄２０００〜＄２７ＦＦとしてあり、システム外部
からの登録要求により外部から供給されるユーザプログ
ラムデータを格納する。
域は＄２０００〜＄２７ＦＦとしてあり、システム外部
からの登録要求により外部から供給されるユーザプログ
ラムデータを格納する。
また、ＣＰＵＩのワークメモリ領域として＄６０００〜
＄６ＯＦＦの２５６バイトを確保しており、ＲＡＭ４を
使用している。なお、この領域もユーザプログラムに解
放しである。
＄６ＯＦＦの２５６バイトを確保しており、ＲＡＭ４を
使用している。なお、この領域もユーザプログラムに解
放しである。
さて、ＣＰＵＩからのそれぞれの領域へのアクセスは、
デコーダ２によってアクセスアドレス値を解読し、各領
域へイネーブル信号を供給することによって実現される
。
デコーダ２によってアクセスアドレス値を解読し、各領
域へイネーブル信号を供給することによって実現される
。
また、プログラム動作監視装置６は、ＣＰＵ１からの特
殊信号に基づき起動がかかるようになっている。具体的
には、ＣＰＵ１がメモリの＄ＡＯＯＯへリードアクセス
をする際に、ＣＰＵ１から出力されているアクセスイネ
ーブル信号をプログラム動作監視装置６が解読すること
で起動がかかる。
殊信号に基づき起動がかかるようになっている。具体的
には、ＣＰＵ１がメモリの＄ＡＯＯＯへリードアクセス
をする際に、ＣＰＵ１から出力されているアクセスイネ
ーブル信号をプログラム動作監視装置６が解読すること
で起動がかかる。
なお、ユーザプログラム動作時の解放アクセス領域は、
プログラム動作監視袋Ｎ６によって制御される。
プログラム動作監視袋Ｎ６によって制御される。
第１図は、プログラム動作監視装置６の構成を詳細に示
すものである。すなわち、ＣＰＵＩからアドレスバス７
を介して供給されるデータを、リードアドレスデコーダ
１３、ライトアドレスデコーダ１４およびオペコードア
ドレスデコーダ１５にそれぞれ入力する。リードアドレ
スデコーダ１３は、２０００ （Ｈｅｘ）から２ＦＦＦ
（Ｈｅ ｘ）または＄５０００〜＄６ＯＦＦのアドレス
データを検出すると、信号ａを“Ｌ”レベル（ロウレベ
ル）にする。ライトアドレスデコーダ１４は、５０００
（Ｈｅｘ）から６ＯＦＦ（Ｈｅｘ）のアドレスデータ
、またオペコードアドレスデコーダ１５は、２０００
（Ｈｅｘ）から２７ＦＦ （Ｈｅｘ）のアドレスデータ
を検出すると、それぞれ信号すおよびＣを“Ｌ°レベル
にする。したがって、たとえばオペコードリードアドレ
スが２０００ （Ｈｅｘ）のときは信号ａ、ｃが共に”
Ｌ”レベルとなる。
すものである。すなわち、ＣＰＵＩからアドレスバス７
を介して供給されるデータを、リードアドレスデコーダ
１３、ライトアドレスデコーダ１４およびオペコードア
ドレスデコーダ１５にそれぞれ入力する。リードアドレ
スデコーダ１３は、２０００ （Ｈｅｘ）から２ＦＦＦ
（Ｈｅ ｘ）または＄５０００〜＄６ＯＦＦのアドレス
データを検出すると、信号ａを“Ｌ”レベル（ロウレベ
ル）にする。ライトアドレスデコーダ１４は、５０００
（Ｈｅｘ）から６ＯＦＦ（Ｈｅｘ）のアドレスデータ
、またオペコードアドレスデコーダ１５は、２０００
（Ｈｅｘ）から２７ＦＦ （Ｈｅｘ）のアドレスデータ
を検出すると、それぞれ信号すおよびＣを“Ｌ°レベル
にする。したがって、たとえばオペコードリードアドレ
スが２０００ （Ｈｅｘ）のときは信号ａ、ｃが共に”
Ｌ”レベルとなる。
さて、制御部１１は、ＣＰＵ１からのアクセス制御信号
を解読し、アドレスサンプリングパルス発生部１２によ
って、オペコードアクセスであれば信号ｄに、リードア
クセスであれば信号ｅに、ライトアクセスであれば信号
ｆにそれぞれ“Ｌ＃レベルのパルスを出力する。なお、
これらの信号ｄ、ｅ、ｆの立上がりは、ＣＰＵＩからの
ライトイネーブル信号の立下がりよりも速い時刻に行な
われる。また、これらの信号ｄ、ｅ、ｆは、ラッチ回路
１８〜２０をリセット状態にするのに十分なパルス幅を
持っている。
を解読し、アドレスサンプリングパルス発生部１２によ
って、オペコードアクセスであれば信号ｄに、リードア
クセスであれば信号ｅに、ライトアクセスであれば信号
ｆにそれぞれ“Ｌ＃レベルのパルスを出力する。なお、
これらの信号ｄ、ｅ、ｆの立上がりは、ＣＰＵＩからの
ライトイネーブル信号の立下がりよりも速い時刻に行な
われる。また、これらの信号ｄ、ｅ、ｆは、ラッチ回路
１８〜２０をリセット状態にするのに十分なパルス幅を
持っている。
信号ｇは、ネガティブオア回路２１から出力されるもの
で、信号ｄ、ｅ、ｆのうちのどれかの発生で出力され、
カレントアドレスデータラッチ回路１６のラッチ信号と
して使用される。これにより、ＣＰＵ１からのアクセス
のたびにアクセスに使用したアドレスデータが一時的に
ラッチされるようになっている。
で、信号ｄ、ｅ、ｆのうちのどれかの発生で出力され、
カレントアドレスデータラッチ回路１６のラッチ信号と
して使用される。これにより、ＣＰＵ１からのアクセス
のたびにアクセスに使用したアドレスデータが一時的に
ラッチされるようになっている。
信号りは、ネガティブアンド回路２２から出力されるも
ので、信号Ｃが“Ｌ“レベルになっているとき信号ｄに
現われたパルスを出力し、オペコードアドレスデータラ
ッチ回路１７のラッチ信号として使用される。これによ
り、ＣＰＵＩからのオペコードアクセス時のアドレスデ
ータが２０００ （Ｈｅｘ）から２７ＦＦ （Ｈｅｘ）
の間の値であった際、このアドレスデータがラッチされ
るようになっている。
ので、信号Ｃが“Ｌ“レベルになっているとき信号ｄに
現われたパルスを出力し、オペコードアドレスデータラ
ッチ回路１７のラッチ信号として使用される。これによ
り、ＣＰＵＩからのオペコードアクセス時のアドレスデ
ータが２０００ （Ｈｅｘ）から２７ＦＦ （Ｈｅｘ）
の間の値であった際、このアドレスデータがラッチされ
るようになっている。
信号ｉは、ネガティブアンド回路２３から出力されるも
ので、信号Ｃが“Ｈ″レベルハイレベル）になっている
とき信号ｄに現われたパルスを出力し、ラッチ回路１８
のリセット信号として使用される。これにより、ＣＰＵ
１からのオペコードアクセス時のアドレスデータが２０
００（Ｈｅ ｘ）から２７ Ｆ Ｆ （Ｈｅ ｘ）の範
囲外のアドレスデータであった際、ラッチ回路１８をリ
セットするようになっている。
ので、信号Ｃが“Ｈ″レベルハイレベル）になっている
とき信号ｄに現われたパルスを出力し、ラッチ回路１８
のリセット信号として使用される。これにより、ＣＰＵ
１からのオペコードアクセス時のアドレスデータが２０
００（Ｈｅ ｘ）から２７ Ｆ Ｆ （Ｈｅ ｘ）の範
囲外のアドレスデータであった際、ラッチ回路１８をリ
セットするようになっている。
信号ｊは、ネガティブアンド回路２４から出力されるも
ので、信号すが“Ｈ”レベルになっているとき信号ｆに
現れたパルスを出力し、ラッチ回路１９のリセット信号
として使用される。これにより、ＣＰＵ１からのライト
アクセス時のアドレスデータが５０００ （Ｈｅｘ）か
ら６ＯＦＦ（Ｈｅｘ）の範囲外のデータであった際、ラ
ッチ回路１９をリセットするようになっている。
ので、信号すが“Ｈ”レベルになっているとき信号ｆに
現れたパルスを出力し、ラッチ回路１９のリセット信号
として使用される。これにより、ＣＰＵ１からのライト
アクセス時のアドレスデータが５０００ （Ｈｅｘ）か
ら６ＯＦＦ（Ｈｅｘ）の範囲外のデータであった際、ラ
ッチ回路１９をリセットするようになっている。
信号には、ネガティブアンド回路２５から出力されるも
ので、信号ａが“Ｈ”レベルになっているとき信号ｅに
現れたパルスを出力し、ラッチ回路２０のリセット信号
として使用される。これにより、ＣＰＵ１からのライト
アクセス時のアドレスデータが２０００ （Ｈｅｘ）か
ら２ＦＦＦ（Ｈｅｘ）、または＄５０００〜＄６ＯＦＦ
の範州外のアドレスデータであった際、ラッチ回路２０
をリセットするようになっている。
ので、信号ａが“Ｈ”レベルになっているとき信号ｅに
現れたパルスを出力し、ラッチ回路２０のリセット信号
として使用される。これにより、ＣＰＵ１からのライト
アクセス時のアドレスデータが２０００ （Ｈｅｘ）か
ら２ＦＦＦ（Ｈｅｘ）、または＄５０００〜＄６ＯＦＦ
の範州外のアドレスデータであった際、ラッチ回路２０
をリセットするようになっている。
信号ｇは、ネガティブオア回路２６から出力されるもの
で、ラッチ回路１８，１９．２０のうちどれかがリセッ
トされると“Ｌ”レベルとなり、これがＣＰＵＩの割込
端子ＩＮＴに入力される。また、この信号ｇが“Ｌ０レ
ベルのときは、ＣＰＵＩからのライトイネーブル信号が
インヒビットされるようになっている。
で、ラッチ回路１８，１９．２０のうちどれかがリセッ
トされると“Ｌ”レベルとなり、これがＣＰＵＩの割込
端子ＩＮＴに入力される。また、この信号ｇが“Ｌ０レ
ベルのときは、ＣＰＵＩからのライトイネーブル信号が
インヒビットされるようになっている。
なお、第１図において、２７，２８．２９はそれぞれイ
ンバータ回路である。
ンバータ回路である。
次に、このような構成において、プログラム動作監視装
置６の基本動作を第４図および第８図を参照して説明す
る。なお、第８図は第１のプログラムコーディング例を
示し、第４図はその場合の動作タイミングチャートを示
したものである。
置６の基本動作を第４図および第８図を参照して説明す
る。なお、第８図は第１のプログラムコーディング例を
示し、第４図はその場合の動作タイミングチャートを示
したものである。
第８図において、１０３４ （Ｈｅｘ） 〜１０３Ａ（
Ｈｅｘ）にコーディングされているプログラムはメイン
プログラムである。また、２０００（Ｈｅｘ） 〜２０
１３ （Ｈｅｘ）にコーディングされているプログラム
は、本プログラム動作監視装置６による監視対象となる
プログラムである。
Ｈｅｘ）にコーディングされているプログラムはメイン
プログラムである。また、２０００（Ｈｅｘ） 〜２０
１３ （Ｈｅｘ）にコーディングされているプログラム
は、本プログラム動作監視装置６による監視対象となる
プログラムである。
さて、１０３４ （Ｈｅｘ）の命令を実行すると、メモ
リアドレスＡＯＯＯ（Ｈｅｘ）に対しリード動作を行な
う。このリード動作により、本プログラム動作監視装置
６は起動がかかるようになっている。なお、このとき、
本リード動作にてデータバス８に対して出力状態となる
デバイスが存在しないため、データバス８はフローティ
ング状態となっている（第４図のステップ１）。
リアドレスＡＯＯＯ（Ｈｅｘ）に対しリード動作を行な
う。このリード動作により、本プログラム動作監視装置
６は起動がかかるようになっている。なお、このとき、
本リード動作にてデータバス８に対して出力状態となる
デバイスが存在しないため、データバス８はフローティ
ング状態となっている（第４図のステップ１）。
次に、１０３７ （Ｈｅｘ）のコール命令により、アド
レス２０００ （Ｈｅｘ）にコーディングされているプ
ログラムを実行させる（第４図のステップ２．３．４）
。このとき、スタックには１０３Ａ（Ｈｅｘ）というリ
ターン時の戻り番地がセーブされる（ステップ４−１．
４−２）。また、このとき、スタックポインタは＄６０
ＦＤとなっている。
レス２０００ （Ｈｅｘ）にコーディングされているプ
ログラムを実行させる（第４図のステップ２．３．４）
。このとき、スタックには１０３Ａ（Ｈｅｘ）というリ
ターン時の戻り番地がセーブされる（ステップ４−１．
４−２）。また、このとき、スタックポインタは＄６０
ＦＤとなっている。
なお、本プログラム動作監視装置６では、ステップ１に
より起動がかかった後、２番目のオペコードフェッチサ
イクル（ステップ２）以降から監視を開始するようにな
っている。
より起動がかかった後、２番目のオペコードフェッチサ
イクル（ステップ２）以降から監視を開始するようにな
っている。
さて、第８図におけるアドレス２０００（Ｈｅｘ）の実
行は、第４図のステップ５，６゜７によって示されてい
る。ステップ５はオペコードフェッチサイクルなので、
ＣＰＵＩがらのマシンサイクルパルスＭｌ、メモリリク
エスト信号ＭＲＥＱおよびリードパルスＲＤがそれぞれ
イネーブルとなる。したがって、信号ｄ、ｅにパルスが
発生する。このとき、アドレスバス７上のデータにより
、信号り上のパルスが発生するとともに信号ｇ上へもパ
ルスが発生する。このため、カレントアドレスデークラ
ッチ回路１６およびオペコードアドレスデータラッチ回
路１７に２０００（Ｈｅ ｘ）というデータがラッチさ
れる。
行は、第４図のステップ５，６゜７によって示されてい
る。ステップ５はオペコードフェッチサイクルなので、
ＣＰＵＩがらのマシンサイクルパルスＭｌ、メモリリク
エスト信号ＭＲＥＱおよびリードパルスＲＤがそれぞれ
イネーブルとなる。したがって、信号ｄ、ｅにパルスが
発生する。このとき、アドレスバス７上のデータにより
、信号り上のパルスが発生するとともに信号ｇ上へもパ
ルスが発生する。このため、カレントアドレスデークラ
ッチ回路１６およびオペコードアドレスデータラッチ回
路１７に２０００（Ｈｅ ｘ）というデータがラッチさ
れる。
次のステップ６では、ジャンプアドレスのうち下位バイ
トをリードする。これにより、信号ｅのみにパルスが出
力される。同様に、アドレスデータ２００１ （Ｈｅｘ
）というデータがラッチされる。そして、ステップ７で
は上位バイトをリードする。同様に、信号ｅのみにパル
スが出力され、同様にアドレスデータ２００２ （Ｈｅ
ｘ）がラッチされる。
トをリードする。これにより、信号ｅのみにパルスが出
力される。同様に、アドレスデータ２００１ （Ｈｅｘ
）というデータがラッチされる。そして、ステップ７で
は上位バイトをリードする。同様に、信号ｅのみにパル
スが出力され、同様にアドレスデータ２００２ （Ｈｅ
ｘ）がラッチされる。
これにより、ＣＰＵ１はアドレス＄２０１０へジャンプ
動作を行ない、次にアドレス＄２０１０にコーディング
されている＄５０００へのライトアクセスを行なう。こ
れは、第４図のステップ８゜９．１０．１１に対応する
。このときも、ステップ８のオペフードフェッチサイク
ルでは、オペコードアドレスデータラッチ回路１７にア
ドレスデータ＄２０１０をラッチし、また各ステップご
とにアドレスバス７上のデータをラッチする。
動作を行ない、次にアドレス＄２０１０にコーディング
されている＄５０００へのライトアクセスを行なう。こ
れは、第４図のステップ８゜９．１０．１１に対応する
。このときも、ステップ８のオペフードフェッチサイク
ルでは、オペコードアドレスデータラッチ回路１７にア
ドレスデータ＄２０１０をラッチし、また各ステップご
とにアドレスバス７上のデータをラッチする。
次の命令はリターン命令であり、第４図のステップ１２
に対応する。このとき、スタックポインタは元の＄６Ｏ
ＦＦに戻る（ステップ１２−１゜１２−２）。
に対応する。このとき、スタックポインタは元の＄６Ｏ
ＦＦに戻る（ステップ１２−１゜１２−２）。
これにより、先にセーブされている戻り番地＄１０３Ａ
にコーディングされている命令を実行しようとする。第
４図のステップ１３がそれに対応する。このとき、アド
レスバス７には、＄１０３ＡというデータがＣＰＵＩか
ら供給されているので、制御部１１では、オペコードア
ドレスが＄２０００〜＄２７ＦＦに入っていないことを
認識して信号ｔ、ｋにパルスを出力し、これに基づいて
信号ｇが“Ｌルベルとなり、ＣＰＵ１に割込みがかかる
。
にコーディングされている命令を実行しようとする。第
４図のステップ１３がそれに対応する。このとき、アド
レスバス７には、＄１０３ＡというデータがＣＰＵＩか
ら供給されているので、制御部１１では、オペコードア
ドレスが＄２０００〜＄２７ＦＦに入っていないことを
認識して信号ｔ、ｋにパルスを出力し、これに基づいて
信号ｇが“Ｌルベルとなり、ＣＰＵ１に割込みがかかる
。
なお、ステップ１３では、カレントアドレスデータラッ
チ回路１６は、ラッチ内容をデータ＄１０３Ａに更新す
るが、オペコードアドレスデータラッチ回路１７では、
信号りにラッチパルスが発生しないためラッチ内容の更
新は行なわない。
チ回路１６は、ラッチ内容をデータ＄１０３Ａに更新す
るが、オペコードアドレスデータラッチ回路１７では、
信号りにラッチパルスが発生しないためラッチ内容の更
新は行なわない。
ＣＰＵＩは、割込みがかかると割込みベクトルにより自
動的に割込処理を行なう。なお、割込みがかかるとスタ
ックポインタは＄６０ＦＤとなっている。
動的に割込処理を行なう。なお、割込みがかかるとスタ
ックポインタは＄６０ＦＤとなっている。
割込処理ルーチンを第１２図に示す。図示するように、
割込処理ルーチンに入ると、まずプログラム動作監視装
置６中のラッチ回路１８．１９゜２０の出力状態（ステ
ータス）をデータバス８を介して参照し、オペコードフ
ェッチ時の割込みかを判断する。もしそうでなければ、
異常処理に移行する。もしそうであれば、起動前にユー
ザプログラム動作用にセットしたスタックポインタ値と
、現在のポインタ値にセーブ１回分を加えた値とを比較
し、一致していれば正常にユーザプログラムが動作した
と判断して以降の処理を行なう。また、一致していなけ
れば異常処理に移行する。なお、異常処理では、ステー
タスおよび各アドレスデークラッチ回路のデータをデー
タバス８を介して参照しすることにより、異常情報の解
析などに使用する。
割込処理ルーチンに入ると、まずプログラム動作監視装
置６中のラッチ回路１８．１９゜２０の出力状態（ステ
ータス）をデータバス８を介して参照し、オペコードフ
ェッチ時の割込みかを判断する。もしそうでなければ、
異常処理に移行する。もしそうであれば、起動前にユー
ザプログラム動作用にセットしたスタックポインタ値と
、現在のポインタ値にセーブ１回分を加えた値とを比較
し、一致していれば正常にユーザプログラムが動作した
と判断して以降の処理を行なう。また、一致していなけ
れば異常処理に移行する。なお、異常処理では、ステー
タスおよび各アドレスデークラッチ回路のデータをデー
タバス８を介して参照しすることにより、異常情報の解
析などに使用する。
さて、第８図の第１のプログラムコーディング例では割
込処理ルーチンにより正常と見なされる。
込処理ルーチンにより正常と見なされる。
第９図は、ユーザ解放領域外（＄７０００）にライト動
作をする命令をユーザプログラムとしてコーディングし
た第２のプログラムコーディング例を示し、第５図はそ
の場合の動作タイミングチャートを示している。
作をする命令をユーザプログラムとしてコーディングし
た第２のプログラムコーディング例を示し、第５図はそ
の場合の動作タイミングチャートを示している。
第１０図は、ユーザ解放領域外（＄ ７０００）にリー
ド動作をする命令をコーディングした第３のプログラム
コーディング例を示し、第６図はその場合の動作タイミ
ングチャートを示している。
ド動作をする命令をコーディングした第３のプログラム
コーディング例を示し、第６図はその場合の動作タイミ
ングチャートを示している。
第１１図は、リターン命令によりシステムプログラムに
正常に戻らないコーディングをした第４のプログラムコ
ーディング例を示し、第７図はその場合の動作タイミン
グチャートを示している。
正常に戻らないコーディングをした第４のプログラムコ
ーディング例を示し、第７図はその場合の動作タイミン
グチャートを示している。
第９図および第１０図におけるブａグラム実行時には、
オペコードフェッチ時の割込みではないので異常処理に
移行する。また、第１１図の例では、スタックポインタ
の計算により一致していないので異常処理に移行する。
オペコードフェッチ時の割込みではないので異常処理に
移行する。また、第１１図の例では、スタックポインタ
の計算により一致していないので異常処理に移行する。
［発明の効果］
以上詳述したように本発明のプログラム動作監視装置に
よれば、制御素子が例えば第２の動作プログラムを実行
する際、そのプログラムデータを読出すために、制御素
子からプログラム記憶手段に供給されるアドレスデータ
をサンプリングし、このサンプリングによって得られる
アドレスデータが所定のアドレス値（第２の動作プログ
ラムを登録するためのメモリ領域を示すアドレス値範囲
内）であるか否かを判断し、この判断の結果が否定的で
あった際にその旨を制御素子に通知するものである。
よれば、制御素子が例えば第２の動作プログラムを実行
する際、そのプログラムデータを読出すために、制御素
子からプログラム記憶手段に供給されるアドレスデータ
をサンプリングし、このサンプリングによって得られる
アドレスデータが所定のアドレス値（第２の動作プログ
ラムを登録するためのメモリ領域を示すアドレス値範囲
内）であるか否かを判断し、この判断の結果が否定的で
あった際にその旨を制御素子に通知するものである。
これにより、たとえば第２の動作プログラム中に第１の
プログラム内にジャンプするなどの誤ったコーディング
を施されたとしても、その第２の動作プログラムの誤り
だコーディングによる第１の動作プログラムへの影響が
なくなり、ＩＣカードのセキュリティ性を維持しつつ、
第２の動作プログラムの実行が可能となる。
プログラム内にジャンプするなどの誤ったコーディング
を施されたとしても、その第２の動作プログラムの誤り
だコーディングによる第１の動作プログラムへの影響が
なくなり、ＩＣカードのセキュリティ性を維持しつつ、
第２の動作プログラムの実行が可能となる。
図は本発明の一実施例を説明するためのもので、第１図
はプログラム動作監視装置を詳細に示すブロック図、第
２図はマイクロコンピュータシステムの構成例を示すブ
ロック図、第３図はメモリ空間の割当て状態を示すメモ
リマツプ図、第４図ないし第７図は各種動作を説明する
タイミングチャド、第８図ないし第１１図は各種プログ
ラムコーディング例を示す図、第１２図はＣＰＵの割込
処理ルーチンを示すフローチャートである。 １・・・ＣＰＵ （制御素子）３，４．５・・・メモリ
、６・・・プログラム動作監視装置、１１・・・制御部
、１２・・・アドレスサンプリングパルス発生部、１３
・・・リードアドレスデコーダ、１４・・・ライトアド
レスデコーダ、１５・・・オペコードアドレスデコーダ
、１６・・・カレントアドレスデータラッチ回路、１７
・・・オペコードアドレスデータラッチ回路、１８．１
９．２０・・・ラッチ回路。
はプログラム動作監視装置を詳細に示すブロック図、第
２図はマイクロコンピュータシステムの構成例を示すブ
ロック図、第３図はメモリ空間の割当て状態を示すメモ
リマツプ図、第４図ないし第７図は各種動作を説明する
タイミングチャド、第８図ないし第１１図は各種プログ
ラムコーディング例を示す図、第１２図はＣＰＵの割込
処理ルーチンを示すフローチャートである。 １・・・ＣＰＵ （制御素子）３，４．５・・・メモリ
、６・・・プログラム動作監視装置、１１・・・制御部
、１２・・・アドレスサンプリングパルス発生部、１３
・・・リードアドレスデコーダ、１４・・・ライトアド
レスデコーダ、１５・・・オペコードアドレスデコーダ
、１６・・・カレントアドレスデータラッチ回路、１７
・・・オペコードアドレスデータラッチ回路、１８．１
９．２０・・・ラッチ回路。
Claims (1)
- 【特許請求の範囲】 制御素子と、この制御素子の動作プログラムを記憶する
プログラム記憶手段とを有し、前記プログラム記憶手段
に記憶されている動作プログラムに基づいて前記制御素
子が動作するものにおいて、 前記制御素子から前記プログラム記憶手段に対して供給
されるプログラムデータを読出すためのアドレスデータ
をサンプリングするサンプリング手段と、 このサンプリング手段によって得られるアドレスデータ
が所定のアドレス値であるか否かを判断する判断手段と
、 この判断手段による判断結果が否定的であった際、その
旨を前記制御素子に通知する手段とを具備したことを特
徴とするプログラム動作監視装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1022967A JPH02202642A (ja) | 1989-02-01 | 1989-02-01 | プログラム動作監視装置 |
| KR1019900001255A KR100197761B1 (ko) | 1989-02-01 | 1990-02-01 | Ic카드와 ic카드 억세스 처리방법 |
| FR909001194A FR2642544B1 (fr) | 1989-02-01 | 1990-02-01 | Systeme de traitement de donnees a programme de securite |
| US08/261,029 US5615381A (en) | 1989-02-01 | 1994-06-14 | Security for a data processing system having multiple distinct program instruction sections |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1022967A JPH02202642A (ja) | 1989-02-01 | 1989-02-01 | プログラム動作監視装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02202642A true JPH02202642A (ja) | 1990-08-10 |
Family
ID=12097351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1022967A Pending JPH02202642A (ja) | 1989-02-01 | 1989-02-01 | プログラム動作監視装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5615381A (ja) |
| JP (1) | JPH02202642A (ja) |
| KR (1) | KR100197761B1 (ja) |
| FR (1) | FR2642544B1 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2704704B1 (fr) * | 1993-04-28 | 1995-09-01 | Gemplus Card Int | Systeme de communication. |
| US5710814A (en) * | 1996-07-23 | 1998-01-20 | Cheyenne Property Trust | Cryptographic unit touch point logic |
| US5724422A (en) * | 1996-08-05 | 1998-03-03 | Industrial Technology Research Institute | Encrypting and decrypting instruction boundaries of instructions in a superscalar data processing system |
| US5841870A (en) * | 1996-11-12 | 1998-11-24 | Cheyenne Property Trust | Dynamic classes of service for an international cryptography framework |
| US5754762A (en) * | 1997-01-13 | 1998-05-19 | Kuo; Chih-Cheng | Secure multiple application IC card using interrupt instruction issued by operating system or application program to control operation flag that determines the operational mode of bi-modal CPU |
| US6484946B2 (en) * | 1997-12-22 | 2002-11-26 | Hitachi, Ltd. | IC card information display device and IC card for use therewith |
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| JP3997052B2 (ja) * | 2000-12-13 | 2007-10-24 | 株式会社エヌ・ティ・ティ・ドコモ | Ｉｃカード及びｉｃカードの情報保護方法並びにｉｃカード発行装置 |
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| KR101783558B1 (ko) | 2016-10-07 | 2017-10-23 | 주식회사 엘지유플러스 | 멀티 카드 시스템 |
| KR20170001680A (ko) | 2016-12-16 | 2017-01-04 | 주식회사 엘지유플러스 | 멀티 카드 및 그 제어방법 |
| KR20170003134U (ko) | 2017-08-24 | 2017-09-05 | 주식회사 엘지유플러스 | 멀티 카드 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5140772B2 (ja) * | 1971-07-26 | 1976-11-05 | ||
| FR2401459A1 (fr) * | 1977-08-26 | 1979-03-23 | Cii Honeywell Bull | Support d'information portatif muni d'un microprocesseur et d'une memoire morte programmable |
| FR2471004B1 (fr) * | 1979-11-30 | 1985-09-13 | Dassault Electronique | Installation et dispositif de controle de l'acces a une memoire electronique |
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| JPS62105293A (ja) * | 1985-10-31 | 1987-05-15 | Toshiba Corp | 携帯可能記録媒体の読取・書込装置 |
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-
1989
- 1989-02-01 JP JP1022967A patent/JPH02202642A/ja active Pending
-
1990
- 1990-02-01 KR KR1019900001255A patent/KR100197761B1/ko not_active IP Right Cessation
- 1990-02-01 FR FR909001194A patent/FR2642544B1/fr not_active Expired - Lifetime
-
1994
- 1994-06-14 US US08/261,029 patent/US5615381A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60233743A (ja) * | 1984-05-04 | 1985-11-20 | Fuji Electric Co Ltd | 計算機システムの異常検出回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2642544B1 (fr) | 1994-11-18 |
| FR2642544A1 (fr) | 1990-08-03 |
| KR900013389A (ko) | 1990-09-05 |
| US5615381A (en) | 1997-03-25 |
| KR100197761B1 (ko) | 1999-06-15 |
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