JPH087780B2 - データを記憶し処理するためのデータ担体 - Google Patents

データを記憶し処理するためのデータ担体

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JPH087780B2
JPH087780B2 JP29055792A JP29055792A JPH087780B2 JP H087780 B2 JPH087780 B2 JP H087780B2 JP 29055792 A JP29055792 A JP 29055792A JP 29055792 A JP29055792 A JP 29055792A JP H087780 B2 JPH087780 B2 JP H087780B2
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carrier
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ウゴン・ミチェル
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ブル・エス・アー
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Description

【発明の詳細な説明】この発明は、操作が容易でしかも
持運びが容易である秘密データまたは秘密を要しないデ
ータのための新規なデータ担体に関する。
【０００１】磁気カードの形態にあるとか、あるいはま
た集積回路を内蔵したカードの形態であるとか、既に多
数のデータ担体の実例が知られている。この種のデータ
担体は精巧なものであるが、その主たる欠陥は担体が意
図されている用途によって決定される単一の機能を遂行
する決まった構成の特殊な電子回路を使用しなければな
らないという点にある。
【０００２】この発明の第１の目的は、電子的構成がプ
ログラム可能であり、しかも特殊な電子的構成を用いず
多数の機能を遂行することができるデータを記憶し処理
するためのデータ担体を提供することにある。
【０００３】この発明の第２の目的は、一般的性質の情
報および秘密情報を記憶した電気的にプログラム可能な
不揮発性メモリを有しており、該不揮発性メモリの或る
部分が該メモリへのアクセス可能性を定義するものであ
るデータを記憶し処理するためのデータ担体を提供する
ことにある。
【０００４】この発明によると、第１の領域および少な
くとも第２の領域を有する電気的にプログラム可能な不
揮発性メモリ（２１）を少なくとも含んでいる、データ
を記憶し処理するためのデータ担体であって、前記第１
の領域（ＬＯＣＫ、ＬＰ、ＥＰ、ＴＹＰＥ、ＡＤＴ、Ａ
ＤＬ）は前記担体に対する外部的な装置により、また
は、前記担体に対する内部的な回路により、前記電気的
にプログラム可能な不揮発性メモリに対してアクセスす
ることが許容されるか禁止されるかの定義を与えるもの
であり、マイクロプロセッサを有する前記内部的な回路
は第１のチップに形成され、前記電気的にプログラム可
能な不揮発性メモリは第２のチップに形成され、前記マ
イクロプロセッサは、少なくともマイクロプロセッサの
動作を制御するプログラムが格納されている不揮発性メ
モリ（２０）を含むと共に、母線（３４）を通じて前記
不揮発性メモリと作動的に結合し、且つ前記第１の領域
の内容に従い前記電気的にプログラム可能な不揮発性メ
モリ（２１）へのアクセス可能性を制御することを特徴
とするデータ担体が提供される。
【０００５】この発明によれば、電気的にプログラム可
能な不揮発性メモリの或る部分へのアクセス要請がある
ときに、第２の不揮発性メモリに記憶されたマイクロプ
ログラムはマイクロプロセッサの動作を制御して、ＬＯ
ＣＫ領域、情報ＬＰ、情報ＥＰのような複数の領域の内
容をまずチェックし、メモリの該領域に含まれたビット
の値の与える定義に従って、該不揮発性メモリの異なっ
た部分へ情報を書込んだり読出したりすることを許容し
たり禁止したりする。
【０００６】更にこの発明では、マイクロプロセッサと
電気的にプログラム可能な不揮発性メモリとは異なるチ
ップに夫々形成されるので、メモリ容量を増加する必要
がある場合には、単にメモリチップのみを交換すれば良
く、マイクロプロセッサチップを新たに開発する必要が
ない。したがって、この発明によると、データ担体の使
用における融通性が改善され、多数の機能を遂行でき
る。
【０００７】この発明によるデータを記憶し処理するた
めのデータ担体は、特に、変動する勘定データの記憶や
処理、秘密または制限された情報に対するアクセスの制
御、処理の内部的分類またはいろいろな処理が可能なよ
うにした秘密にされるファイルまたは秘密にされないフ
ァイルの作成に用いることができる。この発明の特徴や
利点は、添付図面を参照しての以下の詳細な説明から一
層明瞭になろう。
【０００８】図１は、この発明によるデータ担体で使用
する電子回路の第１の概略図を示す。マイクロプロセッ
サ１は、アース９と端子７との間において外部電源から
調整電圧を受ける。
【０００９】ＰＲＯＭ型の電気的にプログラム可能な読
出し専用メモリ２は、アース９と端子８との間において
給電接続されている。この構成によれば、端子７が一定
の電位にあって、マイクロプロセッサ１に給電している
間に書込み電圧を端子８に印加することができる。メモ
リ２は、４０９６ビットないし８１９２ビットの容量と
することができ、そしてこの容量は意図する用途によっ
て十分である。しかしながら、この容量は、この発明を
制限するものではない。端子５は、データ担体の各種の
内部要素を外部要素と同期させる働きをする。これに印
加される電圧は、パルス電圧であって、その周波数は
０．５なしい５メガヘルツのオーダーとすることができ
る。端子６は、入力データおよび出力データに対する唯
一のアクセス手段であり、マイクロプロセッサは、転送
方向に依存してデータを直列化したり並列化したりする
ことにより、対話を司る。マイクロプロセッサ１は、ア
ドレス母線３およびデータ母線４を介してメモリ２を完
全に制御する。読出し要求が端子６からマイクロプロセ
ッサに達すると、チェック後にアクセスが許される。読
出し相においては、アドレスは母線３から供給されて、
データは母線４に読出される。書込み要求が端子６から
データ担体に達すると、チェックの後にアクセスが許さ
れる。アドレスは母線３から与えられ、データは母線４
から書込まれる。書込み指令は、端子８の書込み電圧と
同時に、線路１０を介してメモリ２に伝送される。
【００１０】図２は、この発明のデータ担体で使用する
電子回路の第２の概略図を示す。マイクロプロセッサ１
は、電気的にプログラム可能な不揮発性メモリ２を内蔵
している。このメモリ２は、２個の領域２０および２１
に分けられている。領域２０は、マイクロプロセッサの
ための動作プログラム（ｏｐｅｒａｔｉｎｇ ｐｒｏｇ
ｒａｍｍｅ）を記憶している。領域２１は、データを記
憶するために用いられる。この例においては、先の例と
同様に電源電圧がマイクロプロセッサに供給され、クロ
ック電圧５も供給される。先に述べた母線３および４
は、この例では内部母線にされており、図２には示され
ていない。
【００１１】図３は、この発明によるデータ担体の具体
構造を示す横断面図である。ポリ塩化ビニルからなるシ
ートＣ２に形成された開口内には、これもポリ塩化ビニ
ルからなる別異の２枚のシート材Ｃ１，Ｃ３が嵌着され
ており、これらのシート材Ｃ１およびＣ３は上記開口の
全領域を占め、そして該開口の周辺に形成された段部に
取り付けられている。
【００１２】段部によって形成された突出部と２枚のシ
ート材Ｃ１とＣ３との間に画定された空間内には、エポ
キシ樹脂層Ｃ４が配置されており、このエポキシ樹脂層
Ｃ４には２個の半導体モジュールのための２個の開口が
形成されている。これらの半導体モジュール中で、一方
のモジュールはマイクロプロセッサ・モジュールＣ７で
あり、他方のモジュールは電気的にプログラム可能な不
揮発性メモリＣ８である。エポキシ樹脂には導電性のワ
イヤＣ９，Ｃ１０およびＣ１１が施されており、これら
は導体Ｌ１ないしＬ４によって上記２個の半導体モジュ
ールに接続されている。導体Ｌ１ないしＬ４の一端部は
ポリ塩化ビニルシート材Ｃ１によって保持されており、
また、導体Ｌ１ないしＬ４が出ている面と反対側のモジ
ュールの面はポリ塩化ビニルシート材Ｃ３に圧接されて
いる。データ担体と外部演算装置との間の接続の一具体
例は、他に提案されている。
【００１３】図４Ａは、この発明によるデータ担体のデ
ータ内容の組織図である。データ担体をあらゆる種類の
使用に適合させるようにするために、電気的にプログラ
ム可能な不揮発性メモリには２種類の組織が設けられて
いる。第１の組織は、メモリの物理的組織を表わすもの
であって、これはマイクロプロセッサだけにしか知らさ
れないものである。第２の組織は、メモリの論理的組織
を表わすものであって、これはデータ担体が用いられる
ときの使用条件を満たすものである。マイクロプロセッ
サは、これら２種類の組織を相関させる役目を有してい
る。
【００１４】通常の動作においては、物理的メモリは３
個の部分からなっている。部分０は、アドレスＡＤＯで
始まり、アドレスＡＤＴ−１で終るものである。この部
分０はメモリの秘密部分を表わすものであって、外部か
らの読出しおよび書込みは禁止され、内部的な読出しお
よび書込みだけが許されるものである。部分１は、アド
レスＡＤＴで始まり、アドレスＡＤＬ−１で終るもので
ある。この部分１はマイクロプロセッサのための作業メ
モリとしての働きをするものであって、あらゆる内部的
なまたは外部からの読出しおよび書込み動作が許される
ものである。
【００１５】部分２は、アドレスＡＤＬで始まり、アド
レスＡＤＦで終わるものである。メモリのこの部分２に
おいては、外部からのおよび内部的な書込みは禁止され
るが、内部的なまたは外部からの読出しは許されるもの
である。論理的メモリは、開設メモリと利用メモリに分
けられる。
【００１６】データ担体は、それが発行された時点にお
いて、該担体の識別を可能にする情報を記憶していなけ
ればならない。この情報は、開設メモリに記憶されてい
る。この開設メモリはアドレスＡＤＦで始まるものであ
り、データ担体の製造者およびその連番号の識別を可能
にする複数の領域と、開設メモリの内容を有効化した
り、該開設メモリの書込みを許容したりする領域ＬＯＣ
ＫＦとに分けられている。領域ＬＯＣＫＦは、例えば２
ビット・サイズのものにすることができ、次のコードを
用いることができる。ＬＯＣＫＦ＝１１であるときには
開設領域における読取りおよび書込みが可能であり、こ
れに対して、ＬＯＣＫ≠１１であるときには開設領域の
内容が有効化されて書込み動作が禁止されている。
【００１７】利用メモリはデータ担体の使用者によって
用いられるものである。ただし、どのような使用がなさ
れるにしても、このメモリ自体は、２個の部分に分けら
れており、その中の一方の部分は定義メモリと称され、
他方の部分は適用メモリと称される。これらの領域の大
きさは、意図される使用によって左右されるものである
ことは、言うまでもない。請求項に記載の第１の領域に
対応する定義メモリはアドレスＡＤＯで始まるものであ
り、次の領域を含んでいる。
【００１８】すなわち、定義メモリの外部からのアクセ
スを禁止してその内容を有効化する多ビット領域ＬＯＣ
Ｋ；データ担体の性質によって定まる長さを有しデータ
担体の動作を許容するのに必要なパラメータを記憶して
いる領域ＰＡＲＡＭ；および、勘定記録手段、食事チケ
ット、電子的封止手段、ホテルやファイルシステムへの
容認キーなどとして用いることができるデータ担体の機
能を定義する領域ＴＹＰＥポインタＡＤＴ、ＡＤＬを含
んでいる。
【００１９】請求項に記載の第２の領域に対応する適用
メモリは、残余の領域から構成されている。この適用メ
モリは共用メモリとして使用することができるけれど
も、物理的メモリの種々な部分に対するアクセスを規制
する条件は守らねばならない。従ってこの発明のデータ
担体が適用される用途が何であれ、秘密データは常に部
分０に位置しており、読出されるデータだけが部分２に
位置している。そして、データ担体の通常の動作におい
て記憶されるべきデータは部分１に位置することにな
る。適用メモリに記憶される論理データに用いられるフ
ォーマットは、任意のもので良いことは言うまでもな
い。
【００２０】次に、論理メモリの内訳の一例について、
図４Ｂを参照しながら基本的な使用に関連して説明す
る。
【００２１】まず、データ担体へのアクセスのために
は、少なくとも２個のキーが必要があるものとする。対
象が銀行業務であるとしたときには、キーＮｏ．１で銀
行が識別され、そして、キーＮｏ．２で顧客が識別され
る。このとき、定義メモリには、データ担体の貸借用途
を指定するコードを記憶するための領域が含まれること
になる。領域ＰＡＲＡＭについての説明に入る。２ビッ
トのＬＯＣＫ領域については、ＬＯＣＫ＝１１であると
きにはキーＮｏ．１が存在するときにのみ、メモリのあ
らゆる部分への書き込みアクセスが許される。ＬＯＣＫ
≠１１であるときには、物理的メモリの部分０および部
分２の内容が有効化される。キーＮｏ．２が存在しない
ときには、部分０へのアクセスおよび部分２への書込み
が禁止される。カードによるクレジットを与えるために
はキーＮｏ．１が必要とされる。ＬＯＣＫ≠１１である
ときには、定義メモリの内容が有効化される。
【００２２】領域ＬＰは２ビットからなるものである。
ＬＰ＝１１であるときには、読出しが保護されることは
なく、部分１および２からの読出しがキーなしで許され
る。ＬＰ≠１１であるときには、読出しは保護されるこ
とになり、部分１および２からの読出しのためにはキー
が必要とされる。多くの銀行業務においては、これが普
通である。領域ＥＰは２ビットからなるものである。Ｅ
Ｐ＝１１であるときには、書込みは保護されない。この
ときには、メモリは保護されていない記憶手段として用
いられることになる。このことは、例えば、データ担体
がインプリント（ｉｍｐｒｉｎｔ）される以前にはメモ
リがブランクにされている状態に対応する。ＥＰ≠１１
であるときには、物理的メモリの部分１に書込みを行う
ためにはキーが必要とされる。
【００２３】適用メモリは、識別メモリおよび貸借メモ
リからなるものである。識別メモリ内のデータは、部分
０および２に分けられている。部分０においては、識別
メモリは、本質的に誤りメモリおよびアクセスメモリか
らなっている。誤りメモリは、データ担体が間違ったキ
ーで用いられる度毎に誤りビットを記憶する。誤りビッ
トは、ある所定のアドレスＡＤＥから出発して逐次大き
くなるアドレスに記憶される。溢れ領域ＤＥＢＥが書込
まれると、データ担体は無効にされる。
【００２４】アクセスメモリは、データ担体の読取りが
保護されている場合（ＬＰ≠１１）のみ存在する。そし
てこれが銀行業務に用いる場合の大多数の例である。正
しいキーによる各読取り動作において、マイクロプロセ
ッサはアクセスビットを逐次書込む。アクセスビット
は、ある所定のアドレＡＤＡから書込まれていく。領域
ＤＥＢＡＣに達するとデータ担体は無効にされ、読取り
は行われない。
【００２５】識別メモリは、更に次のような領域を含ん
でいる。すなわち、カードが満杯であって、書込みが不
可能であることを表示する「満杯」領域ＦＵＬＬ；銀行
のキーおよび顧客のキーに対するコードを記憶する「キ
ー」領域ＫＥＹ（例えば、銀行にはキーＮｏ．１が割り
当てられ、顧客にはキーＮｏ．２が割り当てられ
る。）；キーＮｏ．１の有効性を判定する領域ＶＡＬＣ
１（ＶＡＬＣ１≠１１であれば、キーは有効）；および
キーＮｏ．２の有効性の判定を行なう領域ＶＡＬＣ２
（ＶＡＬＣ２≠１１ならばキーは有効）を含んでいる。
【００２６】ＬＯＣＫ≠１１であるときには、データ担
体の購買能力を、特にいかなる形式のクレジットでも、
増大させるような情報の書込みだけが、キーＮｏ．１で
許される。これに対して、キーＮｏ．２は、借方操作の
有効化（保護された読出しまたは書込み）のために、デ
ータ担体の所有者によって使用される。
【００２７】物理的メモリの部分２の識別メモリは、ア
ドレスが減少する方向において定義メモリ、ＴＹＰＥ領
域のすぐ前からで始まる。この可変長の領域は、データ
の永久的な記憶を可能にする。この領域には、次の領域
が含まれている。すわなち、作業領域の開始アドレスを
有するポインタＡＤＴと読出し領域のアドレスを有する
ポインタＡＤＬを記憶するアドレス領域；銀行の識別表
示およびデータ担体の発行日を表わす領域ＲＩＢ；デー
タ担体の所有者の名称を表わす領域ＮＡＭＥ；ｎビット
の「合計」領域ＴＯＴＡＬ；および、上記合計領域と関
連してデータ担体の初期合計を既知にする単位領域Ｕ１
を含んでいる。例えば、単位領域が５００フランを表示
しているものとすると、データ担体が記憶することがで
きる初期合計は（２ｎ−１）×５００フランである。
【００２８】貸借メモリは、アドレスＡＤＴとＡＤＬと
の間で物理的メモリの部分１の作業領域内に位置してい
る。借方は、アドレスが大きくなる方向において、アド
レスＡＤＴから出発して記録される。
【００２９】貸方は、アドレスＡＤＬから出発して、ア
ドレスが減少する方向に記録される。このようにして借
方および貸方は互いに向い合って進み、次第にメモリを
満たしていく。
【００３０】図５は、図１および図２に示した概略図の
詳細回路図である。この図５において、入力データまた
は出力デーータは、データ担体の端子６に２進形態で現
われる。入力データは、ゲート２５を通ってシフト・レ
ジスタ２４に記憶される。ゲート２５は、該ゲート２５
を論理制御装置１６に接続する線路３６からの信号によ
って制御される。出力データは、これも論理制御装置１
６への接続線路３６の信号によって制御されるゲート２
６を通ってデータ担体から出力される。シフト・レジス
タ２４に記憶されたデータは、次いで、算術論理演算装
置２３で行なわれる演算のための第１の演算数として用
いられる。なお、算術論理演算装置２３は、論理制御装
置１６により発生される制御信号で線路３７を介して制
御されるものである。第２の演算数は、アドレス・セレ
クタ２２によってアドレス指定されるレジスタ・バンク
１９のレジスタ段Ａ，Ｂ，Ｃ，Ｄの中の１つに記憶され
ている。このアドレス・セレクタ２２は、線路２９を介
して論理制御装置１６により制御されるものである。算
術論理演算装置２３によって行なわれた演算の結果は、
レジスタバンク１９のレジスタ段Ａに、または、ゲート
２６を介してデータ担体の端子６に伝送される。また、
レジスタ段Ａ，Ｂ，Ｃ，Ｄは、接続線路４６による論理
制御装置１６の制御の下に、線路４１を介してデータお
よびアドレス母線３４から置数することもできる。そし
て、母線３４は、二方向接続線路３３によってシフト・
レジスタ２４にも接続されており、このことから、シフ
ト・レジスタ２４は並列入力／出力部で書込みおよび読
出しをすることができる。マイクロ命令（ｍｉｃｒｏｉ
ｎｓｔｒｕｃｔｉｏｎ）は、不揮発性の読出し専用メモ
リ（ＲＯＭ）型式の制御メモリ２０に格納されている。
アドレス・セレクタ１３はこれらのマイクロ命令のアド
レス指定を行なって、レジスタ１４に読出しを行ない、
そして接続線路４８を介して論理制御装置１０に再伝送
を行なう。
【００３１】メモリ２１は、電気的にプログラム可能な
不揮発性メモリである。このメモリ２１は、線路３を介
して母線３４から置数されるアドレス・レジスタ１１に
よってアドレス指定される。アドレス・レジスタ１１
は、メモリ２１内のデータ語を指定するものである。制
御メモリ２０を電気的にプログラム可能な不揮発性メモ
リとしても良い。
【００３２】アドレス・レジスタ１１は、論理制御装置
１６とアドレス・レジスタ１１との間の接続線路３８を
伝送される制御信号によって制御される。このアドレス
・レジスタ１１に記憶されているアドレスは、論理制御
装置１６の制御下でデータ担体の端子５に伝送されるク
ロック信号によって、自動的に増減することができる。
メモリ２１から読出されたデータは、線路４２を使用す
る論理制御装置１６の制御の下に、レジスタ１２を通し
て母線３４に伝送される。なお、図５に示されている要
素の個々のものについては当業者にとって周知のもので
あるから、これについての詳細な説明は省略する。
【００３３】意図される用途に対して、図５に示されて
いる装置の機能は次のように要約することができる。
【００３４】所与のアドレスから出発して許された領域
におけるメモリ２１の順次の読出しおよび書込みをす
る； 可能化キーを受入れて、適用メモリの秘密領域に書込ま
れているデータ担体の外部からアクセスすることができ
ない語と比較することによって、可能化キーをチェック
する； 読出しおよび書込みの許可または禁止をする； メモリへの書込みの系統的な自己チェックをする； アクセスの誤りおよび（または）アクセスの成功を内部
的に記憶するように指令する； 誤りの数が部分０に設定された数になったときに、それ
以前に可能であった機能を不能にすること。
【００３５】メモリへの書込みの系統的な自己チェック
とは、後述のステップ５０８で行なわれる動作であり、
メモリにビットが正しく書込まれたか否かを確認するた
め、書込み動作後、ビットの読出しを行う動作である。
【００３６】図６および図７は、メモリ読出しモードに
おける動作を図解するものである。図６において、零リ
セット信号ＲＡＺで論理制御装置１６が初期条件設定さ
れ、該論理制御装置はＩ／Ｏ線路を経てメッセージをレ
ジスタＴへ転送することを可能にするものである。
【００３７】読出し指令は、演算コードＣＯＤＯＰおよ
びアドレスビットＡＤに先行する信号ＳＹＮＣの形態に
ある。用いられるコードは、各用途に応じて決定しなけ
ればならないことは言うまでもない。
【００３８】ＣＯＤＯＰ指令およびアドレスは処理装置
によって受け入れられ、該処理装置は、語ＣＯＤＯＰお
よびビットＬＰを試験することによって、読出し動作が
含まれているか否か、そして読出し動作が保護されてい
るか、あるいは単に許可されているかどうかを判定す
る。図６において、メッセージＣＯＤＯＰ＋ＡＤはステ
ップ５０１に受け入れられ、試験はステップ５０２およ
び５０４で行なわれる。その動作が保護されていない読
出し動作であるときには、図５のレジスタ１１には、ス
テップ５１０において、Ｉ／Ｏ線路からＣＯＤＯＰの伝
送に続くアドレス語が入力され、次いで、ステップ５１
１において、読出しアドレスが実際に許可されたメモリ
領域内にあるか否かについて検査が行なわれる。特に、
制御メモリ２０に記録されているマイクロプログラムに
より、受信したアドレス語がアドレスＡＤＴよりも高位
であるか否かがチェックされる。その理由は、外部的な
読み出しは、物理的メモリの部分１および２においてだ
け許されるものであるからである。
【００３９】アドレスがアドレスＡＤＴよりも高位であ
るときには、データがメモリ２１から読出されてレジス
タ１２に入力され、母線３４を介して出力線路Ｉ／Ｏに
伝送される。そして、アドレス・レジスタの内容は、ス
テップ５１０において、マイクロプログラムによりコー
ドＣＯＤＯＰの内容に依存して１単位だけ増減される。
アドレスＡＤがアドレスＡＤＴ（部分０内のアドレス）
よりも下位であるときには、アドレス・レジスタ１１
は、その内容が値ＡＤＴに達するまで１単位ずつ増分さ
れる。このようにして、部分０を除くメモリ全体は、増
大または減少するアドレス方向において、データ担体に
接続された装置によって読出される。
【００４０】読出しが保護されているときには、「ＣＯ
ＤＯＰ」およびＬＰビットについて行なわれる試験は一
致しなければならない。このときには、ステップ５０５
でキーを受入れることが必要である。２個のキーが必要
とされるときには、読取り動作が行なわれるときに用い
なければならないキーの型がＣＯＤＯＰコードの内容に
よって特定される。Ｉ／Ｏ線路から受け入れられたキー
は、そこで識別メモリに記憶されている２個のキーの中
の１個と比較される。ここで一致が生じたときには、伝
送されたキーは正しいものとされ、このために、１個の
ビットがアクセスメモリに記録される（ステップ５０
７）。このビットの書込みに対するチェックが、後続の
ステップ５０８で行なわれる。そして、このビットが書
込まれなかったときには、ステップ５０７に戻ることが
必要である。その書込みが実際上行なわれたときには、
直ちに、データ担体が依然有効であるか否かを検査する
ために、ＤＥＢＡＣ、誤りおよび全領域に対する試験が
ステップ５０９で行なわれる。データ担体が有効でない
ときには、例えばコード「０００」が線路Ｉ／Ｏに沿っ
て伝送される。担体がマイクロプログラムによって容認
されたときには、アドレスＡＤがアドレス・レジスタ１
１に送られて、ステップ５１０ないし５１３が実行され
る。
【００４１】Ｉ／Ｏ線路から受け入れられたキーがステ
ップ５０６で正しくないと判定されたときには、誤りビ
ットが誤りメモリに記憶される（ステップ５１４）。ま
た、図示されてはいないけれども、前記ステップ５１４
と後続のステップ５１５との間に、誤りビットが書込ま
れたか否かをチェックするためのステップを設けること
もできる。なお、このようなチェックのためにのステツ
プは、ステップ５１４または５１５に内在しているもの
と考えることもできる。誤りビットが書込まれると、記
録されている誤りの数が誤りの許容数Ｎよりも大きいか
否かに関してステップ５１５で試験が行なわれる。この
誤りの数がＮよりも小さいときには、メッセージ「ＦＦ
Ｆ」が線路Ｉ／Ｏに沿って伝送され、他方大きい場合に
は、メッセージ「０００」が線路Ｉ／Ｏを介して伝送さ
れてデータ担体は無効にされる。
【００４２】上に述べたデータ担体の読出し過程の説明
から明らかなように、用いられるアクセスキーが正しい
か正しくないかに関係なく、使用者はデータ担体の動作
における変更を知ることはできない。これに加えて、２
つの可能性（キーが正しいかまたはキーが正しくない）
のうちのいずれにおいても、誤りビットまたはアクセス
ビットをメモリに書込めば、その結果として、データ担
体は常に同じ大きさの電流を消費することになり、この
ことから、カードに流れる電流の強さをモニタしようと
試みる不法者は、用いているキーが正しいか正しくない
かに関係なく、常に一定の電流消費しか知ることができ
ない。
【００４３】図８および図９は、メモリの書込みモード
におけるデータ担体の動作を図解するものである。図８
のフローチャートにおいて、零リセット信号ＲＡＺで論
理制御装置１６が初期条件設定され、Ｉ／Ｏ線路に存在
するデータがレジス２４に転送される。書込み指令は、
書込みが保護されているときには、データ・アドレス・
ビットＡＤおよびキーによって後続される演算コード
「ＣＯＤＯＰ」に先行する信号ＳＩＮＣの形態にある。
次いで、信号Ｖｐが伝送されて、データ担体のメモリ２
１にデータを書込むことが可能にされる。線路Ｉ／Ｏを
介して伝送されたデータが実際にデータ担体に記録され
たことを使用者が確認できるようにするために、メモリ
に書込まれたデータは再び読出されて、線路Ｉ／Ｏを介
して使用者に再伝送される。コード「ＣＯＤＯＰ」は各
用例に対して特定化されていることは言うまでもない。
図９のフローチャートにおいて、キーによって後続され
ることもあり、後続されないこともあるアドレスＡＤお
よび指令ＣＯＤＯＰが、ステップ７０２および７０３で
行なわれる試験により、データ担体によって認識され
る。ステップ７０４では、データ担体の有効性に関する
試験が、領域ＤＥＢＥ、ＤＥＢＡＣおよび「全」領域に
対して行なわれる。データ担体が有効であるものと判定
されると、ステップ７０５でデータが取込まれる。
【００４４】書込みが保護されているときには、キーを
用いることが必要であり、ステップ７０７でキーに対す
る試験が行われる。キーが誤っているときには、誤りビ
ットが誤りメモリに書込まれ（ステツプ７０８）、それ
に続いて、誤り領域が溢れ状態にあるか否かについて、
ステップ７０９で試験が行なわれる。溢れ状態にあると
きには、データ担体は線路Ｉ／Ｏにコード「０００」を
送ってカードが有効でないことを表示する（ステップ７
１０）。溢れ状態にないときには、データ担体は線路Ｉ
／ＯにコードＦＦＦを送り（ステップ７１１）、データ
が書込まれなかったことを表示する。
【００４５】キーが正しい場合には、有効化ビットがス
テップ７１２で記憶され、受信されたアドレスがステッ
プ７１３でアドレス・レジスタ１１に入力される。そこ
で受信されたアドレスが物理的メモリの許容された限界
内に在るか否か、言換えるならば、アドレスＡＤＬとＡ
ＤＴとの間に在るか否かを確めるための検査がステツプ
７１４で行なわれる。上記限界内に無いときには、コー
ドＦＦＦが線路Ｉ／Ｏに送られてデータがメモリに記録
されなかったことを表示する。アドレスが許容されるも
のであるときには、線路Ｉ／Ｏに沿って受け入れられた
データはレジスタ１２に伝送されて、メモリの部分１に
書込まれる（ステップ７１５）。ステップ７１６，７１
７および７１８では、データがメモリに実際に書込まれ
たか否かについての試験が行なわれる。データがステッ
プ７１９で書込まれた後に、有効化ビットがメモリに書
込まれ、しかる後に、書込まれたデータが再び線路Ｉ／
Ｏに沿って送られる。
【００４６】以上、この発明の主たる特徴について図面
に示す具体例を参照し説明したが、当業者には明らかな
ように、この発明の範囲を逸脱することなしに数多くの
変形や変更が可能であることは言うまでもないであろ
う。
【図面の簡単な説明】
【図１】この発明によるデータ担体で使用する電子回路
の概略図である。
【図２】この発明によるデータ担体で使用する電子回路
の概略図である。
【図３】この発明によるデータ担体の一例の具体的な構
造を示す横断面図である。
【図４Ａ】この発明によるデータ担体のデータ内容の１
つの組織図である。
【図４Ｂ】この発明によるデータ担体のデータ内容の１
つの組織図である。
【図５】図１および図２に示した概略図の詳細回路図で
ある。
【図６】メモリ読出し相におけるデータ担体の動作の例
示図である。
【図７】メモリ読出し相におけるデータ担体の動作の例
示図である。
【図８】メモリ書込み相におけるデータ担体の動作の例
示図である。
【図９】メモリ書込み相におけるデータ担体の動作の例
示図である。
【符号の説明】
１ マイクロプロセッサ ２、２１ 電気的にプログラム可能な不揮発性メモリ ３ アドレス母線 ４ データ母線 ５、６、７、８、９ 端子 ２０ 制御メモリ（第２の不揮発性メモリ） ２３ 算術論理演算装置 ２４ シフト・レジスタ ２５、２６ ゲート ３４ データおよびアドレス母線

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 第１の領域および少なくとも第２の領域
    を有する電気的にプログラム可能な不揮発性メモリ（２
    １）を少なくとも含んでいる、データを記憶し処理する
    ためのデータ担体であって、前記第１の領域（ＬＯＣ
    Ｋ、ＬＰ、ＥＰ、ＴＹＰＥ、ＡＤＴ、ＡＤＬ）は前記担
    体に対する外部的な装置により、または、前記担体に対
    する内部的な回路により、前記電気的にプログラム可能
    な不揮発性メモリに対してアクセスすることが許容され
    るか禁止されるかの定義を与えるものであり、マイクロ
    プロセッサを有する前記内部的な回路は第１のチップに
    形成され、前記電気的にプログラム可能な不揮発性メモ
    リは第２のチップに形成され、前記マイクロプロセッサ
    は、少なくとも該マイクロプロセッサの動作を制御する
    プログラムが格納されている不揮発性メモリ（２０）を
    含むと共に、母線（３４）を通じて前記不揮発性メモリ
    と作動的に結合し、且つ前記第１の領域の内容に従い前
    記電気的にプログラム可能な不揮発性メモリ（２１）へ
    のアクセス可能性を制御することを特徴とするデータを
    記憶し処理するためのデータ担体。
  2. 【請求項２】 前記電気的にプログラム可能な不揮発性
    メモリ（２１）の前記第１の領域にはＬＯＣＫ領域が含
    まれており、該ＬＯＣＫ領域の内容は、キーが存在しな
    いとき、前記担体に対する外部的な装置による書込み動
    作であるアクセスを前記電気的にプログラム可能な不揮
    発性メモリのいずれの部分に対しても禁止できるもので
    ある特許請求の範囲第１項に記載のデータを記憶し処理
    するためのデータ担体。
  3. 【請求項３】 前記第１の領域には情報ＬＰが含まれて
    おり、該情報ＬＰの内容は、キーが存在しないとき、前
    記担体に対する外部的な装置による読出し動作であるア
    クセスを禁止することのできるものである特許請求の範
    囲第２項に記載のデータを記憶し処理するためのデータ
    担体。
  4. 【請求項４】 第１の領域には情報ＥＰが含まれてお
    り、該情報ＥＰの内容は、キーが存在しないとき、前記
    担体の内部的な装置による書込み動作であるアクセスを
    禁止することのできるものである特許請求の範囲第３項
    に記載のデータを記憶し処理するためのデータ担体。
  5. 【請求項５】 前記第１の領域には前記データ担体の機
    能を規定する情報ＴＹＰＥが含まれている特許請求の範
    囲第１項に記載のデータを記憶し処理するためのデータ
    担体。
  6. 【請求項６】 前記第１の領域には可変長の識別記憶領
    域が含まれており、該識別記憶領域には作業領域の開始
    アドレスを有するポインタＡＤＴおよび読出し領域のア
    ドレスを有するポインタＡＤＬを含んでいるアドレス情
    報が含まれている特許請求の範囲第５項に記載のデータ
    を記憶し処理するためのデータ担体。
  7. 【請求項７】 前記母線に接続されている、入力データ
    および出力データのための接続手段を更に有する請求項
    １から６のいずれか一項に記載のデータ担体。
  8. 【請求項８】 メモリに格納されているプログラムを実
    行する前記マイクロプロセッサは、 −可能化キーを受け入れて、前記電気的にプログラム可
    能な不揮発性メモリの秘密領域に書き込まれておりその
    ためデータ担体の外側からのアクセスが不可能である語
    と可能化キーを比較することによりチェックする機能
    と、 −所与のアドレスから始まる許可された領域で前記電気
    的にプログラム可能な不揮発性メモリ（２１）の順次的
    な読み出しおよび書き込みの機能と、 を実行する請求項１から７のいずれか一項に記載のデー
    タ担体。
  9. 【請求項９】 メモリに格納されているプログラムを実
    行する前記マイクロプロセッサは、 −可能化キーを受け入れて、電気的にプログラム可能な
    不揮発性メモリの秘密領域に書き込まれておりそのその
    ためデータ担体の外側からのアクセスが不可能である語
    と可能化キーを比較することによりチェックする機能
    と、 −前記電気的にプログラム可能な不揮発性メモリの読み
    出しおよび書き込みの許可または禁止の機能と、 を実行する請求項１から６のいずれか一項に記載のデー
    タ担体。
  10. 【請求項１０】 メモリに格納されているプログラムを
    実行する前記マイクロプロセッサは、メモリへのビット
    の書き込みが実際に行われたことを確認する ための系統
    的な自己チェックの機能を遂行する請求項８または９に
    記載のデータ担体。
JP29055792A 1977-08-26 1992-10-28 データを記憶し処理するためのデータ担体 Expired - Lifetime JPH087780B2 (ja)

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FR7726107 1977-08-26
FR7726107A FR2401459A1 (fr) 1977-08-26 1977-08-26 Support d'information portatif muni d'un microprocesseur et d'une memoire morte programmable

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