JP2000090010A

JP2000090010A - 半導体集積回路

Info

Publication number: JP2000090010A
Application number: JP10253405A
Authority: JP
Inventors: Masao Nakajima; 雅夫中島
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1998-09-08
Filing date: 1998-09-08
Publication date: 2000-03-31
Anticipated expiration: 2018-09-08
Also published as: KR20000022610A; KR100291621B1; EP0986032A1; JP3743173B2; US6415370B1

Abstract

(57)【要約】【課題】データの改ざんを防止するとともに、データ
を改ざんする不正プログラムが作成・改良されるための
ヒントの取得を困難にするセキュリティ機能を備えたレ
ジスタを有する半導体集積回路を提供すること。【解決手段】書き込みデータ（Ｄ０〜Ｄ７）を記憶す
る複数のラッチ回路２１、２３を備え、前記データを当
該データの書き込み／読み出しに関するセキュリティレ
ベル（ＳＥＣＵＥ１信号、ＳＥＣＵＥ２信号）に対応し
て複数のラッチ回路２１、２３のうちの所定のラッチ回
路に記憶するとともに、前記セキュリティレベルのうち
所定のセキュリティレベル（ＳＥＣＵＥ２信号）に対応
するラッチ回路２３のみを前記データを利用する所定回
路（内部回路）と接続し、データ（Ｄ０〜Ｄ７）の読み
出し要求（ＲＤＳ信号）があった場合に前記複数のラッ
チ回路２１、２３のうち前記セキュリティレベルに対応
する記憶回路に記憶されたデータを出力するデータバス
ドライバ２２、２４を備えたレジスタ（多重ラッチ回
路）１６を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データを保護する
セキュリティ機能を有した半導体集積回路に関するもの
である。

【０００２】

【従来の技術】近年、クレジットカードや銀行カード等
のプラスティックカードに、マイクロコンピュータおよ
び不揮発性メモリを内蔵し、電子マネー等の利用を可能
にしたＩＣカードの需要が高まりつつある。図１２は、
ＩＣカード等の形態をとる従来の半導体集積回路の概略
構成を示すブロック図である。通常、ＩＣカードは、慣
用されているプラスティックカードとの共用を図るため
に、磁気ストライプやエンボス領域を設けており、その
大きさおよび厚みを、クレジットカードや銀行カードと
同じにしている。

【０００３】よって、ＩＣカードとして機能するため
に、内蔵したＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉ
ｎｇＵｎｉｔ）との入出力を達成する接続端子は、上
記した磁気ストライプおよびエンボス領域以外の領域に
配置されている。この接続端子は、ＩＳＯ（国際化標準
化機構）において８個の外部端子として規格化されてい
るが、そのうち２個は予備端子であるため、残り６端子
が機能を規定されている。

【０００４】図１２に示す半導体集積回路（ＩＣカー
ド）１００において、接続端子Ｃ１は、カード内の回路
への動作電圧供給端子であり、接続端子Ｃ２は、メモリ
へのデータ書き込み電圧供給端子である。また、接続端
子Ｃ３は、双方向のシリアルデータ入出力端子であり、
接続端子Ｃ４は、ＣＰＵ１０２への動作クロック供給端
子である。そして、接続端子Ｃ５は、ＣＰＵ１０２への
リセット信号供給端子であり、接続端子Ｃ６は、グラン
ド端子である。

【０００５】通信インターフェース１０１は、ＣＰＵ１
０２において利用できるように、接続端子Ｃ３から入力
されるシリアルデータをパラレルデータに変換する。Ｉ
Ｃカード１００は、通常、その製造段階において、電子
マネー利用端末等（アプリケーション提供者端末）での
利用を可能にするためのアプリケーションプログラムを
ＲＯＭ（ＲｅａｄＯｎｌｙＭｅｍｏｒｙ）１０３に
格納しており、ＣＰＵ１０２は、このアプリケーション
プログラムに従って動作する。

【０００６】また、ＣＰＵ１０２は、その動作時に種々
の演算結果等を格納するＲＡＭ（ＲａｎｄｏｍＡｃｃ
ｅｓｓＭｅｍｏｒｙ）１０４を備えている。不揮発性
メモリ（たとえば、ＥＥ−ＰＲＯＭ、Ｆｌａｓｈメモリ
等）１０５には、ＩＣカード１００の不正使用防止用の
情報や所有者の個人情報、またはアプリケーションに依
存した情報等の機密データが格納されており、コントロ
ールバスおよびアドレスバスを介してＣＰＵ１０２から
アクセスできる。不揮発性メモリ１０５に格納されたデ
ータの外部端末（アプリケーション提供者端末）との入
出力は、ＣＰＵデータバス、ＣＰＵ１０２および通信イ
ンターフェース１０１を介して行われる。なお、図１２
において、通信インターフェイス１０１、ＣＰＵ１０
２、不揮発性メモリ１０５は、説明上、ＩＣカード１０
０上にそれぞれに該当する３個のＩＣチップが搭載され
ているように示したが、通信インターフェイス１０１、
ＣＰＵ１０２、不揮発性メモリ１０５をまとめて１チッ
プ化したものであってもよい。

【０００７】以上のように、不揮発性メモリ１０５に格
納された機密データは、アプリケーション提供者端末以
外による不当なアクセスから保護されなければならな
い。よって、通常、ＩＣカード１００を利用する際、す
なわち、ＩＣカード１００が外部との通信を行う際に、
ＩＣカード１００とアプリケーション提供者端末との双
方において、ＤＥＳ（ＤａｔａＥｎｃｒｙｐｔｉｏｎ
Ｓｔａｎｄａｒｄ）等の暗号化アルゴリズムによる相
互認証が行われる。

【０００８】このようなＩＣカード１００は、１枚のカ
ードを１つの機能、すなわち特定のアプリケーションプ
ログラムによる動作に限定され、カードの枚数の増加を
招くことが懸念されていた。こうした事態を改善するた
め、不揮発性メモリに複数のアプリケーションプログラ
ムを登録して、１枚のＩＣカードで各種の機能を併せ持
つことを可能にしたマルチアプリケーション型のＩＣカ
ードが提案されている。

【０００９】マルチアプリケーション型のＩＣカードと
は、具体的には、バンキングカード、クレジットカー
ド、プリペイドカードなどの機能を１枚のカードにまと
めたものである。特に、マルチアプリケーション型のＩ
Ｃカードは、アプリケーションプログラムを、ＩＣカー
ドの製造時のみではなく、カード発行時に登録すること
ができる。

【００１０】よって、ＲＯＭ１０３には、コントロール
バス、アドレスバス、ＣＰＵデータバス等のバス制御や
通信インターフェース１０１との通信制御等の基本的な
動作を行うためのシステムプログラムのみが格納され、
各種アプリケーションプログラムは、不揮発性メモリ１
０５に格納される。ＩＣカード１００がアプリケーショ
ンを利用するための端末に装填された際には、ＣＰＵ１
０２は、不揮発性メモリ１０５内の対応するアプリケー
ションプログラムを直接実行するか、または、不揮発性
メモリ１０５から対応するアプリケーションプログラム
をＲＡＭ１０４に読み込み、読み込んだアプリケーショ
ンプログラムを実行することにより所定の動作を実現す
る。

【００１１】

【発明が解決しようとする課題】しかしながら、このよ
うなマルチアプリケーション型のＩＣカードは、多種多
様なアプリケーションプログラムを登録して実行できる
ことを特徴とする反面、例えば他の登録されたアプリケ
ーションプログラムにおいて利用するデータを不正に読
み出したり改ざんしたりすることを目的とする不正プロ
グラムを、悪意をもってＩＣカードに読み込ませて実行
させることが可能となっていた。

【００１２】以下に不正プログラムによる動作の例を説
明する。図１３は、従来の半導体集積回路においてレジ
スタ制御を行うプログラムを示す説明図である。このプ
ログラムは、特に、ＲＯＭ１０３に格納されたシステム
プログラムにおいてレジスタ制御を行う命令から構成さ
れている。図１３に示すように、通常、ＣＰＵ１０２
は、内部に演算処理用のレジスタをいくつか備えてお
り、そのレジスタを介して、ＲＡＭ１０４や不揮発性メ
モリ１０５に格納されるデータの処理を行う。

【００１３】図１３に示すＰｒｏｇｒａｍ１では、ま
ず、ＭＯＶ命令により、レジスタの１つであるＡｃｃ
（アキュムレータ）に値“ｘｘ”を書き込む。つぎに、
同じくＭＯＶ命令によって、Ａｃｃに格納された値、す
なわち“ｘｘ”を、ｒｅｇ１（レジスタ）に書き込む。

【００１４】このように、ＲＯＭ１０３に格納されたプ
ログラムは、直接改ざんすることはできないが、マルチ
アプリケーション型のＩＣカードにおいては、アプリケ
ーションプログラムをＲＡＭ１０４に読み込み、そのＲ
ＡＭ１０４上において実行することができるので、図１
３に示したようなＲＯＭ１０３上のプログラムを、容易
にＲＡＭ１０４上に複製することができる場合がある。

【００１５】図１４は、従来の半導体集積回路において
実行される不正プログラムの例を示す説明図である。こ
のプログラムは、図１３に示したレジスタ制御を行うプ
ログラムを複製し、複製したプログラムにデータの書き
込みを確認するための命令を付加した構成となってい
る。図１４に示すＰｒｏｇｒａｍ２では、まず、ＭＯＶ
命令により、Ａｃｃに、本来ならば値“ｘｘ”が書き込
まれているところを、改ざんを目的として値“ｙｙ”を
書き込む。

【００１６】つぎに、同じくＭＯＶ命令によって、Ａｃ
ｃに格納された値、すなわち“ｙｙ”を、ｒｅｇ１に書
き込む。そして、再びＭＯＶ命令によって、ｒｅｇ１に
格納された値をＡｃｃに読み込み、このＡｃｃを参照す
ることで、改ざん結果を確認することができる。

【００１７】ところで、Ｐｒｏｇｒａｍ２のプログラム
を動作させた際に、ＲＯＭ１０３のシステムプログラム
または不揮発性メモリ１０５に登録されたアプリケーシ
ョンプログラムにおいて、ｒｅｇ１に対して書き込みプ
ロテクトが施されている場合には、図１４のライン
（２）の命令は、正しく実行されない。図１５は、従来
の半導体集積回路において不正プログラムを実行させた
場合の動作を示す説明図であり、上述した書き込みプロ
テクトの施されたｒｅｇ１（レジスタ）に対して、図１
４に示すＰｒｏｇｒａｍ２を実行させた場合の動作を示
す。

【００１８】図１５のライン（１）において、まず、値
“ｙｙ”をＡｃｃに書き込む（Ａｃｃ（ｙｙ））。つぎ
に、ライン（２）において、Ａｃｃに格納された値、す
なわち“ｙｙ”を、ｒｅｇ１に書き込むための命令を実
行する。ところが、ｒｅｇ１は、書き込みプロテクトが
施されており、実際には、ｒｅｇ１のデータは変更され
ずに、値“ｘｘ”を示したままである。

【００１９】つづくライン（３）において、ｒｅｇ１に
格納されたデータをＡｃｃに読み込み、改ざん結果を確
認する。ここで、不正プログラムを実行させた不正者
は、ｒｅｇ１に値“ｙｙ”が書き込まれていないことに
気付き、ｒｅｇ１に書き込みプロテクトが施されている
ことを知り得る。

【００２０】書き込みプロテクトの施されているデータ
は、一般に機密データであり、不正者は、ｒｅｇ１のデ
ータが機密データであることを知ることができる。これ
により、不正者は、改ざんを目的としたプログラムが意
図どおりに動かない場合の原因究明をすることにより、
機密データを改ざんする不正プログラムを作成・改良す
るためのヒントを得ることができ、より重大な不正を招
く可能性が生じる。

【００２１】本発明は、上記に鑑みてなされたものであ
って、データの改ざんを防止するとともに、データを改
ざんする不正プログラムが作成・改良されるためのヒン
トの取得を困難にするセキュリティ機能を有した半導体
集積回路を提供することを目的とする。

【００２２】

【課題を解決するための手段】上述した課題を解決し、
目的を達成するために、請求項１の発明にかかる半導体
集積回路にあっては、書き込みデータを記憶する複数の
記憶回路を備え、前記データを当該データの書き込み／
読み出しに関するセキュリティレベルに対応して前記複
数の記憶回路のうちの所定の記憶回路に記憶するととも
に、前記セキュリティレベルのうち所定のセキュリティ
レベルに対応する記憶回路のみを前記データを利用する
所定回路と接続するレジスタを有することを特徴とす
る。

【００２３】この請求項１の発明によれば、所定のセキ
ュリティレベルのデータのみを当該データを利用する所
定回路へ出力することができ、それ以外のセキュリティ
レベルのデータは書き込み処理をおこなっても前記所定
回路へ出力しないようにすることができる。

【００２４】また、請求項２の発明にかかる半導体集積
回路にあっては、請求項１の発明において、前記レジス
タは、データの読み出し要求があった場合に前記複数の
記憶回路のうち前記セキュリティレベルに対応する記憶
回路に記憶されたデータを出力する出力回路を備えたこ
とを特徴とする。

【００２５】この請求項２の発明によれば、セキュリテ
ィレベルに対応した記憶回路に記憶されたデータを出力
することにより、操作者に対して所定回路へのデータの
書き込みがなされたように見せかけることができる。

【００２６】また、請求項３の発明にかかる半導体集積
回路にあっては、請求項１または２の発明において、前
記レジスタは、新たにデータが前記セキュリティレベル
に対応する記憶回路に記憶された際に、当該データと、
前記所定のセキュリティレベルに対応する記憶回路に記
憶されているデータとを比較し、比較したデータが不一
致である場合に不一致信号を出力する１または複数の比
較回路と、前記比較回路から出力された不一致信号を計
数し、計数結果が所定数に達した場合に動作停止信号を
出力する１または複数のカウンタ回路と、を備えたこと
を特徴とする。

【００２７】この請求項３の発明によれば、データの不
一致が所定回数に達すると動作停止信号が出力されるこ
とにより、動作停止機能を実現することができる。

【００２８】また、請求項４の発明にかかる半導体集積
回路にあっては、請求項３の発明において、前記比較回
路は、比較されるデータが記憶される記憶回路ごとに比
較するデータのビットを変更することを特徴とする。

【００２９】この請求項４の発明によれば、比較するデ
ータのビットを記憶回路ごとに変更し、変更したビット
のみを比較するので、すべてのビットについて比較する
必要がなく、請求項３の発明よりさらに高速でデータの
比較ができる。

【００３０】また、請求項５の発明にかかる半導体集積
回路にあっては、請求項１〜４のいずれか一つの発明に
おいて、前記レジスタは、前記記憶回路に記憶されるデ
ータと同一のデータを当該記憶回路が対応するセキュリ
ティレベルよりも低位のセキュリティレベルに対応する
記憶回路に記憶することを特徴とする。

【００３１】この請求項５の発明によれば、所定のセキ
ュリティレベルに対応する記憶回路に記憶されるデータ
と同一のデータをそれ以外の記憶回路に記憶することに
より、実際に所定回路において使用する書き込みデータ
について、操作者に対して正しくデータの書き込みがな
されたように見せかけることができる。

【００３２】また、請求項６の発明にかかる半導体集積
回路にあっては、請求項１〜５のいずれか一つの発明に
おいて、前記レジスタは、書き込みされたデータのうち
の一部のデータを前記記憶回路に記憶することを特徴と
する。

【００３３】この請求項６の発明によれば、所定回路に
書き込むデータの一部のみをレジスタの所定の記憶回路
に記憶するので、当該記憶回路の容量を小さくできると
ともに、レジスタにおけるデータの書き込み／読み出し
処理を高速でおこなうことができる。

【００３４】また、請求項７の発明にかかる半導体集積
回路にあっては、請求項１〜６のいずれか一つの発明に
おいて、前記記憶回路は、ラッチ回路により構成される
ことを特徴とする。

【００３５】この請求項７の発明によれば、記憶回路を
ラッチ回路によって実現するので、データの書き込み／
読み出しを高速でおこなうことができる。

【００３６】また、請求項８の発明にかかる半導体集積
回路にあっては、請求項１〜６のいずれか一つの発明に
おいて、前記複数の記憶回路は、１または複数のＲＡＭ
またはＦＲＡＭにより構成されることを特徴とする。

【００３７】この請求項８の発明によれば、記憶回路を
ＲＡＭまたはＦＲＡＭによって実現するので、レジスタ
を小型化することができる。

【００３８】

【発明の実施の形態】以下に、本発明にかかる半導体集
積回路の実施の形態を図面に基づいて詳細に説明する。
なお、この実施の形態によりこの発明が限定されるもの
ではない。

【００３９】（実施の形態１）図１は、実施の形態１に
かかる半導体集積回路の概略構成を示すブロック図であ
る。図１は、特にＩＣカードの形態をとる半導体集積回
路１０を示している。図１において、半導体集積回路１
０（ＩＣカード）は、６つの接続端子Ｃ１〜Ｃ６と、通
信インターフェース１１と、ＣＰＵ１２と、不揮発性メ
モリ１５と、多重化ラッチ回路１６と、を備える。

【００４０】接続端子Ｃ１〜Ｃ６および通信インターフ
ェース１１については、前述した図１２において説明し
たとおりであるので、ここでは、それらの説明を省略す
る。ＩＣカード１０が、図１２に示したＩＣカード１０
０と異なる点は、多重化ラッチ回路１６（レジスタ）を
新たに設けたことである。ＣＰＵ１２は、不揮発性メモ
リ（ＥＥ−ＰＲＯＭ、Ｆｌａｓｈメモリ、ＦＲＡＭ等を
含む）１５内のアプリケーションプログラムを直接実行
するか、不揮発性メモリ１５からアプリケーションプロ
グラムを一旦ＲＡＭ１４に読み込んで、読み込んだアプ
リケーションプログラムを実行することにより動作を実
現する。但し、ＣＰＵ１２と不揮発性メモリ１５とのデ
ータの入出力は、ＲＯＭ１３に格納されたシステムプロ
グラムによって、多重化ラッチ回路１６を経由して行わ
れる。

【００４１】多重化ラッチ回路１６は、あらかじめ定め
られたセキュリティレベル数の、且つ各セキュリティレ
ベルに対応した一時記憶回路（ラッチ、図示は省略す
る）を備えている。この一時記憶回路は、多重化ラッチ
回路１６に入力されたセキュリティ信号の示すセキュリ
ティレベルに対応して、それぞれ活性化される。例え
ば、セキュリティレベル３の示すセキュリティ信号が多
重化ラッチ回路１６に入力された場合には、セキュリテ
ィレベル３に対応する一時記憶回路が活性化する。

【００４２】例えば、ＣＰＵ１２詳しくはアプリケーシ
ョンプログラムから、データの書き込み命令が発せられ
ると、その書き込み命令は、コントロールバス３を介
し、書き込み信号として多重化ラッチ回路１６に入力さ
れる。この際、ＣＰＵ１２は、書き込み対象となるデー
タをＣＰＵデータバス４上に出力する。

【００４３】また、上記書き込み信号は、コントロール
バス２を介して不揮発性メモリ１５にも入力される。さ
らに、書き込み先のアドレスを示すアドレス信号が、ア
ドレスバス１を介して不揮発性メモリ１５に入力され
る。

【００４４】ここで、ＣＰＵ１２は、多重化ラッチ回路
１６に対して、書き込み信号の他に、動作中のアプリケ
ーションプログラムが使用するレジスタに対して定めら
れたセキュリティレベルのセキュリティ信号を入力す
る。

【００４５】そして、多重化ラッチ回路１６は、入力し
たセキュリティ信号の示すセキュリティレベルに対応す
る一時記憶回路を活性化させ、活性化した一時記憶回路
に、ＣＰＵデータバス４上のデータを入力して記憶す
る。

【００４６】一方、ＣＰＵ１２詳しくはアプリケーショ
ンプログラムから、データの読み出し命令が発せられる
と、その読み出し命令は、コントロールバス３を介し、
読み出し信号として多重化ラッチ回路１６に入力され
る。

【００４７】また、この読み出し信号は、コントロール
バス２を介して不揮発性メモリ１５にも入力される。さ
らに、読み出し元のアドレスを示すアドレス信号が、ア
ドレスバス１を介して不揮発性メモリ１５に入力され
る。

【００４８】ここで、ＣＰＵ１２は、多重化ラッチ回路
１６に対して、読み出し信号の他に、上記セキュリティ
信号を、コントロールバス３を介して入力する。そし
て、多重化ラッチ回路１６は、入力したセキュリティ信
号の示すセキュリティレベルに対応する一時記憶回路を
活性化させ、活性化した一時記憶回路から、ＣＰＵデー
タバス４上にデータを出力する。

【００４９】以上に説明した書き込み／読み出し命令に
対して、最高位のセキュリィティレベルに対応する一時
記憶回路においてのみ、不揮発性メモリ１５等の内部回
路（所定回路）とのデータ入出力を可能としている。以
下に、セキュリィティ信号が最高位のセキュリィティレ
ベルを示す場合のデータの書き込み／読み出し動作につ
いて説明する。

【００５０】まず、データの書き込み動作において、Ｃ
ＰＵ１２は、書き込み命令を示す書き込み信号を、コン
トロールバス２を介して不揮発性メモリ１５と、コント
ロールバス３を介して多重化ラッチ回路１６に入力す
る。また同時に、ＣＰＵ１２は、データの書き込み先を
示すアドレス信号を、不揮発性メモリ１５にアドレスバ
ス１を介して入力し、書き込み対象となるデータをＣＰ
Ｕデータバス４上に出力する。多重化ラッチ回路１６に
おいては、ＣＰＵデータバス４上のデータを最高位のセ
キュリティレベルに対応する一時記憶回路に入力して一
時的に記憶する。

【００５１】最高位のセキュリティレベルに対応する一
時記憶回路は、メモリデータバス５に接続されており、
一時記憶回路に一旦記憶されたデータは、メモリデータ
バス５上に出力される。不揮発性メモリ１５において
は、メモリデータバス５上のデータを取り込み、取り込
んだデータを、上記アドレス信号の示す記憶領域に転送
して記憶する。

【００５２】一方、データの読み出し動作において、Ｃ
ＰＵ１２は、読み出し命令を示す読み出し信号を、コン
トロールバス２を介して不揮発性メモリ１５と、コント
ロールバス３を介して多重化ラッチ回路１６に入力す
る。また同時に、ＣＰＵ１２は、データの読み出し元を
示すアドレス信号を、不揮発性メモリ１５にアドレスバ
ス１を介して入力する。不揮発性メモリ１５において
は、上記アドレス信号の示す記憶領域からデータを取り
出し、取り出したデータをメモリデータバス５に出力す
る。

【００５３】ＣＰＵ１２は、ＣＰＵデータバス４と最高
位のセキュリティレベルに対応する一時記憶回路とを介
して、メモリデータバス５上のデータを読み出す。

【００５４】つぎに、多重化ラッチ回路１６の回路構成
について説明する。図２は、実施の形態１にかかる多重
化ラッチ回路の回路構成を示す回路図である。図２にお
いて、ＷＲＳ信号およびＲＤＳ信号は、上述した書き込
み信号および読み出し信号に相当する。また、図２に示
す多重化ラッチ回路１６は、セキュリティレベル１およ
び２の２つのレベルにそれぞれ対応した一時記憶回路を
備えており、ＳＥＣＵ１信号およびＳＥＣＵ２信号が、
セキュリティレベル１および２にそれぞれ対応するセキ
ュリティ信号である。

【００５５】前述した一時記憶回路は、ＣＰＵデータバ
ス４上のデータを入力するラッチ回路（記憶回路）と、
そのラッチ回路に記憶されたデータを読み出し、読み出
したデータをＣＰＵデータバス４上に出力するデータバ
スドライバ（出力回路）とから構成される。図２におい
ては、セキュリティレベル１に対応するラッチ回路２１
の入力と、セキュリティレベル２に対応するラッチ回路
２３の入力とがＣＰＵデータバス４上に接続されてお
り、データＤ０〜Ｄ７を入力する。

【００５６】また、セキュリティレベル１に対応するデ
ータバスドライバ２２の出力と、セキュリティレベル２
に対応するデータバスドライバ２４の出力とがＣＰＵデ
ータバス４上に接続されており、それぞれラッチ回路２
１および２３に記憶されたデータを、データＤ０〜Ｄ７
としてＣＰＵデータバス４上に出力する。なお、ラッチ
回路２１および２３と、データバスドライバ２２および
２４は、それぞれイネーブル端子に“Ｌ”レベルの信号
を入力することで活性化される。

【００５７】また、多重化ラッチ回路１６は、４つのＮ
ＡＮＤゲート２５〜２８を備えている。ＮＡＮＤゲート
２５は、その出力をラッチ回路２１のイネーブル端子に
接続しており、一方の入力端子からＳＥＣＵ１信号を入
力し、他方の入力端子からＷＲＳ信号を入力する。よっ
て、ＮＡＮＤゲート２５は、ＳＥＣＵ１信号およびＷＲ
Ｓ信号がともに“Ｈ”レベルを示す場合に限り、ＡＰＷ
信号として、“Ｌ”レベルを示す信号を出力し、ラッチ
回路２１を活性化、すなわちＣＰＵデータバス４上のデ
ータＤ０〜Ｄ７をラッチして記憶させることができる。

【００５８】ＮＡＮＤゲート２６は、その出力をデータ
バスドライバ２２のイネーブル端子に接続しており、一
方の入力端子からＳＥＣＵ１信号を入力し、他方の入力
端子からＲＤＳ信号を入力する。よって、ＮＡＮＤゲー
ト２６は、ＳＥＣＵ１信号およびＲＤＳ信号がともに
“Ｈ”レベルを示す場合に限り、ＡＰＲＤ信号として、
“Ｌ”レベルを示す信号を出力し、データバスドライバ
２２を活性化、すなわちＣＰＵデータバス４上に、ラッ
チ回路２１に記憶されたデータを出力させることができ
る。

【００５９】ＮＡＮＤゲート２７は、その出力をラッチ
回路２３のイネーブル端子に接続しており、一方の入力
端子からＳＥＣＵ２信号を入力し、他方の入力端子から
ＷＲＳ信号を入力する。よって、ＮＡＮＤゲート２７
は、ＳＥＣＵ２信号およびＷＲＳ信号がともに“Ｈ”レ
ベルを示す場合に限り、ＥＦＷ信号として、“Ｌ”レベ
ルを示す信号を出力し、ラッチ回路２３を活性化、すな
わちＣＰＵデータバス４上のデータＤ０〜Ｄ７をラッチ
して記憶させることができる。

【００６０】ＮＡＮＤゲート２８は、その出力をデータ
バスドライバ２４のイネーブル端子に接続しており、一
方の入力端子からＳＥＣＵ２信号を入力し、他方の入力
端子からＲＤＳ信号を入力する。よって、ＮＡＮＤゲー
ト２８は、ＳＥＣＵ２信号およびＲＤＳ信号がともに
“Ｈ”レベルを示す場合に限り、ＥＦＲＤ信号として、
“Ｌ”レベルを示す信号を出力し、データバスドライバ
２４を活性化、すなわちＣＰＵデータバス４上に、ラッ
チ回路２３に記憶されたデータを出力させることができ
る。

【００６１】さらに、最高位のセキュリティレベルであ
るセキュリティレベル２に対応するラッチ回路２３の出
力Ｑ０〜Ｑ７およびデータバスドライバ２４の入力は、
不揮発性メモリ１５等の内部回路へ接続されている。よ
って、ラッチ回路２３に記憶されたデータは、データＭ
Ｄ０〜ＭＤ７として、内部回路へ出力することができ
る。

【００６２】従って、多重化ラッチ回路１６は、最高位
のセキュリティレベルを示すセキュリティレベル信号が
“Ｈ”レベルとして入力された場合に限り、最高位のセ
キュリティレベルに対応したラッチ回路２３またはデー
タバスドライバ２４を介して、ＣＰＵデータバス４との
接続を果たし、かつ内部回路へのアクセスを可能にす
る。

【００６３】図３は、実施の形態１にかかるラッチ回路
およびデータバスドライバの回路構成を示す回路図であ
る。図３において、ラッチ回路２１は、データＤ０〜Ｄ
７の各対応するビットをデータ入力端子Ｄに入力してラ
ッチするＤラッチＡＬ０〜ＡＬ７を備えている。ラッチ
回路２１の各Ｄラッチは、ラッチイーブル端子ＣにＡＰ
Ｗ信号を入力し、ラッチイーブル反転端子ＣＸにインバ
ータＡＴ１を介してＡＰＷ信号の反転信号を入力してお
り、ＡＰＷ信号が“Ｈ”レベルを示す場合に、各データ
入力端子Ｄに入力されるビットデータをラッチする。ま
た、ラッチ回路２１の各Ｄラッチは、データ出力端子Ｑ
をデータバスドライバ２２に接続している。

【００６４】つぎに、データバスドライバ２２は、ラッ
チ回路２１のＤラッチＡＬ０〜ＡＬ７の各データ出力端
子Ｑから、ラッチされたビットデータを読み取り、読み
取ったビットデータをＣＰＵデータバス４上に出力する
トランスファゲートＡＳ０〜ＡＳ７を備えている。

【００６５】トランスファゲートＡＳ０〜ＡＳ７の一方
の接点端子は、それぞれラッチ回路２１のＤラッチＡＬ
０〜ＡＬ７のデータ出力端子Ｑに対応して、ＤラッチＡ
Ｌ７のデータ出力端子ＱとトランスファゲートＡＳ７の
一方の接点端子、ＤラッチＡＬ６のデータ出力端子Ｑと
トランスファゲートＡＳ６の一方の接点端子、．．．Ｄ
ラッチＡＬ０のデータ出力端子Ｑとトランスファゲート
ＡＳ０の一方の接点端子、のように接続されている。

【００６６】また、トランスファゲートＡＳ０〜ＡＳ７
の他方の接点端子は、それぞれＣＰＵデータバス４に接
続されたデータバスＤＢ０〜ＤＢ７に対応して、トラン
スファゲートＡＳ７の他方の接点端子とデータバスＤＢ
７、トランスファゲートＡＳ６の他方の接点端子とデー
タバスＤＢ６、．．．トランスファゲートＡＳ０の他方
の接点端子とデータバスＤＢ０、のように接続されてい
る。

【００６７】また、各トランスファゲートは、一方の制
御端子にＡＰＲＤ信号を入力し、他方の制御端子にイン
バータＡＴ２を介してＡＰＲＤ信号の反転信号を入力し
ている。よって、ＡＰＲＤ信号が“Ｈ”レベルを示す場
合に、各トランスファゲートはＯＮ状態となり、Ｄラッ
チＡＬ０〜ＡＬ７にラッチされたデータは、データバス
ＤＢ０〜ＤＢ７上に出力される。例えば、ＤラッチＡＬ
７の出力が“Ｈ”レベルを示す場合は、データバスＤＢ
７上に“Ｈ”レベルの信号が出力される。

【００６８】よって、ラッチ回路２１は、セキュリティ
レベル１に対する書き込み信号であるＡＰＷ信号が
“Ｈ”レベルを示した場合に、各ＤラッチによってＣＰ
Ｕデータバス４上のデータＤ０〜Ｄ７をラッチし、デー
タバスドライバ２２は、セキュリティレベル１に対する
読み出し信号であるＡＰＲＤ信号が“Ｈ”レベルを示し
た場合に、各ＤラッチにおいてラッチされたデータをＣ
ＰＵデータバス４上にデータＤ０〜Ｄ７として出力す
る。従って、ＣＰＵ１２は、セキュリティレベル１に設
定したアドレスへのアクセスに対しては、多重化ラッチ
回路１６内のみに対するデータ入出力を行い、内部回路
へはアクセスしない。

【００６９】一方、セキュリティレベル２に対応するラ
ッチ回路２３もまた、ラッチ回路２１と同様な構成であ
り、ＤラッチＥＬ０〜ＥＬ７およびインバータＥＴ１を
備えている。ラッチ回路２３においては、各Ｄラッチに
ＥＦＷ信号を入力し、ＥＦＷ信号が“Ｈ”レベルを示す
場合に、各データ入力端子Ｄに入力されるビットデータ
をラッチする。

【００７０】データバスドライバ２４もまた、データバ
スドライバ２２と同様な構成であり、トランスファゲー
トＥＳ０〜ＥＳ７およびインバータＥＴ２を備えてい
る。データバスドライバ２４においては、各トランスフ
ァゲートに、ＥＦＲＤ信号を入力し、ＥＦＲＤ信号が
“Ｈ”レベルを示す場合に、各Ｄラッチにラッチされた
データをデータバスＤＢ０〜ＤＢ７上に出力する。

【００７１】ここで、ラッチ回路２３の各Ｄラッチの出
力端子とデータバスドライバ２４の各トランスファゲー
トの一方の入力端子は、メモリデータバス５に接続され
ている。よって、例えば、ＤラッチＥＬ７の出力は、デ
ータＭＤ７として内部回路へ送出することができ、ま
た、トランスファゲートＥＳ７を介して、ＣＰＵデータ
バス４上に出力することができる。

【００７２】よって、ラッチ回路２３は、最高位のセキ
ュリティレベル２に対する書き込み信号であるＥＦＷ信
号が“Ｈ”レベルを示した場合に、各Ｄラッチによって
ＣＰＵデータバス４上のデータＤ０〜Ｄ７をラッチし、
同時に、ラッチしたデータＤ０〜Ｄ７を内部回路へデー
タＭＤ０〜ＭＤ７として出力する。

【００７３】また、データバスドライバ２４は、最高位
のセキュリティレベル２に対する読み出し信号であるＥ
ＦＲＤ信号が“Ｈ”レベルを示した場合に、各Ｄラッチ
においてラッチされたデータをＣＰＵデータバス４上に
データＤ０〜Ｄ７として出力する。従って、ＣＰＵ１２
は、セキュリティレベル２に設定したアドレスへのアク
セスに対しては、多重化ラッチ回路１６とのデータ入出
力とともに、内部回路へのアクセスを可能にする。

【００７４】なお、図３においては、ラッチ回路２１お
よびラッチ回路２３の各Ｄラッチをリセットするための
ＲＥＳＥＴ信号を示しており、このＲＥＳＥＴ信号は、
コントロールバス３を介してＣＰＵ１２から出力され
る。

【００７５】図４は、実施の形態１にかかる半導体集積
回路において不正プログラムを実行させた場合の動作を
示す説明図であり、前述した図１４に示すレジスタ制御
の不正プログラムを実行させた場合の結果を示してい
る。まず、図４のライン（１）において、Ａｃｃに値
“ｙｙ”を書き込む。つぎに、ライン（２）において、
Ａｃｃに格納された値、すなわち“ｙｙ”を、ｒｅｇ１
に書き込むための命令を実行する。

【００７６】ここで、正常のプログラムであればｒｅｇ
１に対して、最高位のセキュリティレベルを示すセキュ
リティ信号が多重化ラッチ回路１６に入力されるとこ
ろ、図１４に示したような不正プログラムにおいては、
常に最低位のセキュリティレベルで動作するものである
ため、最低のセキュリティレベルを示すセキュリティ信
号が出力され、最高位のセキュリティレベルを示すセキ
ュリティ信号は出力されない。

【００７７】よって、図４のライン（２）に示す命令
は、多重化ラッチ回路１６の最低位のセキュリティレベ
ルに対応するラッチ回路に入力され、内部回路へはアク
セスしない。この段階で、内部回路に格納されている機
密データの保護が達成される。しかしながら、ライン
（３）において、ｒｅｇ１のデータのＡｃｃへの読み出
しは、多重化ラッチ回路１６内のラッチ回路が対象とな
るので、Ａｃｃには、ライン（２）において書き込まれ
た値“ｙｙ”が読み込まれる。これにより、不正者は、
実行した不正プログラムによってデータの改ざんが行わ
れたことを確認するので、ｒｅｇ１に対して、書き込み
プロテクト等のセキュリティが施されていることを知り
得ない。

【００７８】また、仮に不正者が、不正プログラムの結
果を反映されないことに気付いたとしても、改ざん対象
となるレジスタのデータは、一見して不正プログラムに
よって書き換えられている様に見えるため、問題点を特
定することができず、半導体集積回路に悪影響を与えよ
うとする試みは困難になる。

【００７９】なお、実施の形態１においては、セキュリ
ティレベル数を２つとしたが、それ以上でも良く、その
場合にはラッチ回路とデータバスドライバからなる一時
記憶回路を各セキュリティレベルに対応させて備える必
要がある。

【００８０】以上に説明したように実施の形態１にかか
る半導体集積回路によれば、多重化ラッチ回路１６によ
って、ＣＰＵ１２からの書き込み命令およびセキュリテ
ィレベル信号に応じて、ＣＰＵ１２からデータを入力し
て記憶するラッチ回路と、ＣＰＵ１２からの読み出し命
令および前記セキュリティレベル信号に応じて、ラッチ
回路２１および２３に記憶されたデータを前記ＣＰＵ１
２に出力するデータバスドライバ２２および２４とから
なる、所定のセキュリティレベル数の組を、設けて、最
高位のセキュリティレベルに対応するラッチ回路２３に
記憶されたデータのみを内部回路（所定回路）へ出力す
るので、ＣＰＵ１２において実行されるアプリケーショ
ンプログラムが、最高位のセキュリティレベルを示すセ
キュリティ信号を出力しない限り、内部回路にアクセス
することができず、多重化ラッチ回路１６内のラッチ回
路２１のみの使用によるデータ入出力が行われて、セキ
ュリティ信号の出力命令を含まない不正プログラムか
ら、内部回路内の機密データを保護することができる。

【００８１】また、不正者に対して、表面上、不正プロ
グラムによる改ざんが達成したように見せかけることが
できるため、不正者による新たな不正プログラムによる
対応を困難にしている。

【００８２】（実施の形態２）つぎに、実施の形態２に
かかる半導体集積回路について説明する。実施の形態２
にかかる半導体集積回路は、実施の形態１にかかる半導
体集積回路の多重化ラッチ回路において、その回路構成
が異なる。よって、ここでは、多重化ラッチ回路につい
て説明する。

【００８３】図５は、実施の形態２にかかる半導体集積
回路の多重化ラッチ回路の回路構成を示す回路図であ
る。図５において、多重化ラッチ回路３０は、特に、実
施の形態１において示した多重化ラッチ回路１６に、さ
らに、比較回路３１およびカウンタ３２を付加してい
る。その他のラッチ回路２１および２３、データバスド
ライバ２２および２４、ＮＡＮＤゲート２５〜２８の構
成と動作は、実施の形態１において説明したとおりであ
るので、ここではその説明を省略する。

【００８４】図５において、比較回路３１は、最低位の
セキュリティレベルに対応するラッチ回路２１の出力
と、最高位のセキュリティレベルに対応するラッチ回路
２３の出力においてメモリデータバス５に接続されてお
り、ラッチ回路２１に記憶されたデータとメモリデータ
バス５上のデータとの比較を行う。

【００８５】ここで、ＩＣカード等の形態をとる半導体
集積回路を使用する際、アプリケーション提供者端末か
ら認証コードの入力が求められ、使用者は、半導体集積
回路を装填した端末に付属した入力装置を介して、その
認証コードを入力することが一般的に行われている。こ
の際、実施の形態２にかかる半導体集積回路上で実行さ
れるアプリケーションプログラムは、例えば最低位のセ
キュリティレベル１を示すセキュリティ信号と、書き込
み信号（ＷＲＳ信号）と、使用者によって入力された認
証コードを示すデータＤ０〜Ｄ７とを多重化ラッチ回路
３０に入力する。この際、認証コードを示すデータＤ０
〜Ｄ７は、多重化ラッチ回路３０のセキュリティレベル
１に対応するラッチ回路２１に入力される。

【００８６】一方、上記したアプリケーションプログラ
ムは、データバスドライバ２４を活性化し、あらかじめ
ラッチ回路２３に記憶されていた正しい認識コードを示
すデータを出力する。

【００８７】そして、比較回路３１は、ラッチ回路２１
の出力、すなわち使用者によって入力された認証コード
を示すデータと、すなわち正しい認証コードを示すデー
タとの比較を行い、データの不一致を示す場合に、不一
致信号を出力する。ここで、不一致信号は、カウンタ３
２に入力される。

【００８８】カウンタ３２においては、このようにして
発生した不一致信号の発生回数を計数する。そして、カ
ウンタ３２において計数された回数が所定回数に達した
際に、動作停止信号をＣＰＵ１２に向けて出力する。Ｃ
ＰＵ１２において、この動作停止信号を受け取った際に
は、書き換えが失敗したことを知らせないような動作停
止機能を実行する。

【００８９】つぎに、ＣＰＵ１２において、アプリケー
ションプログラムとして実施の形態１に示したような不
正プログラムが実行される場合の多重化ラッチ回路３０
の動作を説明する。ここでは、上記不正プログラムが、
内部回路においてあらかじめ最高位のセキュリティレベ
ルに設定された機密データに対して、データの改ざんを
行う場合を考える。

【００９０】まず、不正プログラムにおいて、あらたな
データによる上記機密データの書き換え命令が発せされ
る。ここで、正常のプログラムであれば、最高位のセキ
ュリティレベルを示すセキュリティ信号が多重化ラッチ
回路３０に入力されるところ、不正プログラムにおいて
は、常に最低位のセキュリティレベルで動作するもので
あるため、最低のセキュリティレベルを示すセキュリテ
ィ信号が出力され、最高位のセキュリティレベルを示す
セキュリティ信号は出力されない。

【００９１】よって、不正プログラムからＣＰＵデータ
バス４上に出力される新たなデータは、多重化ラッチ回
路３０に入力される書き込み信号によって、最低位のセ
キュリティレベルに対応するラッチ回路２１に記憶され
る。

【００９２】上記新たなデータの記憶が完了後、ＣＰＵ
１２は、最低位のセキュリティレベル信号（ＳＥＣＵ
１）と最高位のセキュリティレベル信号（ＳＥＣＵＥ
２）を多重化ラッチ回路３０に入力する。これにより、
ラッチ回路２１に記憶された新たなデータおよびラッチ
回路２３に記憶された機密データが比較回路３１に入力
される。

【００９３】この場合、カウンタ３２において計数され
る数は、不正プログラムにおいて、前述したような機密
データへの不正なアクセスが生じた回数に相当する。

【００９４】なお、以上に説明した実施の形態２の説明
において、比較回路３１は、データのすべてに対する比
較を行っても良いし、データを構成するデータビットの
一部のみに対する比較を行っても良い。特に、設定され
たセキュリティレベル数を、３つ以上とした場合には、
最高位以外のセキュリティレベル毎に、メモリデータバ
ス上のデータと比較するデータビットの数を変化させる
ことができる。

【００９５】図６は、実施の形態２にかかる比較回路の
動作を示す説明図であり、４つのセキュリティレベルが
設定されている場合のデータの比較例を示している。図
６（ａ）は、すべてのセキュリティレベル１〜４に対応
するラッチ回路の相互間において、すべてのデータビッ
トに対する比較を行うことを示している。なお、セキュ
リティレベル１が最低位のセキュリティレベルを示し、
セキュリティレベル４が最高位のセキュリティレベルを
示す。

【００９６】また、図６（ｂ）は、セキュリティレベル
２に対応するラッチ回路が比較対象のラッチ回路として
選択された場合に、最高位のセキュリティレベル４のラ
ッチ回路のデータのすべてのデータビットと、セキュリ
ティレベル２に対応するラッチ回路のデータのすべての
データビットとの比較を行うことを示している。

【００９７】また、図６（ｃ）は、すべてのセキュリテ
ィレベル１〜４に対応するラッチ回路の相互間におい
て、データ上のデータビット０、１、４、５、７に対す
る比較を行うことを示している。

【００９８】また、図６（ｄ）は、ラッチ回路のデータ
において、データビット０に対しては、すべてのセキュ
リティレベル１〜４に対応するラッチ回路の相互間にお
いて比較を行い、データビット２に対しては、セキュリ
ティレベル１とセキュリィティレベル４にそれぞれ対応
するラッチ回路の相互間において比較を行う。また、デ
ータビット３および６に対しては、セキュリティレベル
２〜４にそれぞれ対応するラッチ回路の相互間において
比較を行い、データビット５に対しては、セキュリティ
レベル２とセキュリィティレベル４にそれぞれ対応する
ラッチ回路の相互間において比較を行い、データビット
７に対しては、セキュリティレベル２とセキュリィティ
レベル３にそれぞれ対応するラッチ回路の相互間におい
て比較を行うことを示している。

【００９９】以上に説明したように実施の形態２にかか
る半導体集積回路によれば、実施の形態１にかかる半導
体集積回路の多重化ラッチ回路１６において、さらに、
最高位以外のセキュリティレベルに対応するラッチ回路
２１のデータと、最高位のセキュリティレベルに対応す
るラッチ回路２１のデータとを比較し、不一致を示す場
合に不一致信号を出力する比較回路３１と、その不一致
信号の発生回数を所定数カウントした場合にエラー信号
を出力するカウンタ３２と、備えているので、実施の形
態１にかかる半導体集積回路による効果に加えて、半導
体集積回路の不正使用を防止し、内部回路において使用
される機密データの改ざんを防止することができる。

【０１００】（実施の形態３）つぎに、実施の形態３に
かかる半導体集積回路について説明する。実施の形態３
にかかる半導体集積回路は、実施の形態２にかかる半導
体集積回路の多重化ラッチ回路において、その回路構成
が異なる。よって、ここでは、多重化ラッチ回路につい
て説明する。

【０１０１】図７は、実施の形態３にかかる半導体集積
回路の多重化ラッチ回路４０の回路構成を示す回路図で
ある。図７において、多重化ラッチ回路４０は、特に、
実施の形態２において示した多重化ラッチ回路３０に、
さらに比較回路およびカウンタを付加し、各カウンタの
出力をＯＲゲートに入力して、そのＯＲゲートの出力を
動作停止信号としている。ラッチ回路２１および２３、
データバスドライバ２２および２４、ＮＡＮＤゲート２
５〜２８の構成と動作は、実施の形態１において説明し
たとおりであるので、ここではその説明を省略する。

【０１０２】図７において、比較回路４１および比較回
路４２は、ラッチ回路２１の出力と、ラッチ回路２３の
出力とに接続されており、ラッチ回路２１に記憶された
データとラッチ回路２３に記憶されたデータとの比較を
行う。

【０１０３】そして、比較回路４１および比較回路４２
は、比較したデータが不一致を示す場合に、それぞれ
“Ｈ”レベルを示す不一致信号を出力する。比較回路４
１から出力された不一致信号は、カウンタ４３に入力さ
れ、比較回路４２において出力された不一致信号は、カ
ウンタ４４に入力される。

【０１０４】カウンタ４３においては、比較回路４１か
ら入力される不一致信号の発生回数を計数し、計数結果
が所定回数に達した際に、“Ｈ”レベルを示す信号をＯ
Ｒゲート４５の一方の入力端子に入力する。また、カウ
ンタ４４においても同様に比較回路４２から入力される
不一致信号の発生回数を計数し、計数結果が所定回数に
達した際に、“Ｈ”レベルを示す信号をＯＲゲート４５
の他方の入力端子に入力する。ＯＲゲート４５は、カウ
ンタ４３および４４のいずれかにおいて計数結果が所定
回数に達した場合に、“Ｈ”レベルを示す信号を、前述
した動作停止信号をＣＰＵ１２に入力する。

【０１０５】ここで、比較回路４１および４２において
は、比較対象となるデータビットの数や構成が互いに異
なることを特徴とする。例えば、比較回路４１において
は、８ビットのデータ中、上位４ビットに対する比較を
行い、比較回路４２においては、８ビットのデータ中、
下位４ビットに対する比較を行うことができる。

【０１０６】なお、実施の形態３の説明において、特
に、設定されたセキュリティレベル数を、３つ以上とし
た場合には、最高位以外のセキュリティレベル毎に、メ
モリデータバス５上のデータと比較するデータビットの
数を変化させることができる。

【０１０７】図８は、実施の形態３にかかる比較回路の
動作を示す説明図であり、３つのセキュリティレベルが
設定されている場合のデータの比較例を示している。図
８（ａ）は、比較回路４１において比較対象となるセキ
ュリティレベルとデータビットの例を示しており、セキ
ュリティレベル１（最低位）、セキュリティレベル２、
セキュリティレベル３（最高位）にそれぞれ対応するラ
ッチ回路の相互間において、データのデータビット０、
１、２に対する比較を行うことを示している。

【０１０８】また、図８（ｂ）は、比較回路４２におい
て比較対象となるセキュリティレベルとデータビットの
例を示しており、データビット３および４に対しては、
セキュリティレベル２とセキュリィティレベル３にそれ
ぞれ対応するラッチ回路の相互間において比較を行い、
データビット５および６に対しては、セキュリティレベ
ル１〜３にそれぞれ対応するラッチ回路の相互間におい
て比較を行い、データビット７に対しては、セキュリテ
ィレベル１とセキュリィティレベル３にそれぞれ対応す
るラッチ回路の相互間において比較を行うことを示して
いる。

【０１０９】以上に説明したように実施の形態３にかか
る半導体集積回路によれば、実施の形態１にかかる半導
体集積回路の多重化ラッチ回路１６において、さらに、
最低位のセキュリティレベル１に対応するラッチ回路２
１のデータと、最高位のセキュリティレベル２に対応す
るラッチ回路２３のデータとを比較し、不一致を示す場
合に不一致信号を出力する複数の比較回路４１および４
２と、各比較回路に対応し、不一致信号の発生回数を所
定数カウントした場合に動作停止信号を出力するカウン
タ４３および４４と、を備えており、比較回路４１およ
び４２において、互いに比較対象とするデータビットの
数または構成が異なるので、実施の形態１にかかる半導
体集積回路による効果に加えて、半導体集積回路の不正
使用を防止し、内部回路において使用される機密データ
の改ざん防止をより一層高めることができる。

【０１１０】（実施の形態４）つぎに、実施の形態４に
かかる半導体集積回路について説明する。実施の形態４
にかかる半導体集積回路は、実施の形態１にかかる半導
体集積回路の多重化ラッチ回路において、その回路構成
が異なる。よって、ここでは、多重化ラッチ回路につい
て説明する。

【０１１１】図９は、実施の形態４にかかる半導体集積
回路の多重化ラッチ回路の回路構成を示す回路図であ
る。図９において、多重化ラッチ回路５０は、実施の形
態１において示した多重化ラッチ回路１６にＯＲゲート
５１を付加している。その他のラッチ回路２１および２
３、データバスドライバ２２および２４、ＮＡＮＤゲー
ト２５〜２８の構成と動作は、実施の形態１において説
明したとおりであるので、ここではその説明を省略す
る。

【０１１２】図９において、ＯＲゲート５１は、一方の
入力端子に、セキュリティレベル１を示すセキュリティ
信号であるＳＥＣＵ１信号を入力し、他方の入力端子
に、セキュリティレベル２を示すセキュリティ信号であ
るＳＥＣＵ２信号を入力しており、出力端子をＮＡＮＤ
ゲート２５の一方の入力端子に接続している。なお、Ｎ
ＡＮＤゲート２５の他方の入力端子は、書き込み信号で
あるＷＲＳ信号を入力する。

【０１１３】このＯＲゲート５１の存在により、多重化
ラッチ回路５０に対するデータの読み出し命令と、セキ
ュリティレベル１に対応するラッチ回路２１に対するデ
ータの書き込み命令については、実施の形態１において
示した図２の動作と同じであるが、セキュリティレベル
２に対応するラッチ回路２３に対するデータの書き込み
命令については動作が異なる。

【０１１４】多重化ラッチ回路５０に“Ｈ”レベルを示
す書き込み信号（ＷＲＳ信号）が入力された場合、ＮＡ
ＮＤゲート２５の一方の入力端子には“Ｈ”レベルの信
号が入力され、且つ他方の入力端子に入力される信号レ
ベルが“Ｈ”レベルを示す場合に限り、ＮＡＮＤゲート
２５の出力は“Ｌ”レベルを示して、ラッチ回路２１が
活性化される。

【０１１５】ＯＲゲート５１は、ＳＥＣＵ１信号または
ＳＥＣＵ２信号のいずれかが“Ｈ”レベルを示す場合
に、“Ｈ”レベルの信号を出力する。すなわち、セキュ
リティレベル１に対応するラッチ回路２１は、セキュリ
ティレベル１を示すＳＥＣＵ１信号が“Ｈ”レベルを示
す場合だけでなく、セキュリティレベル２を示すＳＥＣ
Ｕ２信号が“Ｈ”レベルを示す場合にも、活性化されて
ラッチ動作を行う。

【０１１６】よって、高位のセキュリティレベルに対応
するラッチ回路に記憶されるデータが、低位のセキュリ
ティレベルに対応するラッチ回路にも記憶される。これ
により、高位のセキュリティレベルに対する書き込みが
行われたデータを、低位のセキュリティレベルに対する
読み出し動作において読み出すことができ、不正者が、
この半導体集積回路において実行されるレジスタ制御の
流れを解析して不正プログラムを作成しようとする場
合、その解析を困難にすることが可能になる。

【０１１７】なお、実施の形態４においては、セキュリ
ティレベル数を２つとしたが、それ以上でも良く、その
場合にはラッチ回路とデータバスドライバからなる一時
記憶回路を各セキュリティレベルに対応させて備える必
要がある。特に、この場合、或るセキュリティレベルに
対応するラッチ回路に対して書き込み信号が入力され、
データの記憶を行う際に、そのセキュリティレベルより
低位のセキュリティレベルに対応するラッチ回路におい
ても、同じデータが記憶されるように、上記したような
ＯＲゲートを追加する。これにより、最高位のセキュリ
ティレベルに対応するラッチ回路に対してデータの書き
込み命令が発せられた場合でけでなく、どのセキュリテ
ィレベルに対応するラッチ回路に対しても、より低位の
セキュリティレベルに対応するラッチ回路が存在する場
合には、その低位のセキュリティレベルに対応するラッ
チ回路に、同じデータを記憶させることができる。

【０１１８】また、実施の形態４においては、実施の形
態２または３において説明した比較回路を付加して動作
させることもできる。

【０１１９】以上に説明したように実施の形態４にかか
る半導体集積回路によれば、実施の形態１にかかる半導
体集積回路の多重化ラッチ回路１６において、さらに、
高位のセキュリティレベルに対する書き込み動作の際
に、より低位のセキュリティレベルに対応するラッチ回
路に対しても、同じデータを記憶させているので、実施
の形態１にかかる半導体集積回路による効果に加えて、
この半導体集積回路を解析することによる不正プログラ
ムの作成をより困難にし、内部回路において使用される
機密データの改ざんを防止することができる。

【０１２０】（実施の形態５）つぎに、実施の形態５に
かかる半導体集積回路について説明する。実施の形態５
にかかる半導体集積回路は、実施の形態１にかかる半導
体集積回路の多重化ラッチ回路において、その回路構成
が異なる。よって、ここでは、多重化ラッチ回路につい
て説明する。

【０１２１】図１０は、実施の形態５にかかる半導体集
積回路の多重化ラッチ回路６０の回路構成を示す回路図
である。図１０において、多重化ラッチ回路６０は、Ｃ
ＰＵデータバス４上のデータＤ４〜Ｄ７を入力するラッ
チ回路６１と、ラッチ回路６１に記憶されたデータを読
み出し、読み出したデータをＣＰＵデータバス４上にデ
ータＤ４〜Ｄ７として出力するデータバスドライバ６２
と、ＣＰＵデータバス４上のデータＤ０〜Ｄ３を入力
し、セキュリティレベル１に対応するラッチ回路６３
と、ラッチ回路６３に記憶されたデータを読み出し、読
み出したデータをＣＰＵデータバス４上にデータＤ０〜
Ｄ３として出力し、セキュリティレベル１に対応するデ
ータバスドライバ６２と、ＣＰＵデータバス４上のデー
タＤ０〜Ｄ３を入力し、セキュリティレベル２に対応す
るラッチ回路６５と、ラッチ回路６５に記憶されたデー
タを読み出し、読み出したデータをＣＰＵデータバス４
上にデータＤ０〜Ｄ３として出力し、セキュリティレベ
ル２に対応するデータバスドライバ６６と、を備える。

【０１２２】なお、ラッチ回路６１、６３および６５
と、データバスドライバ６２、６４および６６は、それ
ぞれイネーブル端子に“Ｌ”レベルの信号を入力するこ
とで活性化される。

【０１２３】また、多重化ラッチ回路６０は、４つのＮ
ＡＮＤゲート６７〜７０を備えている。ＮＡＮＤゲート
６７は、その出力をラッチ回路６３のイネーブル端子に
接続しており、一方の入力端子からＳＥＣＵ１信号を入
力し、他方の入力端子からＷＲＳ信号を入力する。よっ
て、ＮＡＮＤゲート６７は、ＳＥＣＵ１信号およびＷＲ
Ｓ信号がともに“Ｈ”レベルを示す場合に限り、“Ｌ”
レベルを示す信号を出力し、ラッチ回路６３を活性化、
すなわちＣＰＵデータバス４上のデータＤ０〜Ｄ３をラ
ッチして記憶させることができる。

【０１２４】ＮＡＮＤゲート６８は、その出力をデータ
バスドライバ６４のイネーブル端子に接続しており、一
方の入力端子からＳＥＣＵ１信号を入力し、他方の入力
端子からＲＤＳ信号を入力する。よって、ＮＡＮＤゲー
ト６８は、ＳＥＣＵ１信号およびＲＤＳ信号がともに
“Ｈ”レベルを示す場合に限り、“Ｌ”レベルを示す信
号を出力し、データバスドライバ６４を活性化、すなわ
ちＣＰＵデータバス４上に、ラッチ回路６３に記憶され
たデータをデータＤ０〜Ｄ３として出力させることがで
きる。

【０１２５】ＮＡＮＤゲート６９は、その出力をラッチ
回路６５のイネーブル端子に接続しており、一方の入力
端子からＳＥＣＵ２信号を入力し、他方の入力端子から
ＷＲＳ信号を入力する。よって、ＮＡＮＤゲート６９
は、ＳＥＣＵ２信号およびＷＲＳ信号がともに“Ｈ”レ
ベルを示す場合に限り、“Ｌ”レベルを示す信号を出力
し、ラッチ回路６５を活性化、すなわちＣＰＵデータバ
ス４上のデータＤ０〜Ｄ３をラッチして記憶させること
ができる。

【０１２６】ＮＡＮＤゲート７０は、その出力をデータ
バスドライバ６６のイネーブル端子に接続しており、一
方の入力端子からＳＥＣＵ２信号を入力し、他方の入力
端子からＲＤＳ信号を入力する。よって、ＮＡＮＤゲー
ト６６は、ＳＥＣＵ２信号およびＲＤＳ信号がともに
“Ｈ”レベルを示す場合に限り、“Ｌ”レベルを示す信
号を出力し、データバスドライバ６６を活性化、すなわ
ちＣＰＵデータバス４上に、ラッチ回路６５に記憶され
たデータをデータＤ０〜Ｄ３として出力させることがで
きる。

【０１２７】さらに、最高位のセキュリティレベルであ
るセキュリティレベル２に対応するラッチ回路６５の出
力およびデータバスドライバ６６の入力は、データＭＤ
０〜ＭＤ３に対応して接続されている。よって、ラッチ
回路６５に記憶されたデータは、データＭＤ０〜ＭＤ３
として、内部回路へ出力することかできる。

【０１２８】従って、多重化ラッチ回路６０は、最高位
のセキュリティレベルを示すセキュリティレベル信号が
“Ｈ”レベルとして入力された場合に限り、最高位のセ
キュリティレベルに対応したラッチ回路またはデータバ
スドライバを介して、ＣＰＵデータバス４との接続を果
たし、かつ内部回路へのアクセスを可能にする。

【０１２９】さらに、多重化ラッチ回路６０は、２つの
インバータ７１および７２を備えている。インバータ７
１は、その出力をラッチ回路６１のイネーブル端子に接
続しており、入力端子からＷＲＳ信号を入力する。よっ
て、インバータ７１は、ＷＲＳ信号が“Ｈ”レベルを示
す場合に限り、“Ｌ”レベルを示す信号を出力し、ラッ
チ回路６１を活性化、すなわちＣＰＵデータバス４上の
データＤ４〜Ｄ７をラッチして記憶させることができ
る。

【０１３０】インバータ７２は、その出力をデータバス
ドライバ６２のイネーブル端子に接続しており、入力端
子からＲＤＳ信号を入力する。よって、インバータ７２
は、ＲＤＳ信号が“Ｈ”レベルを示す場合に限り、
“Ｌ”レベルを示す信号を出力し、データバスドライバ
６２を活性化、すなわちＣＰＵデータバス４上に、ラッ
チ回路６１に記憶されたデータをデータＤ４〜Ｄ７とし
て出力させることができる。

【０１３１】以上のように、各セキュリティレベルに対
応して備えられるラッチ回路およびデータバスドライバ
において、データの一部のビットを割り当て、残りのビ
ットに対するデータの入出力を１つのラッチ回路とデー
タバスドライバとの組によって行っているので、ラッチ
回路に必要なラッチ数を減少させ、回路規模の増大を防
ぐことができる。なお、各セキュリティレベルに対応し
て備えられるラッチ回路およびデータバスドライバに対
して割り当てられるビットは、ＣＰＵデータバス４上に
おいて連続したビットでもよいし、飛び飛びでもよく、
その割り当て数も設計上適宜選択可能である。

【０１３２】なお、実施の形態５においては、セキュリ
ティレベル数を２つとしたが、それ以上でも良く、その
場合にもラッチ回路とデータバスドライバからなる一時
記憶回路を各セキュリティレベルに対応させて備える必
要がある。

【０１３３】また、実施の形態５においては、実施の形
態２または３において説明した比較回路を付加して動作
させることもでき、実施の形態４において説明したＯＲ
ゲートを付加して動作させることもできる。

【０１３４】以上に説明したように実施の形態５にかか
る半導体集積回路によれば、多重化ラッチ回路６０によ
って、ＣＰＵデータバス４上の一部のデータに対してＣ
ＰＵ１２と内部回路とを中継する第１のラッチ回路６１
および第１のデータバスドライバ６２と、ＣＰＵ１２か
らの書き込み命令およびセキュリティレベル信号に応じ
て、ＣＰＵ１２からＣＰＵデータバス４上の他部のデー
タを入力して記憶する第２のラッチ回路６３および６５
と、ＣＰＵ１２からの読み出し命令および前記セキュリ
ティレベル信号に応じて、ラッチ回路６３および６５に
記憶されたデータをＣＰＵ１２に出力する第２のデータ
バスドライバ６４および６６とからなる、所定のセキュ
リティレベル数の組を、設けて、最高位のセキュリティ
レベルに対応する第２のラッチ回路６３および６５に記
憶されたデータのみを内部回路に出力するので、実施の
形態１にかかる半導体集積回路による効果に加えて、ラ
ッチ回路に必要なラッチ数を減少させ、回路規模の増大
を防ぐことができる。

【０１３５】（実施の形態６）つぎに、実施の形態６に
かかる半導体集積回路について説明する。実施の形態６
にかかる半導体集積回路は、実施の形態１にかかる半導
体集積回路の多重化ラッチ回路において、その回路構成
が異なる。よって、ここでは、多重化ラッチ回路につい
て説明する。

【０１３６】図１１は、実施の形態６にかかる半導体集
積回路の多重化回路８０の回路構成を示す回路図であ
る。図１１において、多重化回路８０は、ＣＰＵデータ
バス４上のデータＤ０〜Ｄ７を入力するラッチ回路８１
と、ラッチ回路８１に記憶されたデータを読み出し、読
み出したデータをＣＰＵデータバス４上にデータを出力
するデータバスドライバ８２と、を備えている。なお、
ラッチ回路８１およびデータバスドライバ８２は、それ
ぞれイネーブル端子に“Ｌ”レベルの信号を入力するこ
とで活性化される。

【０１３７】図１１においては、上述したセキュリティ
レベル数を４つにした多重化回路８０を示しており、セ
キュリティレベル１〜４を示すセキュリティ信号は、そ
れぞれＳＥＣＵ１信号、ＳＥＣＵ２信号、ＳＥＣＵ３信
号およびＳＥＣＵ４信号に対応する。よって、この例で
は、ＳＥＣＵ４信号が最高位のセキュリティレベルを示
す信号である。

【０１３８】また、多重化回路８０は、２つのＮＡＮＤ
ゲート８３および８４を備えている。ＮＡＮＤゲート８
３は、その出力をラッチ回路８１のイネーブル端子に接
続しており、一方の入力端子からＳＥＣＵ４信号を入力
し、他方の入力端子からＷＲＳ信号を入力する。よっ
て、ＮＡＮＤゲート８３は、ＳＥＣＵ４信号およびＷＲ
Ｓ信号がともに“Ｈ”レベルを示す場合に限り、“Ｌ”
レベルを示す信号を出力し、ラッチ回路８１を活性化、
すなわちＣＰＵデータバス４上のデータＤ０〜Ｄ７をラ
ッチして記憶させることができる。

【０１３９】ＮＡＮＤゲート８４は、その出力をデータ
バスドライバ８２のイネーブル端子に接続しており、一
方の入力端子からＳＥＣＵ４信号を入力し、他方の入力
端子からＲＤＳ信号を入力する。よって、ＮＡＮＤゲー
ト８４は、ＳＥＣＵ４信号およびＲＤＳ信号がともに
“Ｈ”レベルを示す場合に限り、“Ｌ”レベルを示す信
号を出力し、データバスドライバ８２を活性化、すなわ
ちＣＰＵデータバス４上に、ラッチ回路８１に記憶され
たデータを出力させることができる。

【０１４０】さらに、ラッチ回路８１の出力Ｑ０〜Ｑ７
およびデータバスドライバ８２の入力は、内部回路に接
続されている。よって、ラッチ回路８１に記憶されたデ
ータは、データＭＤ０〜ＭＤ７として、内部回路に出力
することかできる。

【０１４１】また、多重化回路８０は、ＣＰＵデータバ
スに接続され、ＷＲＳ信号とＲＤＳ信号を入力するＲＡ
Ｍ８５と、エンコーダ８６とを備えている。エンコーダ
８６は、ＳＥＣＵ１信号、ＳＥＣＵ２信号およびＳＥＣ
Ｕ３信号を入力し、これらセキュリティ信号に基づいて
ＲＡＭ８５上のアドレスを示すＡ０信号およびＡ１信号
と、ＲＡＭ８５に対するイネーブル信号を示すＥＮ信号
とをＲＡＭ８５に入力する。

【０１４２】ＲＡＭ８５は、実施の形態１〜５において
説明した最高位以外のセキュリティレベルに対応するラ
ッチ回路およびデータバスドライバに相当する。例え
ば、ＷＲＳ信号およびＳＥＣＵ１信号が“Ｈ”レベルを
示す場合、すなわちＣＰＵ１２からセキュリティレベル
１に対する書き込み命令が発せられた場合には、まず、
エンコーダ８６は、ＳＥＣＵ１信号に対応するアドレス
値をＡ０信号およびＡ１信号としてＲＡＭ８５に入力す
る。この際、“Ｈ”レベルを示すＥＮ信号も同時にＲＡ
Ｍ８５に入力する。ＲＡＭ８５においては、入力された
Ａ０信号およびＡ１信号からＲＡＭ８５内の記憶領域を
特定し、“Ｈ”レベルを示すＷＲＳ信号の入力によっ
て、ＣＰＵデータバス４上のデータを特定した記憶領域
に記憶する。

【０１４３】一方、ＲＤＳ信号およびＳＥＣＵ１信号が
“Ｈ”レベルを示す場合、すなわちＣＰＵ１２からセキ
ュリティレベル１に対する読み出し命令が発せられた場
合には、エンコーダ８６は、ＳＥＣＵ１信号に対応する
アドレス値をＡ０信号およびＡ１信号としてＲＡＭ８５
に入力する。この際、“Ｈ”レベルを示すＥＮ信号も同
時にＲＡＭ８５に入力する。ＲＡＭ８５においては、入
力されたＡ０信号およびＡ１信号からＲＡＭ８５内の記
憶領域を特定し、“Ｈ”レベルを示すＲＤＳ信号の入力
によって、特定した記憶領域に記憶されているデータを
ＣＰＵデータバス４上に出力する。

【０１４４】このように、最高位以外のセキュリティレ
ベルを示すセキュリティ信号であるＳＥＣＵ１信号、Ｓ
ＥＣＵ２信号およびＳＥＣＵ３信号が発せられた場合
は、ＣＰＵ１２は、内部回路にアクセスできず、ＲＡＭ
８５内の記憶領域に対してのみのデータ入出力を行う。

【０１４５】従って、多重化回路８０は、最高位のセキ
ュリティレベルを示すセキュリティレベル信号が“Ｈ”
レベルとして入力された場合に限り、最高位のセキュリ
ティレベルに対応したラッチ回路またはデータバスドラ
イバを介して、ＣＰＵデータバス４との接続を果たし、
内部回路へのアクセスを可能にする。

【０１４６】なお、上述した最高位のセキュリティレベ
ルに対応するラッチ回路８１およびデータバスドライバ
８２は、ＲＡＭ８５およびエンコーダ８６に含めて構成
することもできる。また、ＲＡＭ８５は、揮発性メモリ
に限らず、不揮発性メモリ、例えばＦＲＡＭでもよい。

【０１４７】また、実施の形態６においては、セキュリ
ティレベル数を４つとしたが、それ以上でも以下でも良
いが、最高位以外のセキュリティレベルに対応する構成
をＲＡＭ上において実現しているので、比較的多数のセ
キュリティレベル数に対しても、ラッチ回路およびデー
タバスドライバを使用する場合に比較して、回路規模の
増大を最小限に抑えることができる。

【０１４８】以上に説明したように実施の形態６にかか
る半導体集積回路によれば、多重化ラッチ回路８０によ
って、ＣＰＵ１２からの書き込み命令および最高位のセ
キュリティレベル信号に応じて、ＣＰＵ１２からＣＰＵ
データバス４上のデータを入力して記憶するラッチ回路
８１と、ＣＰＵ１２からの読み出し命令および前記セキ
ュリティレベル信号に応じて、ラッチ回路８１に記憶さ
れたデータをＣＰＵ１２に出力するデータバスドライバ
８２とからなる組と、最高位以外のセキュリティレベル
信号に応じてアドレス信号を出力するエンコーダ８６
と、ＣＰＵ１２からの書き込み／読み出し命令とエンコ
ーダ８６からのアドレス信号に応じて、ＣＰＵ１２に対
してデータを入出力するＲＡＭ８５と、を備え、ＣＰＵ
１２は、最高位のセキュリティレベルを示すセキュリテ
ィ信号に対してのみ、内部回路へのアクセスを行うこと
ができるので、実施の形態１にかかる半導体集積回路に
よる効果に加えて、比較的多数のセキュリティレベル数
に対しても、ラッチ回路およびデータバスドライバを使
用する場合に比較して、回路規模の増大を最小限に抑え
ることができる。特に、セキュリティレベル数が多い場
合に有効となる。

【０１４９】なお、実施の形態１〜６において、ＣＰＵ
データバスまたはメモリデータバスに出力されるデータ
を８ビットとしたが、特に、そのビット数は問わない。

【０１５０】

【発明の効果】以上、説明したとおり、請求項１の発明
によれば、所定のセキュリティレベルのデータのみを当
該データを利用する所定回路へ出力することができ、そ
れ以外のセキュリティレベルのデータは書き込み処理を
おこなっても前記所定回路へ出力させないようにするこ
とができるので、所定回路において利用するデータの改
ざんを防止するとともに、当該データを改ざんする不正
プログラムが作成・改良されるためのヒントの取得を困
難にするセキュリティ機能を有した半導体集積回路を提
供することができるという効果を奏する。

【０１５１】また、請求項２の発明によれば、セキュリ
ティレベルに対応した記憶回路に記憶されたデータを出
力することにより、操作者に対して所定回路へのデータ
の書き込みがなされたように見せかけることができ、請
求項１の発明よりも不正使用者による不正プログラムに
よる対応をさらに困難にし、より確実にデータの改ざん
を防止することが可能な半導体集積回路を提供すること
ができるという効果を奏する。

【０１５２】また、請求項３の発明によれば、データの
不一致が所定回数に達すると動作停止信号が出力される
ことにより、不正書き込みを所定回数以上行えないよう
にすることができるので、請求項１または２の発明より
もデータを改ざんする不正プログラムが作成・改良され
るためのヒントの取得を困難にし、より確実にデータの
改ざんを防止することが可能な半導体集積回路を提供す
ることができるという効果を奏する。

【０１５３】また、請求項４の発明によれば、比較する
データのビットを記憶回路ごとに変更し、変更したビッ
トのみを比較するので、すべてのビットについて比較す
る必要がなく、請求項３の発明よりさらに高速でデータ
の比較ができ、より効率的にデータの改ざんを防止する
ことが可能な半導体集積回路を提供することができると
いう効果を奏する。

【０１５４】また、請求項５の発明によれば、所定のセ
キュリティレベルに対応する記憶回路に記憶されるデー
タと同一のデータをそれ以外の記憶回路に記憶すること
により、実際に所定回路において使用する書き込みデー
タについて、操作者に対して正しくデータの書き込みが
なされたように見せかけることができるので、請求項１
〜４の発明よりもデータを改ざんする不正プログラムが
作成・改良されるためのヒントの取得を困難にし、より
確実にデータの改ざんを防止することが可能な半導体集
積回路を提供することができるという効果を奏する。

【０１５５】また、請求項６の発明によれば、所定回路
に書き込むデータの一部のみをレジスタの所定の記憶回
路に記憶するので、当該記憶回路の容量を小さくできる
とともに、レジスタにおけるデータの書き込み／読み出
し処理を高速でおこなうことができ、より効率的にデー
タの改ざんを防止することが可能な半導体集積回路を提
供することができるという効果を奏する。

【０１５６】また、請求項７の発明によれば、記憶回路
をラッチ回路によって実現するので、データの書き込み
／読み出しを高速でおこなうことができ、より効率的に
データの改ざんを防止することが可能な半導体集積回路
を提供することができるという効果を奏する。

【０１５７】また、請求項８の発明によれば、記憶回路
をＲＡＭまたはＦＲＡＭによって実現するので、レジス
タを小型化することができ、より効率的にデータの改ざ
んを防止することが可能な半導体集積回路を提供するこ
とができるという効果を奏する。

【図面の簡単な説明】

【図１】実施の形態１にかかる半導体集積回路の概略構
成を示すブロック図である。

【図２】実施の形態１にかかる多重化ラッチ回路の回路
構成を示す回路図である。

【図３】実施の形態１にかかるラッチ回路およびデータ
バスドライバの回路構成を示す回路図である。

【図４】実施の形態１にかかる半導体集積回路において
不正プログラムを実行させた場合の動作を示す説明図で
ある。

【図５】実施の形態２にかかる半導体集積回路の多重化
ラッチ回路の回路構成を示す回路図である。

【図６】実施の形態２にかかる比較回路の動作を示す説
明図である。

【図７】実施の形態３にかかる半導体集積回路の多重化
ラッチ回路の回路構成を示す回路図である。

【図８】実施の形態３にかかる比較回路の動作を示す説
明図である。

【図９】実施の形態４にかかる半導体集積回路の多重化
ラッチ回路の回路構成を示す回路図である。

【図１０】実施の形態５にかかる半導体集積回路の多重
化ラッチ回路の回路構成を示す回路図である。

【図１１】実施の形態６にかかる半導体集積回路の多重
化回路の回路構成を示す回路図である。

【図１２】従来における半導体集積回路の概略構成を示
すブロック図である。

【図１３】従来における半導体集積回路においてレジス
タ制御を行うプログラムを示す説明図である。

【図１４】従来における半導体集積回路において実行さ
れる不正プログラムの例を示す説明図である。

【図１５】従来における半導体集積回路において不正プ
ログラムを実行させた場合の動作を示す説明図である。

【符号の説明】

１アドレスバス２，３コントロールバス４ＣＰＵデータバス１０，１００半導体集積回路１１，１０１通信インターフェース１２，１０２ＣＰＵ１３，１０３ＲＯＭ１４，８５，１０４ＲＡＭ１５，１０５不揮発性メモリ１６，３０，４０，５０，６０多重化ラッチ回路２１，２３，６１，６３，６５，８１ラッチ回路２２，２４，６２，６４，６６，８２データバスドラ
イバ２５〜２８，６７〜７０，８３，８４ＮＡＮＤゲート３１，４１，４２比較回路３２，４３，４４カウンタ４５，４６，５１ＯＲゲート７１，７２インバータ８０多重化回路８６エンコーダ

Claims

【特許請求の範囲】

【請求項１】書き込みデータを記憶する複数の記憶回
路を備え、前記データを当該データの書き込み／読み出
しに関するセキュリティレベルに対応して前記複数の記
憶回路のうちの所定の記憶回路に記憶するとともに、前
記セキュリティレベルのうち所定のセキュリティレベル
に対応する記憶回路のみを前記データを利用する所定回
路と接続するレジスタを有することを特徴とする半導体
集積回路。
【請求項２】前記レジスタは、データの読み出し要求があった場合に前記複数の記憶回
路のうち前記セキュリティレベルに対応する記憶回路に
記憶されたデータを出力する出力回路を備えたことを特
徴とする請求項１に記載の半導体集積回路。
【請求項３】前記レジスタは、新たにデータが前記セキュリティレベルに対応する記憶
回路に記憶された際に、当該データと、前記所定のセキ
ュリティレベルに対応する記憶回路に記憶されているデ
ータとを比較し、比較したデータが不一致である場合に
不一致信号を出力する１または複数の比較回路と、前記比較回路から出力された不一致信号を計数し、計数
結果が所定数に達した場合に動作停止信号を出力する１
または複数のカウンタ回路と、を備えたことを特徴とする請求項１または２に記載の半
導体集積回路。
【請求項４】前記比較回路は、比較されるデータが記
憶される記憶回路ごとに比較するデータのビットを変更
することを特徴とする請求項３に記載の半導体集積回
路。
【請求項５】前記レジスタは、前記記憶回路に記憶されるデータと同一のデータを当該
記憶回路が対応するセキュリティレベルよりも低位のセ
キュリティレベルに対応する記憶回路に記憶することを
特徴とする請求項１〜４のいずれか１つに記載の半導体
集積回路。
【請求項６】前記レジスタは、書き込みされたデータのうちの一部のデータを前記記憶
回路に記憶することを特徴とする請求項１〜５のいずれ
か一つに記載の半導体集積回路。
【請求項７】前記記憶回路は、ラッチ回路により構成
されることを特徴とする請求項１〜６のいずれか一つに
記載の半導体集積回路。
【請求項８】前記複数の記憶回路は、１または複数の
ＲＡＭまたはＦＲＡＭにより構成されることを特徴とす
る請求項１〜６のいずれか一つに記載の半導体集積回
路。