JP2929696B2 - シングルチップマイクロコンピュータ - Google Patents
シングルチップマイクロコンピュータInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はシングルチップマイクロコンピュータに関
し、特に単一半導体基板上にメモリ機能及びコンピュー
タ機能を集積したシングルチップマイクロコンピュータ
に関する。
し、特に単一半導体基板上にメモリ機能及びコンピュー
タ機能を集積したシングルチップマイクロコンピュータ
に関する。
近年のLSI製造技術の進歩により、シングルチップマ
イクロコンピュータ（以下シングルチップマイコンと呼
ぶ）の分野においても高集積化が進み、単位機能当たり
のコストの低下も著しくなってきている。
イクロコンピュータ（以下シングルチップマイコンと呼
ぶ）の分野においても高集積化が進み、単位機能当たり
のコストの低下も著しくなってきている。
従来、銀行などの金融機関においては磁気カードが主
に使用されてきたが、磁気カードは記憶容量が少なく、
またセキュリティの面で問題があり、最近では不正使
用、偽造など多くの犯罪が頻発し、大きな社会問題とな
っている。そこでこの磁気カードに代るものとして、シ
ングルチップマイコンを搭載したICカードが登場し、国
内外において実用化に向けて大規模な実験が進んでい
る。このICカードは磁気カードに比べ、記憶容量も数段
大きく、またカード内にコンピュータ機能を内蔵してい
るのでセキュリティの面でも格段の信頼度がある。
に使用されてきたが、磁気カードは記憶容量が少なく、
またセキュリティの面で問題があり、最近では不正使
用、偽造など多くの犯罪が頻発し、大きな社会問題とな
っている。そこでこの磁気カードに代るものとして、シ
ングルチップマイコンを搭載したICカードが登場し、国
内外において実用化に向けて大規模な実験が進んでい
る。このICカードは磁気カードに比べ、記憶容量も数段
大きく、またカード内にコンピュータ機能を内蔵してい
るのでセキュリティの面でも格段の信頼度がある。
一般にシングルチップマイコンを搭載したICカードに
おいて、データメモリの大部分にUVEPROM（Ultra−Viol
et Erasable Programmable ROM）またはEEPROM（Electr
ical Erasable Programmable ROM）を使用しており（以
後UVEPROM,EEPROMを総じてPROMと称する）、そのデータ
メモリをいくつかの領域に分解しそのアクセスを管理し
ている。
おいて、データメモリの大部分にUVEPROM（Ultra−Viol
et Erasable Programmable ROM）またはEEPROM（Electr
ical Erasable Programmable ROM）を使用しており（以
後UVEPROM,EEPROMを総じてPROMと称する）、そのデータ
メモリをいくつかの領域に分解しそのアクセスを管理し
ている。
銀行などの金融機関の発行するキャッシュカード、ク
レジットカードとしてICカードを使用する場合、この分
解されたデータメモリの一部をシークレット・ゾーン
（Secret Zone）と呼び、銀行の口座番号、ICナンバ
ー，シークレットナンバーなど機密性の高いデータを格
納するのに使用している。
レジットカードとしてICカードを使用する場合、この分
解されたデータメモリの一部をシークレット・ゾーン
（Secret Zone）と呼び、銀行の口座番号、ICナンバ
ー，シークレットナンバーなど機密性の高いデータを格
納するのに使用している。
このシークレット・ゾーンはICカードの不正使用、偽
造を防止する上で重要な部分であって、使用時にはソフ
トウェアによりこの領域に対するアクセスを管理し、特
別な場合だけこの領域に対しアクセスできるようになっ
ている。
造を防止する上で重要な部分であって、使用時にはソフ
トウェアによりこの領域に対するアクセスを管理し、特
別な場合だけこの領域に対しアクセスできるようになっ
ている。
第６図に従来のシングルチップマイコンのブロック図
を示す。同図において、メモリ部３はユーザプログラム
格納及びデータの格納に用いる読み出し専用または、読
み出し書込みともに可能なメモリである。内部バス４は
アドレス及びデータを時分割に転送し、内部バス８は、
テストモード時に、外部端子10を介して内部バス４にア
ドレス及びデータを転送する際に用いる時分割バスであ
る。
を示す。同図において、メモリ部３はユーザプログラム
格納及びデータの格納に用いる読み出し専用または、読
み出し書込みともに可能なメモリである。内部バス４は
アドレス及びデータを時分割に転送し、内部バス８は、
テストモード時に、外部端子10を介して内部バス４にア
ドレス及びデータを転送する際に用いる時分割バスであ
る。
中央処理装置（以下CPUと呼ぶ）２は、メモリ部３に
格納したプログラムに従って、データ処理を行なう。周
辺部６は、チップ外部との通信を行なうためのポート等
から構成され、内部バス４を介してデータを外部端子6a
に入出力する機能を持つ。
格納したプログラムに従って、データ処理を行なう。周
辺部６は、チップ外部との通信を行なうためのポート等
から構成され、内部バス４を介してデータを外部端子6a
に入出力する機能を持つ。
PROM5はデータメモリとしてUVEPROMまたはEEPROMから
構成し、メモリ内にはシークレット・ゾーン5aを有し、
カードのIDナンバー，シークレットナンバー，口座番号
等を格納しており、CPU2の命令により読み出し及び書込
みを行なう。このシークレット・ゾーン5aへのアクセス
管理は、ユーザがソフトウェアにより行なっている。
構成し、メモリ内にはシークレット・ゾーン5aを有し、
カードのIDナンバー，シークレットナンバー，口座番号
等を格納しており、CPU2の命令により読み出し及び書込
みを行なう。このシークレット・ゾーン5aへのアクセス
管理は、ユーザがソフトウェアにより行なっている。
端子15は、テストモード時にそのレベルが“1"となる
外部入力端子であり、この時インバータ７の出力が“0"
となるため、内部バス４にはPROM5のみ接続され、PROM5
へのアクセスがチップ外部より直接可能となる。
外部入力端子であり、この時インバータ７の出力が“0"
となるため、内部バス４にはPROM5のみ接続され、PROM5
へのアクセスがチップ外部より直接可能となる。
端子10は、内部バス８を介してアドレス及びデータを
外部に入出力する端子であり、内部バス４に接続されて
いる。
外部に入出力する端子であり、内部バス４に接続されて
いる。
端子12は、CPU2の出力するCPUクロック11を出力する
端子である。端子13は、CPU2をリセットする端子であ
り、そのレベルが“1"の時、リセット信号14が“1"とな
り、CPU2をリセットする。
端子である。端子13は、CPU2をリセットする端子であ
り、そのレベルが“1"の時、リセット信号14が“1"とな
り、CPU2をリセットする。
次に、テスト時の動作を説明する。端子13のレベルを
“1"のまま、端子15を“1"とし、端子13をCPUクロック1
1の立ち下がりに同期して“0"とする。この時、テスト
信号９は“1"となり、インバータ７の出力は“0"となる
ので、CPU2、メモリ部３、周辺部６は内部バス４から電
気的に切り離される。従って、内部バス４に接続されて
いるのはPROM5のみとなる。
“1"のまま、端子15を“1"とし、端子13をCPUクロック1
1の立ち下がりに同期して“0"とする。この時、テスト
信号９は“1"となり、インバータ７の出力は“0"となる
ので、CPU2、メモリ部３、周辺部６は内部バス４から電
気的に切り離される。従って、内部バス４に接続されて
いるのはPROM5のみとなる。
この状態で外部端子10、内部バス８を介してアドレス
及びデータをPROM5に入力し、データの読み出し及び書
込みを行なう。この時、シークレットゾーン5aのアドレ
スを入力すれば容易にゾーン内データにアクセス可能で
ある。従って、データリード及びライトが容易に行なえ
ることとなる。
及びデータをPROM5に入力し、データの読み出し及び書
込みを行なう。この時、シークレットゾーン5aのアドレ
スを入力すれば容易にゾーン内データにアクセス可能で
ある。従って、データリード及びライトが容易に行なえ
ることとなる。
以上述べたように従来のシングルチップマイコンにお
いては、秘匿データを格納するシークレット・ゾーンに
対するアクセス管理をすべてユーザーのソフトウェアに
より行なっている。このようなシングルチップマイコン
をカードに搭載した場合、テストモードを使用すること
により、シークレット・ゾーンに対し不当なデータアク
セスを行なうことが可能である。さらに、データメモリ
に電気消去型読み出し専用メモリ（EEPROM）が使用され
ている場合には、書込み命令が実行されるとPROM内部で
自動的に書込み用の電圧が生成されるので、シークレッ
ト・ゾーンに対し、不当な書込みが容易に行なうことが
可能である。
いては、秘匿データを格納するシークレット・ゾーンに
対するアクセス管理をすべてユーザーのソフトウェアに
より行なっている。このようなシングルチップマイコン
をカードに搭載した場合、テストモードを使用すること
により、シークレット・ゾーンに対し不当なデータアク
セスを行なうことが可能である。さらに、データメモリ
に電気消去型読み出し専用メモリ（EEPROM）が使用され
ている場合には、書込み命令が実行されるとPROM内部で
自動的に書込み用の電圧が生成されるので、シークレッ
ト・ゾーンに対し、不当な書込みが容易に行なうことが
可能である。
上述したように、従来のデータメモリにおいて、アク
セス保護の領域であるシークレット・ゾーンへのアクセ
スを管理しているシングルチップマイコンにおいては、
内蔵PROMへのアクセス管理をすべてソフトウェアによっ
て行なっているので、テストモード時に容易にアクセス
可能であり、不正のアクセスが行なわれてシークレット
・ゾーン内のデータが悪用されたり、また故意にデータ
が書き換えられる危険性が在るという欠点が存在した。
セス保護の領域であるシークレット・ゾーンへのアクセ
スを管理しているシングルチップマイコンにおいては、
内蔵PROMへのアクセス管理をすべてソフトウェアによっ
て行なっているので、テストモード時に容易にアクセス
可能であり、不正のアクセスが行なわれてシークレット
・ゾーン内のデータが悪用されたり、また故意にデータ
が書き換えられる危険性が在るという欠点が存在した。
本発明の目的は、シークレットゾーンに対する不当な
データアクセスを防止できるシングルチップマイクロコ
ンピュータを提供することにある。
データアクセスを防止できるシングルチップマイクロコ
ンピュータを提供することにある。
本発明のシングルチップマイコンは、複数のパスワー
ドを格納したPROMと、シフトレジスタと、外部からシリ
アルに入力されるデータを格納するシフトレジスタと、
前記シフトレジスタへの入力ビット数をカウントする第
１のカウンタと、前記シフトレジスタへのデータ入力回
数をカウントする第２のカウンタと、前記第２のカウン
タの値に対応した前記複数のパスワードのうち１つのパ
スワードのアドレス値と前記シフトレジスタに格納され
た値を比較して一致した場合のみ前記PROMに対するアク
セスを許可する比較手段とを有することを特徴とする。
ドを格納したPROMと、シフトレジスタと、外部からシリ
アルに入力されるデータを格納するシフトレジスタと、
前記シフトレジスタへの入力ビット数をカウントする第
１のカウンタと、前記シフトレジスタへのデータ入力回
数をカウントする第２のカウンタと、前記第２のカウン
タの値に対応した前記複数のパスワードのうち１つのパ
スワードのアドレス値と前記シフトレジスタに格納され
た値を比較して一致した場合のみ前記PROMに対するアク
セスを許可する比較手段とを有することを特徴とする。
次に本発明の第１の実施例について第１図を用いて説
明する。第１図は本発明の第１の実施例のシングルチッ
プマイコンのブロック図である。まず構成について説明
する。本実施例のシングルチップマイコンは、第６図に
示す従来例の回路構成にテスト回路17を追加した構成と
なっている。従って、以下テスト回路17を中心に説明す
る。
明する。第１図は本発明の第１の実施例のシングルチッ
プマイコンのブロック図である。まず構成について説明
する。本実施例のシングルチップマイコンは、第６図に
示す従来例の回路構成にテスト回路17を追加した構成と
なっている。従って、以下テスト回路17を中心に説明す
る。
テスト回路17は、CPUの出力するクロック信号11に同
期して外部端子19よりシリアルにデータを入力し、アド
レス信号100でアドレス指定するPROM5内のシークレット
・ゾーン5a内に格納した複数パスワードのうちの１個の
値と上記入力データを比較して、一致する場合のみテス
トモードを許可する機能を有する。
期して外部端子19よりシリアルにデータを入力し、アド
レス信号100でアドレス指定するPROM5内のシークレット
・ゾーン5a内に格納した複数パスワードのうちの１個の
値と上記入力データを比較して、一致する場合のみテス
トモードを許可する機能を有する。
以下、テスト回路17についての詳細な構成及び動作を
第２図を用いて説明する。
第２図を用いて説明する。
テスト回路17はシフトレジスタ20,比較回路22,カウン
タ24,カウンタ101から構成されるブロックである。シフ
トレジスタ20は、リセット信号14が“0"で、シフト許可
信号28が“1"の時、CPUクロック11の立ち下がりに同期
して信号線18上の10ビットシリアルデータを入力する。
タ24,カウンタ101から構成されるブロックである。シフ
トレジスタ20は、リセット信号14が“0"で、シフト許可
信号28が“1"の時、CPUクロック11の立ち下がりに同期
して信号線18上の10ビットシリアルデータを入力する。
比較回路22はシフトレジスタ20の出力と、カウンタ10
1の出力するアドレス信号100でアドレス指定するPROM5
内のシークレットゾーン5aに格納した複数パスワードの
うちの１個であるパスワード23の値を比較し、一致した
時のみテスト信号９を出力する。
1の出力するアドレス信号100でアドレス指定するPROM5
内のシークレットゾーン5aに格納した複数パスワードの
うちの１個であるパスワード23の値を比較し、一致した
時のみテスト信号９を出力する。
カウンタ24は、シフトレジスタ20のシフト動作を制御
する回路で、基本クロック11の立上がりに同期し、テス
トモード信号16が“1"の時のみ、CPU11をカウントする
とともに、シフトレジスタ20に対しシフト許可信号28を
出力する。又、カウンタ24は、テストモード信号16が
“0"の時クリアされ、動作を停止する。
する回路で、基本クロック11の立上がりに同期し、テス
トモード信号16が“1"の時のみ、CPU11をカウントする
とともに、シフトレジスタ20に対しシフト許可信号28を
出力する。又、カウンタ24は、テストモード信号16が
“0"の時クリアされ、動作を停止する。
カウンタ101は、リセット信号14が“0"の時のみカウ
ンタ24のオーバフロウ信号102の立上がり同期でオーバ
ーフロウ信号をカウントするとともに、複数パスワード
を格納するPROM5aに対し格納値をアドレス信号100とし
て出力する。このカウンタ101は、リセット信号14が
“1"の時クリアされ、動作を停止する。
ンタ24のオーバフロウ信号102の立上がり同期でオーバ
ーフロウ信号をカウントするとともに、複数パスワード
を格納するPROM5aに対し格納値をアドレス信号100とし
て出力する。このカウンタ101は、リセット信号14が
“1"の時クリアされ、動作を停止する。
以下、テスト回路17の動作を第５図の波形図を参照し
て説明する。まず、リセット信号14を“1"のままで、テ
ストモード信号16を“0"としておく。次に、テスト信号
モード16を“1"とし、リセット信号14をCPUクロック11
の立ち下がりに同期して“0"とする。そして、CPUクロ
ック11の立上がりに同期して、外部端子19よりシリアル
に８ビットデータを入力する。この時、カウンタ24は、
CPUクロック11に同期して９回カウントするとともに、
シフト許可信号28を“1"とし、シフトレジスタ20に対し
出力する。
て説明する。まず、リセット信号14を“1"のままで、テ
ストモード信号16を“0"としておく。次に、テスト信号
モード16を“1"とし、リセット信号14をCPUクロック11
の立ち下がりに同期して“0"とする。そして、CPUクロ
ック11の立上がりに同期して、外部端子19よりシリアル
に８ビットデータを入力する。この時、カウンタ24は、
CPUクロック11に同期して９回カウントするとともに、
シフト許可信号28を“1"とし、シフトレジスタ20に対し
出力する。
カウンタ24は、９回カウント動作後シフト許可信号28
を“0"にして停止する。。また、カウンタ101はカウン
タ24のオーバフロウ信号102に従って１回カウントアッ
プする。
を“0"にして停止する。。また、カウンタ101はカウン
タ24のオーバフロウ信号102に従って１回カウントアッ
プする。
シフトレジスタ20は、シフト許可信号28が“1"の時、
CPUクロック11の立ち下がりに同期してシフト動作を８
回行なった後、シフト許可信号28が“0"となるため、シ
フト動作を停止する。また、リセット信号14が“1"のと
き、格納値をクリアする。
CPUクロック11の立ち下がりに同期してシフト動作を８
回行なった後、シフト許可信号28が“0"となるため、シ
フト動作を停止する。また、リセット信号14が“1"のと
き、格納値をクリアする。
８ビットのシリアルデータを受信後、シフトレジスタ
20の格納値は比較回路22に出力される。比較回路22は、
PROM5内のシークレットゾーン5a内に格納した複数パス
ワードのうち、カウンタ101の出力するアドレス信号100
にてアドレス指定されたパスワード23とシフトレジスタ
20への入力データを比較し、値が同一の場合にテスト信
号９を出力する。
20の格納値は比較回路22に出力される。比較回路22は、
PROM5内のシークレットゾーン5a内に格納した複数パス
ワードのうち、カウンタ101の出力するアドレス信号100
にてアドレス指定されたパスワード23とシフトレジスタ
20への入力データを比較し、値が同一の場合にテスト信
号９を出力する。
チップ外部からの入力データがパスワード23と一致し
ない場合、さらにもう一度外部より異なるデータを入力
してテストモードにする必要がある。この時、まず外部
端子15をCPUクロック11の立ち下がり同期で“0"とし、
次にCPUクロック11の立ち下がり同期で“1"としてから
データをPCUクロック11の立ち上がり同期で入力する。
ない場合、さらにもう一度外部より異なるデータを入力
してテストモードにする必要がある。この時、まず外部
端子15をCPUクロック11の立ち下がり同期で“0"とし、
次にCPUクロック11の立ち下がり同期で“1"としてから
データをPCUクロック11の立ち上がり同期で入力する。
外部端子15“0"とすると、テストモード信号16が“0"
となり、カウンタ24がクリアされる。すると、シフト許
可信号28が“1"となり、シフトレジスタ20は外部データ
入力可能となる。
となり、カウンタ24がクリアされる。すると、シフト許
可信号28が“1"となり、シフトレジスタ20は外部データ
入力可能となる。
さらに、外部端子15を“1"とすると、テストモード信
号16が“1"となりカウンタ24の動作が可能となる。こう
して再度チップ外部からデータ入力可能であるが、この
時カウンタ24はオーバフロウ信号102を出力するため、
カウンタ101は１カウントアップし格納値が２となる。
号16が“1"となりカウンタ24の動作が可能となる。こう
して再度チップ外部からデータ入力可能であるが、この
時カウンタ24はオーバフロウ信号102を出力するため、
カウンタ101は１カウントアップし格納値が２となる。
すなわち、カウンタ101はリセット後にチップ外部よ
り入力されたデータ数をカウントすることとなる。
り入力されたデータ数をカウントすることとなる。
次に、カウンタ24の構成及び動作を第４図を参照して
説明する。カウンタ24は、４ビットのアップカウンタ3
0,ANDゲート31,NANDゲート32から構成する。
説明する。カウンタ24は、４ビットのアップカウンタ3
0,ANDゲート31,NANDゲート32から構成する。
テストモード信号16が“0"の時、アップカウンタ30は
クリアされて、動作を停止する。テストモード信号16が
“1"の時、カウンタ30はANDゲート31の出力の立上がり
に同期してカウントアップする。すなわち、テストモー
ド信号16が“1"でNANDゲート32の出力が“1"のため、AN
Dゲート31はCPUクロック11をそのまま出力し、カウンタ
30はCPUクロックをカウントする。
クリアされて、動作を停止する。テストモード信号16が
“1"の時、カウンタ30はANDゲート31の出力の立上がり
に同期してカウントアップする。すなわち、テストモー
ド信号16が“1"でNANDゲート32の出力が“1"のため、AN
Dゲート31はCPUクロック11をそのまま出力し、カウンタ
30はCPUクロックをカウントする。
カウンタ24がCPUクロック11を９回カウントすると、
カウンタ24の第３ビットと第０ビットが共に“1"となる
ため、NANDゲート32の出力が“0"となり、シフト許可信
号28が“0"となる。従って、ANDゲート31の出力も“0"
となり、カウンタ30はカウント動作を停止する。
カウンタ24の第３ビットと第０ビットが共に“1"となる
ため、NANDゲート32の出力が“0"となり、シフト許可信
号28が“0"となる。従って、ANDゲート31の出力も“0"
となり、カウンタ30はカウント動作を停止する。
チップ外部から再度データを入力する場合、まず外部
端子15をCPUクロック11の立ち下がり同期で“0"とし、
次にCPUクロック11の立ち下がり同期で“1"としてから
データをCPUクロック11の立ち上がり同期で入力する。
端子15をCPUクロック11の立ち下がり同期で“0"とし、
次にCPUクロック11の立ち下がり同期で“1"としてから
データをCPUクロック11の立ち上がり同期で入力する。
外部端子15をロウとすると、テストモード信号16が
“0"となり、カウンタ24がクリアされる。すると、シフ
ト許可信号28が“1"となり、シフトレジスタ20は外部デ
ータ入力可能となる。さらに外部端子15を“1"とする
と、テストモード信号16が“1"となり、カウンタ24の動
作が可能となる。
“0"となり、カウンタ24がクリアされる。すると、シフ
ト許可信号28が“1"となり、シフトレジスタ20は外部デ
ータ入力可能となる。さらに外部端子15を“1"とする
と、テストモード信号16が“1"となり、カウンタ24の動
作が可能となる。
本実施例は、チップ外部からのデータ入力の回数に応
じて内蔵PROMに格納するパスワードのアドレスが変化す
るので、テストモードを実現可能な８ビットデータを検
出するのがより困難となる。従って、第三者によるテス
トモードの実行はより困難となる。
じて内蔵PROMに格納するパスワードのアドレスが変化す
るので、テストモードを実現可能な８ビットデータを検
出するのがより困難となる。従って、第三者によるテス
トモードの実行はより困難となる。
次に本発明の第２の実施例について、第３図を用いて
説明する。第３図は、テスト回路のブロック図である。
テスト回路17aは、第２図に示した第１の実施例のテス
ト回路17に対して、カウンタ24のオーバフロウ信号102
により反転するラッチ51の値に従って、反転回路52がPR
OM5の出力するパスワード23の値をビット反転し比較回
路22に出力する手段を有する点で異なる。他の構成及び
動作に差異はないので、相違点を中心に説明する。
説明する。第３図は、テスト回路のブロック図である。
テスト回路17aは、第２図に示した第１の実施例のテス
ト回路17に対して、カウンタ24のオーバフロウ信号102
により反転するラッチ51の値に従って、反転回路52がPR
OM5の出力するパスワード23の値をビット反転し比較回
路22に出力する手段を有する点で異なる。他の構成及び
動作に差異はないので、相違点を中心に説明する。
ラッチ51は、カウンタ24の出力するオーバフロウ信号
102が“1"の時、格納値を反転する１ビットフラグであ
り、値を反転回路52に出力しリセット信号14が１の時０
にクリアされる。このラッチ51は、Ｊ−Ｋフリップフロ
ップ等のマスタスレーブ構成のラッチにより容易に構成
可能である。
102が“1"の時、格納値を反転する１ビットフラグであ
り、値を反転回路52に出力しリセット信号14が１の時０
にクリアされる。このラッチ51は、Ｊ−Ｋフリップフロ
ップ等のマスタスレーブ構成のラッチにより容易に構成
可能である。
反転回路52は、ラッチ51の出力値に従って、パスワー
ド23の値を反転出力する回路で、パスワード23の各ビッ
トに対応して１個の３ステート・バッファ及び１個の３
ステート・インバータから構成される。
ド23の値を反転出力する回路で、パスワード23の各ビッ
トに対応して１個の３ステート・バッファ及び１個の３
ステート・インバータから構成される。
パスワード23の第７ビットに対して３ステート・バッ
ファ52a及び３ステート・インバータ52bが対応する。３
ステート・バッファ52aは、ラッチ51の出力が“0"の
時、パスワード23の第７ビットを出力し、“1"の時、出
力をハイ・インピーダンスとする。また、３ステート・
インバータ52bは、ラッチ51の出力が“1"の時、パスワ
ード23の第７ビットの反転値を出力し、“0"の時、出力
をハイ・インピーダンスとする。
ファ52a及び３ステート・インバータ52bが対応する。３
ステート・バッファ52aは、ラッチ51の出力が“0"の
時、パスワード23の第７ビットを出力し、“1"の時、出
力をハイ・インピーダンスとする。また、３ステート・
インバータ52bは、ラッチ51の出力が“1"の時、パスワ
ード23の第７ビットの反転値を出力し、“0"の時、出力
をハイ・インピーダンスとする。
従って、３ステート・バッファ52a及び３ステート・
インバータ52bの出力がワイアードされているため、反
転回路22はラッチ51の出力が“1"の時は、パスワード23
の出力を反転した値を出力する。また、ラッチ51の出力
が“0"の時は、反転回路22はパスワード23の出力値をそ
のまま出力する。
インバータ52bの出力がワイアードされているため、反
転回路22はラッチ51の出力が“1"の時は、パスワード23
の出力を反転した値を出力する。また、ラッチ51の出力
が“0"の時は、反転回路22はパスワード23の出力値をそ
のまま出力する。
次に動作を説明する。テスト回路17aは、シフトレジ
スタ20に８ビットデータを入力後データを比較回路22に
対して出力する。カウンタ101は、カウンタ24の出力す
るオーバフロウ信号102が“0"の時、１をカウントす
る。
スタ20に８ビットデータを入力後データを比較回路22に
対して出力する。カウンタ101は、カウンタ24の出力す
るオーバフロウ信号102が“0"の時、１をカウントす
る。
従って、カウンタ101はリセット後のシフトレジスタ2
0へのデータ入力回数をカウントし、その回数をアドレ
ス信号100としてPROM5aに出力する。ラッチ51はカウン
タ24の出力するオーバフロウ信号102が０の時値を反転
する。カウンタ24の内容が９となると、オーバフロウ信
号102が“0"となるためラッチ51はシフトレジスタ20へ
のデータ入力回数が奇数の場合“1"を出力し、偶数の場
合“0"を出力することになる。
0へのデータ入力回数をカウントし、その回数をアドレ
ス信号100としてPROM5aに出力する。ラッチ51はカウン
タ24の出力するオーバフロウ信号102が０の時値を反転
する。カウンタ24の内容が９となると、オーバフロウ信
号102が“0"となるためラッチ51はシフトレジスタ20へ
のデータ入力回数が奇数の場合“1"を出力し、偶数の場
合“0"を出力することになる。
例えば、シフトレジスタ20への１回目のデータ入力の
場合、PROM5aのアドレス１からパスワード23をリード
し、かつ反転回路52によりビット反転した値をシフトレ
ジスタ20の入力値と比較することになる。
場合、PROM5aのアドレス１からパスワード23をリード
し、かつ反転回路52によりビット反転した値をシフトレ
ジスタ20の入力値と比較することになる。
本実施例は、第１の実施例のテスト回路に比べ、シフ
トレジスタへの入力回数に応じてPROMからリードするパ
スワードを変更する操作に加え、入力回数に応じてパス
ワードの値をも操作しており、テストモードを実現可能
な８ビットデータを検出することが困難となる。
トレジスタへの入力回数に応じてPROMからリードするパ
スワードを変更する操作に加え、入力回数に応じてパス
ワードの値をも操作しており、テストモードを実現可能
な８ビットデータを検出することが困難となる。
従って、第３者によるテストモードの実現は、第１の
実施例に比べより困難となる。
実施例に比べより困難となる。
以上説明したように本発明においては、従来データメ
モリとして使用しているPROMのシークレット・ゾーンに
複数のパスワードを格納し、外部から入力したパスワー
ドの入力回数に応じてPROMからリードするパスワードを
選択し、さらに上記パスワードの値を操作し、シフトレ
ジスタに入力したデータと比較した結果一致した場合の
みテストモードを許可するテスト回路を付加することに
より、従来シークレット・ゾーンへのデータアクセスを
テストモードの実現にて自由に行っていた時に生じる不
当なデータアクセスを禁止し、高度なセキュリティを実
現する効果がある。
モリとして使用しているPROMのシークレット・ゾーンに
複数のパスワードを格納し、外部から入力したパスワー
ドの入力回数に応じてPROMからリードするパスワードを
選択し、さらに上記パスワードの値を操作し、シフトレ
ジスタに入力したデータと比較した結果一致した場合の
みテストモードを許可するテスト回路を付加することに
より、従来シークレット・ゾーンへのデータアクセスを
テストモードの実現にて自由に行っていた時に生じる不
当なデータアクセスを禁止し、高度なセキュリティを実
現する効果がある。
第１図は本発明の第１及び第２の実施例におけるシング
ルチップマイクロコンピュータのブロック図、第２図は
第１の実施例のテスト回路のブロック図、第３図は第２
の実施例のテスト回路のブロック図、第４図はテスト回
路内カウンタのブロック図、第５図はテスト回路の動作
タイミングを示す波形図、第６図は従来のシングルチッ
プマイクロコンピュータのブロック図である。 １……シングルチップマイクロコンピュータ、２……CP
U、３……メモリ部、4,8……内部バス、５……PROM、5a
……シークレット・ゾーン、６……周辺部、7,103……
インバータ、９……テスト信号、10,12,13,15,19,6.1…
…外部端子、11……CPUクロック、14……リセット信
号、16……テストモード信号、17,17a……テスト回路、
18……信号線、20……シフトレジスタ、22……比較回
路、23……パスワード、24……カウンタ、28……シフト
許可信号、30……カウンタ、31……ANDゲート、32……N
ANDゲート、51……ラッチ、52……反転回路、52a……３
ステート・バッファ、52b……３ステート・イバータ、1
00……アドレス信号、101……カウンタ、102……オーバ
フロウ信号。
ルチップマイクロコンピュータのブロック図、第２図は
第１の実施例のテスト回路のブロック図、第３図は第２
の実施例のテスト回路のブロック図、第４図はテスト回
路内カウンタのブロック図、第５図はテスト回路の動作
タイミングを示す波形図、第６図は従来のシングルチッ
プマイクロコンピュータのブロック図である。 １……シングルチップマイクロコンピュータ、２……CP
U、３……メモリ部、4,8……内部バス、５……PROM、5a
……シークレット・ゾーン、６……周辺部、7,103……
インバータ、９……テスト信号、10,12,13,15,19,6.1…
…外部端子、11……CPUクロック、14……リセット信
号、16……テストモード信号、17,17a……テスト回路、
18……信号線、20……シフトレジスタ、22……比較回
路、23……パスワード、24……カウンタ、28……シフト
許可信号、30……カウンタ、31……ANDゲート、32……N
ANDゲート、51……ラッチ、52……反転回路、52a……３
ステート・バッファ、52b……３ステート・イバータ、1
00……アドレス信号、101……カウンタ、102……オーバ
フロウ信号。
Claims (1)
- 【請求項１】複数のパスワードを格納した消去書込可能
なROMと、シフト許可信号の印加に応じて外部からシリ
アルに入力されるデータを格納するシフトレジスタと、
外部から入力されるテストモード信号に応じて前記シフ
ト許可信号を発生すると共に前記シフトレジスタへの入
力ビット数をカウントする第１のカウンタと、前記シフ
トレジスタへのデータ入力回数をカウントする第２のカ
ウンタと、前記第２のカウンタの値に対応したアドレス
値で指定される前記複数のパスワードのうち１つのパス
ワードと前記シフトレジスタに格納された値を比較して
一致した場合のみ前記ROMに対するアクセスを許可する
比較手段とを有することを特徴とするシングルチップマ
イクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2286086A JP2929696B2 (ja) | 1990-10-24 | 1990-10-24 | シングルチップマイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2286086A JP2929696B2 (ja) | 1990-10-24 | 1990-10-24 | シングルチップマイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04160583A JPH04160583A (ja) | 1992-06-03 |
| JP2929696B2 true JP2929696B2 (ja) | 1999-08-03 |
Family
ID=17699759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2286086A Expired - Lifetime JP2929696B2 (ja) | 1990-10-24 | 1990-10-24 | シングルチップマイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2929696B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006080052A1 (ja) * | 2005-01-26 | 2006-08-03 | Hitachi Ulsi Systems Co., Ltd. | Ｒｆｉｄ装置 |
| JP4523613B2 (ja) * | 2007-03-26 | 2010-08-11 | 株式会社エルイーテック | 遊技機制御用マイクロコンピュータチップにおけるプログラム解読防止回路 |
-
1990
- 1990-10-24 JP JP2286086A patent/JP2929696B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04160583A (ja) | 1992-06-03 |
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