JP4523613B2 - 遊技機制御用マイクロコンピュータチップにおけるプログラム解読防止回路 - Google Patents

Description

本発明は、パチンコ遊技機及びパチスロ遊技機等の遊技機の作動を制御するユーザープログラムが格納されるマイクロコンピュータチップにおいて、通常時ユーザープログラムの実行中は、データ及びアドレスを外部へ出力せずに、検査時には検査装置から検査コードが入力され該検査コードが正しく認識された時に、データ及びアドレスを外部に出力するように構成された遊技機制御用マイクロコンピュータチップにおけるプログラム解読防止回路に関するものである。

現在使用に供されているチップではユーザープログラムの実行中は常にデータ及びアドレス信号が出力されるので、ユーザープログラムの読み出しを禁止したり、ユーザープログラムを暗号化してメモリーに書き込んだりすることにより、ユーザープログラムの解析を封じるようにしている。
特開昭６４−４１９４７号公報

しかしながら、ユーザープログラムの読み出しを禁止した場合には、外部から遊技機を検査することによりプログラムの内容を確認することができず、不正なプログラムか否かの判定ができないという不都合がある。
また、暗号化したプログラムを組み込んだチップの場合は、ユーザープログラムの実行時には必ず復号化してＣＰＵが制御することになるために実行中のデータ及びアドレス信号を解析すればユーザープログラムの内容は簡単に解析されてしまうという不都合がある。
そこで本発明はかかる従来技術の欠点に鑑みなされたもので、容易にプログラムの解析がされることなく、検査機関によるプログラムの検査が可能な遊技機制御用マイクロコンピュータチップにおけるプログラム解読防止回路を提供することを目的とする。

すなわち請求項１の発明は、パチンコ遊技機及びパチスロ遊技機等の遊技機の作動を制御するユーザープログラムが格納された暗号化ユーザープログラムを読み込むと共に所定のキーコードに基づきプログラムを復号化する復号化回路と、該復号化回路で復号化されたプログラムを格納するためのプログラム実行用メモリーと、該プログラム実行用メモリーとアドレスバス及びデータバスを介して接続された中央処理装置（ＣＰＵ）とからなる遊技機制御用のマイクロコンピュータチップにおいて、
前記ＣＰＵとＣＰＵ制御バス及びアドレスバスを介して接続された命令フェッチ認識回路と、該命令フェッチ認識回路から命令フェッチ信号を受信する入出力バッファ制御回路と、該入出力バッファ制御回路からアドレス出力制御信号を受信すると共にアドレスバスから信号を受信するアドレス出力バッファと、前記入出力バッファ制御回路からデータ出力制御信号を受信すると共にデータバスと信号を送受信するデータ入出力バッファとからなり、前記命令フェッチ認識回路がＣＰＵの命令フェッチを認識して入出力バッファ制御回路に対して命令フェッチ認識信号を出力し、前記入出力バッファ制御回路は命令フェッチ認識信号がアクティブな時には、アドレス出力バッファに対してアドレス出力制御信号をデータ入出力バッファに対してデータ出力制御信号を出力し、各出力バッファが外部に出力しないように制御し、該命令フェッチ認識信号がアクティブでないときには各出力バッファを外部に出力可能な状態とすることを特徴とする遊技機制御用マイクロコンピュータチップにおけるプログラム解読防止回路により本目的を達成する。
請求項２の発明は、パチンコ遊技機及びパチスロ遊技機等の遊技機の作動を制御するユーザープログラムを読み込むと共に該プログラムを格納するためのプログラム実行用メモリーと、該プログラム実行用メモリーとアドレスバス及びデータバスを介して接続された中央処理装置（ＣＰＵ）とからなる遊技機制御用のマイクロコンピュータチップにおいて、
前記ＣＰＵと制御バス及びアドレスバスを介して接続された命令フェッチ認識回路と、
制御バス及びデータバスを介して接続された検査モード認識回路と、
前記命令フェッチ認識回路から命令フェッチ信号を受信し、前記検査モード認識回路から検査モード認識信号を受信する入出力バッファ制御回路と、
該入出力バッファ制御回路からアドレス出力制御信号を受信すると共にアドレスバスから信号を受信するアドレス出力バッファと、
前記入出力バッファ制御回路からデータ出力制御信号を受信すると共にデータバスと信号を送受信するデータ入出力バッファと、
前記入出力バッファ制御回路からＣＰＵ制御信号出力制御信号を受信すると共にＣＰＵ制御バスと信号を送受信する制御信号入出力バッファとからなり、
前記命令フェッチ認識回路がＣＰＵの命令フェッチを認識して入出力バッファ制御回路に対して命令フェッチ認識信号を出力し、前記入出力バッファ制御回路は命令フェッチ認識信号がアクティブな時には、アドレス出力バッファに対してアドレス出力制御信号をデータ入出力バッファに対してデータ出力制御信号を出力し、各出力バッファが外部に出力しないように制御し、該命令フェッチ認識信号がアクティブでないときには各出力バッファを外部に出力可能な状態とするように構成され、
前記検査モード認識回路は、データ入出力バッファ及び制御信号入出力バッファを介して外部から検査コードが入力され、この検査コードが正規のものと認識した時にのみ入出力バッファ制御回路に対してアクティブな検査モード認識信号を出力し、前記入出力バッファ制御回路が検査モード認識信号を受信した場合（アクティブな場合）には、命令フェッチ認識信号がアクティブか否かに関わらずデータバス及びアドレスバスの信号を外部に出力するように構成されていることを特徴とする遊技機制御用マイクロコンピュータチップにおけるプログラム解読防止回路である。

通常のモードでは、ＣＰＵは外部メモリーに格納された暗号化ユーザープログラムを復号化回路で読み込むと共に所定のキーコードに基づき復号化し、復号化されたユーザープログラムをプログラム実行用メモリーに格納した後に、ユーザープログラムを実行することにより遊技機の制御を行う。
このユーザープログラムの実行中は、命令フェッチ時にＣＰＵの制御バス及びアドレスバスから命令フェッチ認識回路が命令フェッチを認識し、入出力バッファ制御回路に対して命令フェッチ認識信号（アクティブ又はインアクティブ）を出力する。入出力バッファ制御回路では、命令フェッチ認識信号がアクティブになった場合にアドレス出力バッファに対しアドレス出力制御信号を出力し、データ入出力バッファに対しデータ出力制御信号を出力し命令フェッチの際には外部に対してデータを出力しないように制御する。
そして、命令フェッチ以外の時には、命令フェッチ認識信号がアクティブではないので、入出力バッファ制御回路では、アドレス出力バッファに対しアドレス出力制御信号を出力せず、データ入出力バッファに対しデータ出力制御信号を出力しないので外部に対してデータを出力可能状態となる。第三者検査機関がロジックステートアナライザ等の測定器を用いて検査を行う際には、命令フェッチ時でも外部に信号が出力されるように外部検査装置を用いて電源立ち上げ後のリセット時に外部から検査コードを入力する。
この際にＣＰＵ制御信号の端子から同期信号を入力し検査コードをラッチする。検査モード認識回路では、内部の固定された検査コードと比較しこれが一致している場合には検査モードと認識し検査モード認識信号（アクティブ又はインアクティブ）を入出力バッファ制御回路に出力する。入出力バッファ制御回路では、検査モード信号がアクティブな時には、命令フェッチ認識信号がアクティブになった場合でも外部にアドレスバス及びデータバスの信号が出力されるように動作する。

本発明にかかるマイクロコンピュータチップのプログラム解読防止回路は、従来のチップの回路と異なり、検査時にのみ内部データバス・アドレスバス等の信号を外部に出力するように構成していることから検査コードなしにはプログラムの内容を外部から確認することができない。
また、暗号化プログラム格納メモリーには、所定のキーコードの基に暗号化された暗号化ユーザープログラムが格納されているので、メモリー読み出したとしても復号化手法を知らなければ実質的に解読することができなし、解読されたユーザープログラムの実行状況は、検査コードの入力なしでは内容を把握することはできないので、ユーザープログラムの機密性は担保される。さらに検査装置で検査するプログラムが復号化されたものであるために外部データバス等で出力された信号に基づき簡単に検査することができる。

以下に本発明を図示された実施例に従って詳細に説明する。図１において１は暗号化されたユーザープログラムを格納するための外付暗号化プログラム格納メモリー（ＲＯＭ）であり、該ＲＯＭ１はマイクロコンピュータチップの復号化回路２と接続されている。この復号化回路２にはＲＯＭ１の暗号化プログラムを解読するための所定のキーコード及び復号化のためのプログラムが組み込まれている。３は復号化回路２で復号化されたユーザープログラムを実行するために格納するためのチップ内蔵のプログラム実行用メモリー（ＥＥＰＲＯＭ又はフラッシュメモリー）であり、該プログラム実行用メモリー３は内部アドレスバス４と内部データバス５と接続されており、中央処理装置（ＣＰＵ）７からの読み出し命令に従い内部データバス５に対して信号を出力するように構成されている。ＣＰＵ７は内部アドレスバス４及びＣＰＵ制御バス６に対して信号を発し、内部データバス５から信号（データ）を受信するように構成されている。

８はＣＰＵ７の命令フェッチ状態を認識するための命令フェッチ認識回路であり、該回路８は内部アドレスバス４及びＣＰＵ制御バス６から命令フェッチを認識し、入出力バッファ制御回路９に対して命令フェッチ認識信号を出力するように構成されている。

１０は内部データバス５及びＣＰＵ制御バス６と接続された検査モード認識回路であり、該回路１０は検査を行う際には命令フェッチ時でも外部データバス２０及び外部アドレスバス２１に信号が出力されるように外部検査装置２４を用いて電源立ち上げ後のリセット時（リセット信号が入出力バッファ制御回路９に入力されておりデータ入出力バッファ１２へは外部からの入力が可能となる）に外部データバス２１から検査コードを入力し、この際にＣＰＵの制御信号の端子から同期信号を入力し検査コードをラッチする。
そして内部に固定された検査コードと比較し一致している場合に検査モード認識信号を入出力バッファ制御回路９に出力するように構成されている。尚、前記ＣＰＵ７、検査モード認識回路１０及び入出力バッファ制御回路９は、図示しないリセット回路と接続されておりこれらの回路にはリセット信号Ｒが入力されるように構成されている。

入出力バッファ制御回路９は、アドレス出力バッファ１１、データ入出力バッファ１２及び制御信号入出力バッファ１３と接続されており、それぞれに対してアドレス出力制御信号、データ出力制御信号及びＣＰＵ制御信号出力制御信号を出力する。
この入出力バッファ制御回路９は、前記命令フェッチ認識回路８及び検査モード認識回路１０から命令フェッチ認識信号Ｐ及び検査モード認識信号Ｓにより前記アドレス出力バッファ１１、データ入出力バッファ１２及び制御信号入出力バッファ１３を制御している。
（１）命令フェッチ認識信号に関して
すなわち、命令フェッチ認識信号Ｐがアクティブになった時には、データ入出力バッファ１２及び制御信号入出力バッファ１３に対してそれぞれアドレス出力制御信号及びデータ出力制御信号を出力し、命令フェッチの際に外部バスを介してデータ等を出力しないように制御する。フェッチ以外の時には、制御信号が出力されないが、内部データバス上にデータが存在しない。
（２）検査モード認識信号に関して
検査モード認識回路１０で検査コードが一致していると判定された時には、入出力バッファ制御回路９に対して検査モード認識信号Ｓがアクティブな状態となり、前記命令フェッチ認識信号Ｐのアクティブの有無にかかわらず、データ入出力バッファ１２及び制御信号入出力バッファ１３から外部バスを介して信号が出力されるように制御される。

２４は、ユーザープログラムの内容を第三者検査機関等が解析するためのロジックステートアナライザ等の測定機能とマイクロコンピュータチップに対して検査コードを出力する機能を有する検査装置であり、該検査装置ではアドレス出力バッファ１１、データ入出力バッファ１２及び制御信号入出力バッファ１３と接続した状態において遊技機の電源立上り後のリセット時に、ＣＰＵ７の命令フェッチ時でない時にデータ入出力バッファ１２から内部データバス５に検査コードを入力する。
入力された検査コードは、検査モード認識回路１０にリセット信号が入力されていることからラッチできる状態となっており、ラッチした検査コードは回路１０に固定された検査コードと比較が行われ、該検査コードが一致していた時に、アクティブな検査モード認識信号を入出力バッファ制御回路９に出力することになる。その結果検査装置には、正規の検査装置２４が接続された状態で内部アドレスバス４、内部データバス５及びＣＰＵ制御バス６から外部に対して開放された状態となり、アドレス出力バッファ１１、データ入出力バッファ１２及び制御信号入出力バッファ１３を介して、アドレス、データ、制御データ等が入力されることになり、検査装置はユーザープログラムの内容を確認することが可能となる。

尚、本実施例では、ユーザープログラム格納メモリーを外部メモリーのもので構成したがこれに限定されるものではなく、暗号化されたユーザープログラムのチップ内部のメモリーに格納するように構成しても良い。

本発明にかかるチップの概略ブロック図である。

１ 暗号化プログラム格納メモリー（ＲＯＭ）
２ 復号化回路
３ プログラム実行用メモリー
４ 内部アドレスバス
５ 内部データバス
６ ＣＰＵ制御バス
７ 中央処理装置（ＣＰＵ）
８ 命令フェッチ認識回路
９ 入出力バッファ制御回路
１０ 検査モード認識回路
１１ アドレス出力バッファ
１２ データ入出力バッファ
１３ 制御信号入出力バッファ
２０ 外部アドレスバス
２１ 外部データバス
２２ 外部ＣＰＵ制御バス
２４ 検査装置

Claims (2)

1. パチンコ遊技機及びパチスロ遊技機等の遊技機の作動を制御するユーザープログラムを読み込むと共に該プログラムを格納するためのプログラム実行用メモリーと、該プログラム実行用メモリーとアドレスバス及びデータバスを介して接続された中央処理装置（ＣＰＵ）とからなる遊技機制御用のマイクロコンピュータチップにおいて、
   前記ＣＰＵとＣＰＵ制御バス及びアドレスバスを介して接続された命令フェッチ認識回路（８）と、
   該命令フェッチ認識回路（８）から命令フェッチ信号を受信する入出力バッファ制御回路（９）と、
   該入出力バッファ制御回路（９）からアドレス出力制御信号を受信すると共にアドレスバスから信号を受信するアドレス出力バッファ（１１）と、
   前記入出力バッファ制御回路（９）からデータ出力制御信号を受信すると共にデータバスと信号を送受信するデータ入出力バッファ（１２）とからなり、
   前記命令フェッチ認識回路（８）がＣＰＵの命令フェッチを認識して入出力バッファ制御回路（９）に対して命令フェッチ認識信号を出力し、前記入出力バッファ制御回路（９）は命令フェッチ認識信号がアクティブな時には、アドレス出力バッファ（１１）に対してアドレス出力制御信号をデータ入出力バッファ（１２）に対してデータ出力制御信号を出力し、各出力バッファが外部に出力しないように制御し、該命令フェッチ認識信号がアクティブでないときには各出力バッファを外部に出力可能な状態とすることを特徴とする遊技機制御用マイクロコンピュータチップにおけるプログラム解読防止回路。
2. パチンコ遊技機及びパチスロ遊技機等の遊技機の作動を制御するユーザープログラムを読み込むと共に該プログラムを格納するためのプログラム実行用メモリーと、該プログラム実行用メモリーとアドレスバス及びデータバスを介して接続された中央処理装置（ＣＰＵ）とからなる遊技機制御用のマイクロコンピュータチップにおいて、
   前記ＣＰＵと制御バス及びアドレスバスを介して接続された命令フェッチ認識回路（８）と、
   制御バス及びデータバスを介して接続された検査モード認識回路（１０）と、
   前記命令フェッチ認識回路（８）から命令フェッチ信号を受信し、前記検査モード認識回路（１０）から検査モード認識信号を受信する入出力バッファ制御回路（９）と、
   該入出力バッファ制御回路（９）からアドレス出力制御信号を受信すると共にアドレスバスから信号を受信するアドレス出力バッファ（１１）と、
   前記入出力バッファ制御回路（９）からデータ出力制御信号を受信すると共にデータバスと信号を送受信するデータ入出力バッファ（１２）と、
   前記入出力バッファ制御回路（９）からＣＰＵ制御信号出力制御信号を受信すると共にＣＰＵ制御バスと信号を送受信する制御信号入出力バッファ（１３）とからなり、
   前記命令フェッチ認識回路（８）がＣＰＵの命令フェッチを認識して入出力バッファ制御回路（９）に対して命令フェッチ認識信号を出力し、前記入出力バッファ制御回路（９）は命令フェッチ認識信号がアクティブな時には、アドレス出力バッファ（１１）に対してアドレス出力制御信号をデータ入出力バッファ（１２）に対してデータ出力制御信号を出力し、各出力バッファが外部に出力しないように制御し、該命令フェッチ認識信号がアクティブでないときには各出力バッファを外部に出力可能な状態とするように構成され、
   前記検査モード認識回路（１０）は、データ入出力バッファ（１２）及び制御信号入出力バッファ（１３）を介して外部から検査コードが入力され、この検査コードが正規のものと認識した時にのみ入出力バッファ制御回路（９）に対してアクティブな検査モード認識信号を出力し、前記入出力バッファ制御回路（９）が検査モード認識信号を受信した場合（アクティブな場合）には、命令フェッチ認識信号がアクティブか否かに関わらずデータバス及びアドレスバスの信号を外部に出力するように構成されていることを特徴とする遊技機制御用マイクロコンピュータチップにおけるプログラム解読防止回路。

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