JP2008191788A - 情報処理装置 - Google Patents

Abstract

【課題】汎用性があり、トレースメモリに対するアクセス制御を行うことが可能な情報処理装置を提供することを目的とする。
【解決手段】情報処理装置１００は、エミュレータ１２０によるトレースメモリ１１４からのトレースデータの書き出しを制御する制御回路１１５を有する。制御回路１１５は、デバッグ用ＰＣ２００からエミュレータ１２０を介して書き出し禁止されたアドレス部分の書き出し要求を受けると、このアドレス部分のトレースデータをすべて固定の値にして出力する。
【選択図】図１

Description

本発明は、トレースデータの書き出しを制御する情報処理装置に関する。

近年、中央処理装置（ＣＰＵ）を含むマイクロマイクロプロセッサの高速化が進み、専用ハードウェアを用いて処理されてきた複雑な画像処理等をソフトウェアにより行った場合でも、十分な処理結果が得られるようになりつつある。そのためソフトウェアによる画像処理技術が進み、専用ハードウェアではできなかった柔軟な処理や、処理内容の変更を低コストで容易に行うことが可能となっている。

同時にマイクロマイクロプロセッサに組み込むソフトウェアの開発段階において、開発するソフトウェアの動作をデバッグするためのデバッグシステム（デバッガ）の必要性が高くなった。このようなデバッグシステムでは、量産用のマイクロプロセッサと同様の動作をする評価用チップを用いてデバッグが行われる。特にソフトウェア開発の初期段階においては、プログラムを組み、デバッグシステムを使用してこの評価用チップを動作させることで、マイクロプロセッサの動作や特徴を把握することができ、マイクロプロセッサの特徴を活かしたプログラムリストを作成することができる。

デバッグシステムとしては、ＩＣＥ（In Circuit Emulator）を用いたものが幅広く使われている。以下に図１を参照して従来のデバッグシステムについて説明する。

デバッグシステム１０は、情報処理装置２０とデバッグ用のソフトウェアがインストールされたパーソナルコンピュータ（以下、ＰＣ）４０とから構成される。情報処理装置２０には評価用チップ３０が実装されている。また情報処理装置２０は、評価用チップ３０と接続されたＩＣＥ５０を備えている。ＩＣＥ５０は、評価用チップ３０内のメモリに格納されたデバッグ対象となるプログラムをデバッグするためのものである。評価用チップ３０は、ＩＣＥ５０用のインターフェイスの他に、ＣＰＵ３１、ＲＡＭ（Random Access Memory）３２、ＲＯＭ（Read Only Memory）３３を含む周辺回路３４とを備えている。

情報処理装置２０では、ＰＣ４０からの命令を受けると、ＩＣＥ５０の有するエミュレート機能により、ＣＰＵ３１に対するプログラムの実行、ＲＡＭ３２のダンプ、プログラムを一命令ずつ実行させるステップ実行、プログラムの所定の番地でプログラムの実行を停止させるブレーク、プログラム実行軌跡を見るプログラムトレースなどを行うことができる。これにより、ＩＣＥ５０に接続された評価用チップ３０のＲＯＭ３３の参照や、プログラムの実行軌跡を解析することができる。したがって、マイクロプロセッサの内部メモリに格納されるプログラムの開発、デバッグや故障解析にかかる時間を短縮することができる。

しかしながら、ＩＣＥ５０を使用することにより、評価用チップ３０のＲＯＭ３３に格納された、マイクロプロセッサに格納されるべき情報を外部から容易に読み出すことが可能となる。この場合、不特定多数のユーザが、マイクロプロセッサ内部に格納される秘匿性の高いプログラムを参照又は解析することが可能となり、情報の漏洩や改ざん等の問題が発生する。

このような事態は、評価用チップ３０のＲＯＭ３３に格納されたプログラムを情報処理装置２０の備えるメインメモリであるＲＡＭ３２へ展開して実行する構成に起因する。そのためＰＣ４０によるＩＣＥ５０を介してのＲＡＭ３２へのアクセスを制限することがセキュリティを向上させる方式として考えられている。

例えば特許文献１には、図２に示すように、半導体装置に内蔵されたＣＰＵとデバッガ間、ＣＰＵとメモリ間、メモリとデバッガ間とにセキュリティ回路を持たせ、デバッガからのメモリへのアクセスを禁止する方法が記載されている。図２は、セキュリティを向上させる従来の方式を説明する図の例である。この方法によれば、容易に秘匿性の高いプログラムに対する外部からの参照や解析を防止することができる。

さらに、プログラムトレース機能を有するデバッグシステムについては、プログラム実行軌跡に係る情報であるトレースデータが格納されたトレースメモリに対するセキュリティ対策を行う必要がある
プログラムトレース機能を有するデバッグシステムでは、情報処理装置においてＣＰＵとメインメモリとの間に接続されたトレースデータを生成する生成回路と、トレースデータが格納されるトレースメモリを備えている。このトレースメモリには、プログラムの動作順序、評価用チップ（マイクロプロセッサ）の内部メモリへのアクセス履歴、評価用チップ（マイクロプロセッサ）の状態に関する情報などが格納されている。そのため、プログラム実行後にデバッガによりプログラムを停止し、トレースメモリに格納されたデータを書き出すことで内部メモリのアクセス履歴や秘匿性の高いプログラムの動作内容を把握することが可能となる。

そこで、プログラムトレース機能を有するデバッグシステムにおいては、特許文献１で示したメインメモリへのアクセス制御とは別に、トレースメモリに書き込む内容を制御する必要がある。

このようなトレースメモリへの書き込みを制御する方法として、例えば特許文献２にはデバッグ対象としているタスクについてのみトレースデータをトレースメモリに格納するマイクロコンピュータ及びトレース制御方法が記載されている。

またその他にも、上述したようなデバッグにおけるセキュリティに関する技術として、例えば特許文献３には、ＲＯＭに記憶された情報を外部に設けられたデバッグツールにより不正アクセスから保護する情報処理装置について記載されている。また特許文献４には、デバッグ機能の利用を許可するかどうかを判定する認証機能が設けられた電子装置及びそのデバッグ認証方法が記載されている。
特開２００５−３０９７５８号公報 特開２００６−９２０２９号公報 特開２０００−３４７９４２号公報 特開２００３−１７７９３８号公報

しかしながら、例えば特許文献２では、トレースメモリに書き込む制御を評価用チップのタスクレジスタを制御することで行っているため、評価用チップに余分なレジスタを持たせなければない。また、トレースメモリに対し、ＣＰＵと同じ速度で書き込み要求がなされるため、トレースメモリへのデータの書き込み制御回路は高速化を要求され、情報処理装置の複雑化及び肥大化を免れない。さらにこの場合、評価するマイクロプロセッサ毎にデバッグ用の情報処理装置を開発する必要があり、汎用的に使用することができない。

本発明は、上記事情を鑑みてこれを解消すべく成されたものであり、汎用性があり、かつトレースメモリに対するアクセス制御を行うことが可能な情報処理装置を提供することを目的としている。

本発明の情報処理装置は、上記の目的を達成するために、以下の如き構成を採用した。

本発の情報処理装置は、演算処理装置と記憶装置とを接続するバスに接続されており、前記演算処理装置におけるプログラムの実行軌跡に係る実行軌跡データを生成する実行軌跡データ生成手段と、前記実行軌跡データ生成手段において生成された前記実行軌跡データが格納される実行軌跡データ格納手段と、前記実行軌跡データ格納手段からの前記実行軌跡データの書き出しを制御する制御手段とを有する構成とした。

係る構成によれば、汎用性があり、かつトレースメモリに対するアクセス制御を行うことが可能となる。

また、前記実行軌跡データ格納手段には、前記制御手段により書き出しが制御される実行軌跡データの開始アドレスと終了アドレスとを示す情報が格納されており、前記制御手段は、実行軌跡データの書き出し要求を受けたとき、前記書き出し要求を受けた前記実行軌跡データの開始アドレスと終了アドレスと示す情報と、前記実行軌跡データ格納手段に格納された前記書き出しが制御される実行軌跡データの開始アドレスと終了アドレスと示す情報とを比較する比較手段を有し、前記比較手段の比較結果に基づき前記書き出し要求を受けた実行軌跡データの書き出しを制御する構成とすることができる。

係る構成によれば、前記実行軌跡データ格納手段に格納された実行軌跡データを、書き出し可能なアドレス領域と、書き出しが禁止されるアドレス領域とに分けることができる。

また、前記実行軌跡データ格納手段には、前記制御手段により書き出しが制御される実行軌跡データの書き出しを認証するための認証キーが格納されており、前記制御手段は、実行軌跡データの書き出し要求を受けたとき、前記認証キーと一致する認証情報が入力されたか否かを判断して認証する認証手段を有し、前記認証手段の認証結果に基づき前記書き出し要求を受けた実行軌跡データの書き出しを制御する構成とすることができる。

係る構成によれば、不特定多数のユーザにより前記実行軌跡データが書き出されることを防止できる。

また、前記実行軌跡データ生成手段は、生成した実行軌跡データを圧縮する構成とすることができる。

係る構成によれば、前記実行軌跡データのデータサイズを小さくすることができるため、容量の小さい前記実行軌跡データ格納手段を用いて多くの実行軌跡データを格納することができる。

本発明によれば、汎用性があり、トレースメモリに対するアクセス制御を行うことが可能な情報処理装置を提供することができる。

本発明の情報処理装置は、エミュレータによるトレースメモリからのトレースデータの書き出しを制御する制御回路を有する。制御回路は、エミュレータにより書き出し禁止されたアドレス部分の書き出し要求を受けると、このアドレス部分のトレースデータをすべて固定の値にして出力する。
（実施形態）
以下に図面を参照して本発明の情報処理装置１００について説明する。図３は本発明の情報処理装置１００の構成を説明するブロック図である。

本実施形態の情報処理装置１００は、デバッグ用ＰＣ２００、外部記憶装置３００と接続されて、デバッグシステム４００を構成している。デバッグシステム４００において、デバッグ用ＰＣ２００には、デバッグ用のソフトウェアがインストールされている。外部記憶装置３００は、例えばハードディスクやリムーバブルディスクなどであり、デバッグ対象となるマイクロプロセッサに組み込まれるプログラムが格納されている。

本発明の情報処理装置１００では、外部記憶装置３００から、デバッグ対象となるプログラムがダウンロードされ、情報処理装置１００の有する内部記憶装置に格納される。そして情報処理装置１００において、デバッグ対象となるプログラムが実行されてデバッグが行われる。

情報処理装置１００では、デバッグシステム４００によるデバッグ対象となるマイクロプロセッサと同様の動作をする評価用チップである半導体装置１１０と、この半導体装置１１０の備えるＣＰＵのエミュレーション機能を提供するエミュレータ１２０とを備える。

情報処理装置１００の有する半導体装置１１０についてさらに説明する。

半導体装置１１０は、ＣＰＵ１１１、内部記憶装置１１２、トレースデータ生成回路１１３、トレースメモリ１１４、制御回路１１５、復号回路１１６、禁止アドレス制御回路１１７、禁止アドレスレジスタ１１８とを備える。

ＣＰＵ１１１は、内部記憶装置１１２から転送されてくるデータをインストラクションデコーダに通し、作成された制御コードにより複数の論理計算回路の制御を行う。内部記憶装置１１２は、複数のアドレスにより管理されるデータ構造を持つメモリ回路であり、外部記憶装置３００から取り込まれたプログラムリストが格納される。

トレースデータ生成回路１１３は、ＣＰＵ１１１と内部記憶装置１１２を結合するバスに接続されており、ＣＰＵ１１１が実行したプログラムの実行軌跡データであるトレースデータを生成して出力する。このトレースデータとは、例えばＣＰＵ１１１が実行したプログラムの命令内容と、命令リストが格納されているプログラムアドレスである。

トレースメモリ１１４には、トレースデータ生成回路１１３が出力したトレースデータが時系列に格納されている。

制御回路１１５は、エミュレータ１２０によるトレースメモリ１１４からのトレースデータの書き出しを制御する。制御回路１１５の詳細は、後に別の図面を参照して説明する。

復号回路１１６は、暗号化されたデータを復号する論理回路を有する。デバッグシステム４００では、マイクロプロセッサに格納されるプログラムとして開発されたプログラムリストが暗号化されて外部記憶装置３００へ格納されている。外部記憶装置３００に格納されたこのプログラムがデバッグ対象となるプログラムである。情報処理装置１００では、外部記憶装置３００からデバッグ対象となるプログラムがダウンロードされる際に、復号回路１１６によりこの暗号化されたプログラムリストを復号して内部記憶装置１１２へ格納している。

禁止アドレス制御部１１７は、復号回路１１６が出力したプログラムから、開始アドレス、終了アドレス及び認証キーの３つのデータを取り出し、開始アドレスから終了アドレスまでをアドレス範囲とする禁止アドレスエリアデータと、認証キーとを１組として、禁止アドレスレジスタ１１８へ格納する。

尚ここで取り出されるアドレス範囲は、予めプログラムの開発者により決定されていても良い。この場合、例えばプログラムにおいて予めアドレス範囲の開始アドレスと終了アドレスをそれぞれ識別する識別フラグなどが立てられていても良い。禁止アドレス制御回路１１７は、この識別フラグに基づき、開始アドレスと終了アドレスを取り出しても良い。ま、プログラムリストから取り出される認証キーは、例えば一般的にプログラムリストに含まれるプログラムの開発者名、プログラム名、プログラムが開発された日時などを示す情報であっても良い。

ここで、図４、図５を参照して制御回路１１５についてさらに説明する。図４は、本発明の情報処理装置１００の有する制御回路１１５を説明する図である。図５は、制御回路１１５の備えるトレースデータマスク回路１４０を説明する図である。

制御回路１１５は、ビットマスク比較回路１３０とトレースデータマスク回路１４０とを備える。ビットマスク比較回路１３０は、トレースメモリ１１４から書き出されたトレースデータのプログラムアドレスを示すデータと、禁止アドレスレジスタ内に格納された禁止アドレスエリアデータとを比較する。より詳細には、ビットマスク比較回路１３０は、トレースメモリ１１４から書き出されたトレースメデータの開始アドレスと禁止アドレスエリアの開始アドレスとを比較し、トレースメモリ１１４から書き出されたトレースデータの終了アドレスと禁止アドレスエリアの終了アドレスとを比較する。

そして、トレースメモリ１１４から書き出されたトレースデータの開始アドレス及び終了アドレスが、禁止アドレスエリアの開始アドレス及び終了アドレスと一致していたとき、ビットマスク比較回路１３０は、トレースデータマスク回路１４０に対してマスク信号を出力する。またトレースメモリ１１４から書き出されたトレースデータの開始アドレス及び終了アドレスが、禁止アドレスエリアの開始アドレス及び終了アドレスと一致しない場合、ビットマスク比較回路１３０はマスク信号を出力しない。

次に図５を参照してトレースデータマスク回路１４０について説明する。

トレースデータマスク回路１４０は、ビットマスク比較回路１３０から出力されたマスク信号を有効とするか無効とするかを決定するための認証回路１４１と、トレースデータをマスクするデータマスク回路１４２及びアンド回路１４４とを備える。

認証回路１４１の出力はアンド回路１４４の一方の入力と接続されている。アンド回路１４４の他方の入力には、データマスク比較回路１３０の出力と接続されている。そしてアンド回路１４４の出力が、データマスク回路１４２へ入力される。

本発明の情報処理装置１００では、トレースメモリ１１４からトレースデータを書き出す際に、書き出し要求がなされたトレースデータのアドレスを示す部分が禁止アドレスエリアと一致した場合でも、認証回路１４１により認証された書き出し要求であればトレースデータを書き出すことができる。ここで認証された書き出し要求とは、予め認証キーを知らされている特定のユーザにより成された書き出し要求である。

デバッグシステム４００では、特定のユーザによりデバッグ用ＰＣ２００から認証データが入力されると、エミュレータ１２０を介してこの認証データが認証回路１４１へ入力される。認証回路１４１では、認証データが入力されると、禁止アドレスレジスタ１１８に格納された認証キーを読み出し、認証比較回路１４３により、認証データと認証キーとが一致するか否かを比較する。

認証比較回路１４３は、認証データと認証キーとが一致した場合、ビットマスク比較回路１３０からのマスク信号を、データマスク回路１４２に対して出力させるための信号を出力する。そして認証比較回路１４２は、認証データと認証キーとが一致しない場合、ビットマスク比較回路１３０からのマスク信号をデータマスク回路１４２に対して出力させないための信号を出力する。

図５を参照して認証回路１４１の動作をより具体的に説明する。

ここで、ビットマスク比較回路１３０において、トレースメモリ１１４から書き出されたトレースデータの開始アドレス及び終了アドレスが、禁止アドレスエリアの開始アドレス及び終了アドレスと一致しているとき、ビットマスク比較回路１３０はこのときハイレベル（以下、Ｈレベル）の信号を出力するものとした。またデータマスク回路１４２は、ローレベル（以下、Ｌレベル）の信号が入力されると、トレースデータをマスクするものとした。

認証回路１４１において、認証データと認証キーとが一致しない場合、認証比較回路１４３はＬレベルの信号を出力する。データマスク比較回路１３０からの出力信号と、認証比較回路１４３の出力信号とは、アンド回路１４４に入力される。このときアンド回路１４４の出力信号はＬレベルであり、データマスク回路１４２には、Ｌレベルの信号が入力される。

したがってデータマスク回路１４２は、トレースメモリ１１４から書き出されるトレースデータをマスクする。具体的には、データマスク回路１４２は、書き出し要求がなされたトレースデータの内容を予め決められた固定の値として出力する。

認証回路１４１において、認証データと認証キーとが一致した場合、認証比較回路１４３は、この書き出し要求を認証されたものとし、Ｈレベルの信号を出力する。このときアンド回路１４４の出力信号はＨレベルとなり、データマスク回路１４２にＨレベルの信号が入力される。

データマスク回路１４２では、Ｈレベルの信号が入力さたれ場合、トレースデータのマスクを行わない。したがって、エミュレータ１２０を介して書き出し要求のあったトレースデータをデバッグ用ＰＣ２００に対して書き出すことができる。

以下に、図６を参照してデバッグシステム４００における情報処理装置１００の動作を説明する。図６は、本発明の情報処理装置１００の動作を示すフローチャートである。

デバッグシステム４００において、デバッグ用ＰＣ２００により、エミュレータ１２０へトレースメモリの書き出し要求がなされると、エミュレータ１２０はこの書き出し要求を制御回路１１５へ伝達する（Ｓ６１）。

制御回路１１５はトレースデータの書き出し要求を受けると、ビットマスク比較回路１３０により、トレースメモリ１１４から書き出されるトレースデータの開始アドレス及び終了アドレスとを示すデータと、禁止アドレスエリアデータとを比較する（Ｓ６２）。

Ｓ６２において、トレースメモリ１１４から書き出されるトレースデータの開始アドレス及び終了アドレスとを示すデータと、禁止アドレスエリアデータとが一致しない場合、制御回路１１５は、書き出し要求のあったトレースデータを書き出す。そして制御回路１１５は、書き出したトレースデータをエミュレータ１２０に対して出力する（Ｓ６３）。

Ｓ６２において、トレースメモリ１１４から書き出されるトレースデータの開始アドレス及び終了アドレスとを示すデータと、禁止アドレスエリアデータとが一致した場合、ビットマスク比較回路１３０は、トレースデータマスク回路１４０へマスク信号を出力する。トレースデータマスク回路１４０では、マスク信号を受けて、認証回路１４１においてエミュレータ１２０を介して取得した認証データと、禁止アドレスレジスタ１１８に格納された認証キーとを比較する（Ｓ６４）。

Ｓ６４において認証データと認証キーとが一致していた場合、認証回路１４１は、アンド回路１４４を介してデータマスク回路へマスク信号を無効とする信号を出力する。そして制御回路１１５は、トレースメモリ１１４から書き出し要求のあったトレースデータを書き出す。そして制御回路１１５は、書き出したトレースデータをエミュレータ１２０に対して出力する（Ｓ６３）。

Ｓ６４において認証データと認証キーとが一致していた場合、認証回路１４１は、アンド回路１４４を介してデータマスク回路１４２へマスク信号を有効とする信号を出力する。データマスク回路１４２は、この信号を受けてトレースメモリ１１４から書き出されるトレースデータをマスクし、エミュレータ１２０に対するトレースデータの出力を禁止する（Ｓ６５）。

尚、本発明の情報処理装置１００の禁止アドレス制御回路１１７は、外部記憶装置３００からデバッグ対象となるプログラムをダウンロードする際に禁止アドレスエリアの開始アドレスと終了アドレス及び認証キーを取り出すものとしたが、これに限定されるものではない。例えばデバッグ対象となるプログラムが予め内部記憶装置１１２に格納されていた場合は、禁止アドレス制御回路１１７は内部記憶装置１１２へアクセスし、禁止アドレスエリアの開始アドレスと終了アドレス及び認証キーを取り出し、禁止アドレスレジスタ１１８へ格納しても良い。

また本発明の情報処理装置１００では、トレースデータが格納される場所としてトレースメモリ１１４を有する構成としたが、トレースデータの格納場所はトレースメモリに限定されるものではない。例えばトレースデータは、内部記憶装置内の所定の領域に一時的に格納される構成であっても良い。さらにトレースデータは、トレースデータ生成回路１１３により圧縮された後にトレースメモリ１１４に格納されても良い。トレースデータを圧縮して格納すれば、容量の小さいメモリにトレースデータを格納することができ、大容量のトレースメモリに比べてコストを抑えることができる。

以上に説明したように、本発明の情報処理装置１００によれば、エミュレータ１２０によるトレースメモリ１１４からのトレースデータの書き出しを制御することができる。また本発明の情報処理装置１００では、プログラムコードに含まれる情報により禁止アドレスエリアが決定されるため、プログラムの開発者が書き出しを禁止するアドレス番地をユーザが適宜決定することができる。さらに、トレースデータに含まれるアドレスは、プログラムが格納される記憶装置のアドレス番地と同一であり、プログラムが例えばワークメモリなどに展開されたアドレス番地から書き出しを禁止するデータエリアを決定することができる。

このように、本発明によれば、汎用性があり、トレースメモリに対するアクセス制御を行うことが可能な情報処理装置を提供することができる。

以上、実施形態に基づき本発明の説明を行ってきたが、上記実施形態にあげた構成、その他の要素との組み合わせなど、ここで示した要件に本発明が限定されるものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することが可能であり、その応用形態に応じて適切に定めることができる。

本発明は、トレースデータの書き出しを制御する情報処理装置において利用可能である。

従来のデバッグシステムについて説明する図である。 セキュリティを向上させる従来の方式を説明する図である。 本発明の情報処理装置１００の構成を説明するブロック図である。 情報処理装置１００の有する制御回路１１５を説明する図である。 制御回路１１５の備えるトレースデータマスク回路１４０を説明する図である。 本発明の情報処理装置１００の動作を示すフローチャートである。

符号の説明

１００ 情報処理装置
１１０ 半導体装置
１１１ ＣＰＵ
１１２ 内部記憶装置
１１３ トレースデータ生成回路
１１４ トレースメモリ
１１５ 制御回路
１１６ 復号回路
１１７ 禁止アドレス制御回路
１１８ 禁止アドレスレジスタ
１２０ エミュレータ
１３０ ビットマスク比較回路
１４０ トレースデータマスク回路
１４１ 認証回路
１４２ データマスク回路
１４３ 認証比較回路
２００ デバッグ用ＰＣ
３００ 外部記憶装置

Claims (4)

1. 演算処理装置と記憶装置とを接続するバスに接続されており、前記演算処理装置におけるプログラムの実行軌跡に係る実行軌跡データを生成する実行軌跡データ生成手段と、
   前記実行軌跡データ生成手段において生成された前記実行軌跡データが格納される実行軌跡データ格納手段と、
   前記実行軌跡データ格納手段からの前記実行軌跡データの書き出しを制御する制御手段とを有することを特徴とする情報処理装置。
2. 前記実行軌跡データ格納手段には、前記制御手段により書き出しが制御される実行軌跡データの開始アドレスと終了アドレスとを示す情報が格納されており、
   前記制御手段は、
   実行軌跡データの書き出し要求を受けたとき、前記書き出し要求を受けた前記実行軌跡データの開始アドレスと終了アドレスと示す情報と、前記実行軌跡データ格納手段に格納された前記書き出しが制御される実行軌跡データの開始アドレスと終了アドレスと示す情報とを比較する比較手段を有し、
   前記比較手段の比較結果に基づき前記書き出し要求を受けた実行軌跡データの書き出しを制御することを特徴とする請求項１に記載の情報処理装置。
3. 前記実行軌跡データ格納手段には、前記制御手段により書き出しが制御される実行軌跡データの書き出しを認証するための認証キーが格納されており、
   前記制御手段は、
   実行軌跡データの書き出し要求を受けたとき、前記認証キーと一致する認証情報が入力されたか否かを判断して認証する認証手段を有し、
   前記認証手段の認証結果に基づき前記書き出し要求を受けた実行軌跡データの書き出しを制御することを特徴とする請求項１または２に記載の情報処理装置。
4. 前記実行軌跡データ生成手段は、生成した実行軌跡データを圧縮することを特徴とする請求項１ないし３の何れか一項に記載の情報処理装置。

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