JP2008243190A - データ処理システムにおける診断機能の選択的な無効化 - Google Patents
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Abstract
【解決手段】データ処理システム2は、複数領域に組み込まれたメモリアドレス空間を具備するメモリ6を有し、各領域は、データ32を特定するプログラム可能な領域により定義されたようにメモリアドレスセットを具備する。プロセッサコア8は、メモリ6からフェッチされたプログラム命令を実行する。診断制御回路20は、前記領域に応答し、前記領域は、現在実行中であるプログラム命令がデータ処理システム2上の診断機能を実行するために使用された診断回路14,16,18を選択的に無効にするように格納される。前記診断制御回路20は、診断定義データ36に応答し、前記診断データ36は、診断回路14,16,18のうちどの診断回路をどの領域に対して有効にするかを示す領域に関連する。
【選択図】図3
Description
4 集積回路
6 メモリ
10 メモリ管理ユニット
16 診断ユニット
20 診断制御回路
Claims (21)
- データ処理装置において、前記装置は、
メモリアドレス空間内に値を有するメモリアドレスを具備するアドレス可能なメモリと、
データ処理動作を実行するように前記メモリアドレス空間内のメモリアドレスからフェッチされたプログラム命令に応答するデータ処理回路と、
診断データを生成する診断動作を実行するために、前記装置内の一又は複数の信号に応答する診断回路と、
現在実行されているプログラム命令のメモリアドレス内の複数の領域のうちどれが前記診断回路の少なくとも複数の診断機能を選択的に無効となるように配置されるかという決定に応答する診断機能制御回路とを具備し、
前記メモリアドレス空間は、複数の領域を有し、一つの領域は、データを特定するプログラム可能な領域により定義されたメモリアドレスセットを有することを特徴とする装置。 - 前記メモリアドレス空間内のメモリアドレスページ特性を定義するメモリページテーブルデータに応答するメモリ管理回路を有し、前記メモリアドレス空間は、複数の隣接ページのメモリアドレスを有するとともに、データを特定する前記プログラム可能な領域は、前記メモリページテーブルデータの一部であることを特徴とする請求項1に記載の装置。
- 前記診断機能制御回路は、前記複数の領域の少なくとも1つと関連する診断機能定義データに応答するとともに、現在実行されている前記プログラム命令の前記メモリアドレスが、前記複数の領域のうち少なくとも1つの領域に配置されているとき、どの診断機能が無効であるかを特定することを特徴とする請求項1に記載の装置。
- 前記診断機能定義データは、現在実行されている前記プログラム命令の前記メモリアドレスが、前記複数の領域のうち少なくとも1つの領域に配置されているとき、侵襲的な診断機能が無効であるか否かを特定することを特徴とする請求項1に記載の装置。
- 前記診断機能定義データは、現在実行されている前記プログラム命令の前記メモリアドレスが、前記複数の領域のうち少なくとも1つの領域に配置されているとき、非侵襲的な診断機能が許可されるか否かを特定することを特徴とする請求項1に記載の装置。
- 前記診断回路は、トレースデータ・ストリームを生成するように実行されているデータ処理動作に応答するトレース回路を有することを特徴とする請求項1に記載の装置。
- 前記診断回路は、コードプロファイリングデータを生成するように実行されているプログラム命令のメモリアドレスに応答するコードプロファイリング回路を有することを特徴とする請求項1に記載の装置。
- 前記診断回路は、診断イベントを開始する所定の特性にマッチングするステップを実行するプログラム命令のメモリアドレスに応答する命令ブレークポイント回路を有することを特徴とする請求項1に記載の装置。
- 前記診断回路は、診断イベントを開始する所定の特性にマッチングするステップにアクセスされているデータ値のメモリアドレスに応答するデータウォッチポイント回路を有することを特徴とする請求項1に記載の装置。
- 前記診断イベントは、外部装置によりデバッグを許可する前記装置上の動作を不完全に処理するステップの一つと、前記装置上のデバッグ例外ハンドリングコードの初期実行のデバッグ例外を開始するステップの一つとを含むことを特徴とする請求項8に記載の装置。
- データを処理する装置であり、前記装置は、
メモリアドレス空間内の値を有するメモリアドレスを具備するアドレス可能なメモリ手段と、
前記メモリアドレス空間内のメモリアドレスからフェッチされたプログラム命令に応答してデータ処理動作を実行するためのデータ処理手段と、
前記装置内の一又は複数の信号に応答して、診断データを生成する診断動作を実行するための診断手段と、
現在実行されているプログラム命令のメモリアドレス内の複数の領域のうちどれが配置されるかという決定に応答して前記診断回路の少なくとも複数の診断機能を選択的に無効となるための診断機能制御手段とを有し、
前記メモリアドレス空間は複数の領域を有するとともに、前記領域はデータを特定するプログラム可能な領域により定義されたメモリアドレスセットを具備することを特徴とする装置。 - データを処理する方法であり、前記方法は、
メモリアドレス空間内の値を有するメモリアドレスを具備するアドレス可能なメモリ内にデータを格納するステップと、
前記メモリアドレス空間内のメモリアドレスからフェッチされたプログラム命令に応答して、データ処理回路を具備するデータ処理動作を実行するステップと、
前記装置内の一又は複数の信号に応答して、診断データを生成するために診断回路を具備する診断動作を実行するステップと、
現在実行されているプログラム命令のメモリアドレス内の前記複数の領域のうちどの領域に配置されるという決定に応答して、診断機能制御回路を具備する診断機能の少なくとも複数の診断機能を選択的に無効にするステップとを具備し、
前記メモリアドレス空間は複数の領域を有するとともに、前記領域はデータを特定するプログラム可能な領域により定義されたメモリアドレスセットを具備することを特徴とする方法。 - 前記メモリアドレス空間内のメモリアドレスページ特性を定義するメモリページテーブルデータを具備するメモリアクセスを管理するステップを具備し、前記メモリアドレス空間は、複数の隣接ページのメモリアドレスを有するとともに、データを特定する前記プログラム可能な領域は、前記メモリページテーブルデータの一部であることを特徴とする請求項12に記載の方法。
- 前記選択的に無効にするステップは、前記複数の領域のうち少なくとも1つと関連する診断機能定義データに応答するとともに、現在実行されている前記プログラム命令の前記メモリアドレスが、前記複数の領域のうち少なくとも1つの領域に配置されているとき、どの診断機能が無効であるかを特定することを特徴とする請求項12に記載の方法。
- 前記診断機能定義データは、現在実行されている前記プログラム命令の前記メモリアドレスが、前記複数の領域のうち少なくとも1つの領域に配置されているとき、侵襲的な診断機能が無効であるか否かを特定することを特徴とする請求項12に記載の方法。
- 前記診断機能定義データは、現在実行されている前記プログラム命令の前記メモリアドレスが、前記複数の領域のうち少なくとも1つの領域に配置されているとき、非侵襲的な診断機能が許可されるか否かを特定することを特徴とする請求項12に記載の方法。
- 前記診断回路は、トレースデータ・ストリームを生成するように実行されているデータ処理動作に応答するトレース回路を有することを特徴とする請求項12に記載の方法。
- 前記診断回路は、コードプロファイリングデータを生成するように実行されているプログラム命令のメモリアドレスに応答するコードプロファイリング回路を有することを特徴とする請求項12に記載の方法。
- 前記診断回路は、診断イベントを開始する所定の特性にマッチングするステップを実行するプログラム命令のメモリアドレスに応答する命令ブレークポイント回路を有することを特徴とする請求項12に記載の方法。
- 前記診断回路は、診断イベントを開始する所定の特性にマッチングするステップにアクセスされているデータ値のメモリアドレスに応答するデータウォッチポイント回路を有することを特徴とする請求項12に記載の方法。
- 前記診断イベントは、外部装置によりデバッグを許可する前記装置上の動作を不完全に処理するステップの一つと、前記装置上のデバッグ例外ハンドリングコードの初期実行のデバッグ例外を開始するステップの一つとを含むことを特徴とする請求項12に記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
GB0703499.4 | 2007-02-22 | ||
GB0703499A GB2446831B (en) | 2007-02-22 | 2007-02-22 | Selective disabling of diagnostic functions within a data processing system |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008243190A true JP2008243190A (ja) | 2008-10-09 |
JP5179898B2 JP5179898B2 (ja) | 2013-04-10 |
Family
ID=37945585
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008040504A Expired - Fee Related JP5179898B2 (ja) | 2007-02-22 | 2008-02-21 | データ処理システムにおける診断機能の選択的な無効化 |
Country Status (4)
Country | Link |
---|---|
US (1) | US7913120B2 (ja) |
JP (1) | JP5179898B2 (ja) |
CN (1) | CN101251821B (ja) |
GB (1) | GB2446831B (ja) |
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- 2008-02-11 US US12/068,696 patent/US7913120B2/en not_active Expired - Fee Related
- 2008-02-21 JP JP2008040504A patent/JP5179898B2/ja not_active Expired - Fee Related
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US20080209268A1 (en) | 2008-08-28 |
CN101251821B (zh) | 2012-01-25 |
CN101251821A (zh) | 2008-08-27 |
GB2446831B (en) | 2011-06-15 |
US7913120B2 (en) | 2011-03-22 |
GB0703499D0 (en) | 2007-04-04 |
JP5179898B2 (ja) | 2013-04-10 |
GB2446831A (en) | 2008-08-27 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
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