JP2007502462A - デバッグ回路のセキュリティを確保する方法及び装置 - Google Patents

デバッグ回路のセキュリティを確保する方法及び装置 Download PDF

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Abstract

本発明はデバッグ回路(20)に関し、特にデバッグ回路(20)のセキュリティを確保する方法及び装置に関する。一の実施形態では、複数の不揮発性素子(38)を使用して、デバッグ回路(20)の少なくとも一部を選択的にディスエーブルにし、そして再イネーブルする。認証も使用することができる。本発明は、IEEEが規定するJTAGデバッグインターフェースのような標準デバッグインターフェースを含むどのようなデバッグインターフェースも使用することができる。

Description

本発明はデバッグ回路に関し、特にデバッグ回路のセキュリティを確保する方法及び装置に関する。
集積回路のセキュリティは、集積回路のセキュリティがより重要になる用途に使用されるようになるに従って重要性が増してきている。このような用途の例としては、スマートカード、携帯電話、インターネット通信機器などがある。特に、多くの場合、集積回路の一つ以上の部分への悪意のある、または無許可のアクセスに対してセキュリティを確保することが望ましい。多くの集積回路は、情報を集積回路に入力し、情報を集積回路から出力するために使用することができる端子を備える。このような入力/出力端子は、集積回路の一つ以上の部分への無許可のアクセスの経路となり得る。更に、集積回路の或る入力/出力端子を使用してデバッグやエミュレーション、テストに使用することができ、かつこれらの入力/出力端子は集積回路の一つ以上の部分への無許可のアクセスの経路ともなり得る。
集積回路のデバッグ、エミュレーション、及びテストに使用される一つの共通標準は、公知のJTAG(Joint Test Action Group)IEEE(Institute of Electrical and Electronic Engineers)1194.1テストアクセスポート及びバウンダリスキャン(boundary scan)アーキテクチャである。標準JTAGインターフェースに加えて、集積回路に使用される非常に多岐に渡る他のデバッグインターフェース、エミュレーションインターフェース、及び/又はテストインターフェースがある。
米国特許番号10/100,462
“assert(アサート)”及び“negate(ネゲート)”という用語は、信号、ステータスビット、または同様な手段をそれぞれその論理的に真の状態または論理的に偽の状態にする操作を指す場合に使用する。論理的に真の状態が論理レベル1である場合、論理的に偽の状態は論理レベル0である。更に、論理的に真の状態が論理レベル0である場合、論理的に偽の状態は論理レベル1である。また、“logic level(論理レベル)”及び“logic state(論理状態)”という用語は本明細書では同じ意味に使用される。本明細書において使用する“debug(デバッグ)”という用語は非常に広い意味に用いれられ、エミュレーション機能及びテスト機能も含む。
当業者であれば、これらの図における構成要素が説明を簡単かつ明瞭にするために示され、そして必ずしも寸法通りには描かれていないことが分かるであろう。例えば、これらの図における幾つかの構成要素の寸法を他の構成要素に対して誇張して描いて本発明の実施形態を理解し易くしている。
図1は、本発明の一の実施形態による集積回路(IC)10をブロック図として示している。一の実施形態では、IC10はデバッグポート20及び保護対象機能回路12を含む。一の実施形態では、保護対象機能回路12はプロセッサ14、他の回路16、及び入力/出力(I/O)回路18を含み、これらの回路は通信信号26を通して双方向通信可能にし、更にデバッグポート20に接続される。一の実施形態では、プロセッサ14はどのようなタイプの命令も実行するプロセッサとすることができ、例えば中央処理ユニット、デジタル信号プロセッサ、タイマー処理ユニットなどを挙げることができる。一の実施形態では、他の回路16は、IC10の所望の機能の内の一つ以上を実行するが、所望の
機能を実行するために命令を実行する必要が必ずしもある訳ではない回路とすることもできる。保護対象機能回路12の別の実施形態は、プロセッサ14のみ、他の回路16のみ、またはプロセッサ14及び他の回路16の両方を含むことができる。一の実施形態では、I/O回路18は一つ以上のIC端子24に接続されてIC10の外部の回路(図示せず)と信号の授受を行なう。本発明の別の実施形態では、I/O回路18はいずれかのタイプの外部バス構造を含むことができ、これらの外部バス構造としては、データ/アドレス/制御バス構造を挙げることができる。IC10の更に別の実施形態は、I/O回路18及びIC端子24さえも有する必要がなく、例えばシングルチップモードで動作するIC10は外部バスを持たない。本発明の一の実施形態では、デバッグポート20は双方向通信可能に一つ以上のIC端子22に接続され、これらの端子によって、デバッグポート20はIC10の外部に位置するデバイス群(図示せず)と信号の授受を行なうことができる。
図2は、本発明の一の実施形態による、図1のデバッグポート20の一部をブロック図として示している。一の実施形態では、デバッグポート20は制御回路46を含み、この制御回路は不揮発性素子38に接続されて不揮発性素子38の制御及び/又は書き込みを行なう。本発明の一の実施形態では、不揮発性素子38の内の一つ以上の素子は、ワンタイムプログラマブルメモリのようなワンタイムプログラム回路を使用して形成することができる。本発明の別の実施形態では、不揮発性素子38の内の一つ以上の素子は、いずれかのタイプのフューズを使用して形成することができる。ここで、不揮発性素子38は1タイプのみの不揮発性素子を使用して形成することができる、または別の構成として、複数の異なるタイプの不揮発性素子を使用して形成することができる。図2に示す実施形態では、不揮発性素子38はイネーブルセキュアデバッグ素子(enable secure debug element)30と、バイパスセキュアデバッグ素子(bypass secure debug element)32と、再イネーブルセキュアデバッグ素子(re−enable secure debug element)34と、そしてディスエーブルデバッグ素子(disable debug element)36と、を含む。本発明の別の実施形態は、いずれかの数の不揮発性素子38を使用することができる。制御回路46を使用して不揮発性素子38の論理状態を変える。本発明の一の実施形態では、制御回路46はカウンタ47を含み、このカウンタを使用して所定長の時間を提供する。
デバッグイネーブル回路40は信号を不揮発性素子38及び認証回路44から受信し、そしてこれらの受信信号に基づいて、デバッグイネーブル回路40はイネーブルデバッグ信号58を選択的にアサートする。イネーブルデバッグ信号58はデバッグイネーブル回路40からデバッグロジック43に供給される。デバッグロジック43はデバッグ回路42を含み、このデバッグ回路はイネーブルデバッグ信号58の影響を受ける。本発明の別の実施形態では、デバッグ回路42はデバッグロジック43の全て、または一部のみを含むことができる。或る実施形態では、デバッグロジック43は、デバッグ目的に使用する他の回路を含むことができ、他の回路はイネーブルデバッグ信号58によってイネーブルにならない、またはディスエーブルされる。イネーブルデバッグ信号58はデバッグ回路42が使用して、デバッグ回路42が実行する一つ以上のデバッグ機能をイネーブルにする。デバッグ回路42を使用してIC10の保護対象機能回路12の一つ以上の部分をデバッグすることができる(図1参照)。
ここで、認証回路44はいずれかのタイプの認証を、ハードウェア及びソフトウェアのいずれかの組合せを使用して行なうことができることに注目されたい。更に、本発明の或る実施形態は、認証回路44を全く使用しないようにすることもできる。本発明に使用することができる認証の一例に関しては、本出願の譲受人に譲渡され、かつここで参照することによってその内容が本発明の開示に含まれることになる、「集積回路セキュリティ及
びセキュリティを確保する方法」と題する2002年3月18日出願の米国特許番号10/100,462を参照されたい。
図示の実施形態では、デバッグイネーブル回路40は、ORゲート50、ANDゲート52、及びANDゲート54を使用する形で用いられる。本発明の別の実施形態は、いずれかの所望の回路を使用するデバッグイネーブル回路40を用いることができる。図2に示す特定のゲート群は、デバッグイネーブル回路40に使用できる単なる一つの実施形態に過ぎない。図2に示すデバッグイネーブル回路の実施形態では、ANDゲート54は第1入力をバイパスセキュアデバッグ素子32から受信し、そして第2入力を再イネーブルセキュアデバッグ素子34から受信する。ORゲート50は第1入力を認証回路44から受信し、第2入力をイネーブルセキュアデバッグ素子30から受信し、そして第3入力をANDゲート54の出力から受信する。ANDゲート52は第1入力をORゲート50の出力から受信し、そして第2入力をディスエーブルデバッグ素子36から受信する。ゲート50,52,及び54を使用するデバッグイネーブル回路40の特定の実施形態では、イネーブルセキュアデバッグ素子30は最初は論理レベル1であり、バイパスセキュアデバッグ素子32は最初は論理レベル0であり、再イネーブルセキュアデバッグ素子34は最初は論理レベル1であり、そしてディスエーブルデバッグ素子36は最初は論理レベル0である。
認証回路44を利用する本発明の実施形態では、認証回路44は双方向通信可能に制御回路46に接続される。本発明の或る実施形態では、認証回路44は通信信号26及び/又はIC端子22に接続することができる。本発明の或る実施形態では、デバッグロジック43は通信信号26及び/又はIC端子22に接続することができる。
図3は、本発明の一の実施形態による、図2のデバッグ回路42に対するセキュリティを段階的にイネーブルにし、そしてディスエーブルにする方法を状態図として示している。この状態図を使用するために、不揮発性素子38にはフューズを用いることを前提とするが、本発明の他の実施形態は、不揮発性素子38を実現するためにどのような所望の回路も使用することができる。図3に示す状態図はSTATE Aから始まる。本発明の一の実施形態では、STATE AはIC10の製造後の初期状態である。図示のSTATE Aでは、デバッグ回路42をイネーブルにし、そして保護対象機能回路12(図1参照)に対するフルデバッグアクセスを利用することができる。或る実施形態では、STATE Aから出るためには認証を必要とするようにすることができ、そして他の実施形態では、STATE Aから出るためには認証を必要としないようにすることができる。STATE BにはSTATE Aから入ることができ、この操作は、イネーブルセキュアデバッグフューズ30を飛ばすことにより行われ、フューズを飛ばすことによって、論理レベル1から論理レベル0への永久的な遷移が行われる。
初期セキュア状態のSTATE Bでは、デバッグ回路42の安全が確保され、保護対象機能回路12へのデバッグアクセス(図1参照)は利用することができない。次に認証を使用してSTATE BからSTATE Cへの遷移を行なう。ここでもまた、いずれかのタイプの認証を使用することができる。ここで、STATE BからSTATE Cへの遷移を行なうために使用する認証は、STATE Aから出るために使用するかどうかは任意の認証と同じとする、または認証とは異ならせることができることに留意されたい。
本発明の一の実施形態では、STATE Cは安全なデバッグを実行することができる状態である。図示のSTATE Cでは、デバッグ回路42をイネーブルにし、そして保護対象機能回路12(図1参照)へのフルデバッグアクセスを利用することができる。ここで、本発明の別の実施形態では、デバッグロジック43の内、STATE Cでイネー
ブルにする一つ以上の部分は、デバッグロジック43の内、STATE Aでイネーブルにする一つ以上の部分と同じとする、またはこれらの部分とは異ならせることができることに留意されたい。
STATE CからSTATE Bに戻るかどうかは任意である。STATE CからSTATE Bへの戻りが行なわれる場合、この戻りは、例えばハードウェアリセット、ソフトウェアリセット、デバッグ命令、または状態変化を自動的に生じさせるタイムアウトのようないずれかの所望のメカニズムにより生じさせることができる。タイムアウトを使用してSTATE Bに戻る場合、デバッグ回路42を再イネーブルした後、所定の(固定の、またはユーザが書き込むことができる形式の)長さの時間が経過したときにデバッグ回路42をディスエーブルにする。カウンタ47(図2参照)を使用して所定長の時間を制御回路46に供給することができる。一つの採用可能な例では、カウンタ47に所定(固定の、またはユーザが書き込むことができる形式の)の値を読み込み、次にこの値をゼロまでカウントダウンして所定長の時間を供給する。別の実施形態では、いずれかの所望の方法を使用して所定長の時間を供給することができる。
STATE DにはSTATE Cから入ることができ、この操作は、バイパスセキュアデバッグフューズ32を飛ばすことにより行われ、フューズを飛ばすことによって、論理レベル0から論理レベル1への永久的な遷移が行われるので、正しい入力が図2に示すデバッグイネーブル回路40の実施形態に供給される。本発明の一の実施形態では、STATE Dは認証を得ることなく到達するセキュリティ状態である。図示のSTATE Dでは、デバッグ回路42をイネーブルにし、そして保護対象機能回路12(図1参照)に対するフルデバッグアクセスを利用することができる。ここでもまた、本発明の別の実施形態は、STATE Dを使用して、デバッグロジック43の全てではなく、デバッグロジック43の一つ以上の部分をイネーブルにすることができる。デバッグ回路42は単に、デバッグロジック43の内、特定の時間にディスエーブルにする、そして/または再イネーブルすることができる一つ以上の部分を表わすだけである。或る実施形態では、STATE Dから出るためには認証が必要になるようにすることができ、そして他の実施形態では、STATE Dから出るためには認証が必要ではないようにすることができる。ここで、認証を使用してSTATE Dから出る場合、STATE Dから出るために使用する認証は、STATE Aから出るために使用するかどうかは任意の認証と同じとする、または認証とは異ならせることができ、そして/またはSTATE BからSTATE Cへの遷移を行なうために使用する認証と同じとする、または認証とは異ならせることができることに留意されたい。ここで、本発明の別の実施形態では、デバッグロジック43の内、STATE Dでイネーブルにする一つ以上の部分は、デバッグロジック43の内、STATE A及び/又はSTATE Cでイネーブルにする一つ以上の部分と同じとする、またはこれらの部分とは異ならせることができることに留意されたい。
STATE EにはSTATE Dから入ることができ、この操作は、再イネーブルセキュアデバッグフューズ34を飛ばすことにより行われ、フューズを飛ばすことによって、論理レベル1から論理レベル0への永久的な遷移が行われるので、正しい入力が図2に示すデバッグイネーブル回路40の実施形態に供給される。本発明の一の実施形態では、STATE Eは再度イネーブルになるセキュア状態である。図示のSTATE Eでは、デバッグ回路42の安全が確保され、かつ保護対象機能回路12(図1参照)に対するデバッグアクセスは利用することができない。次に認証を使用してSTATE EからSTATE Fへの遷移を行なう。ここでもまた、いずれかのタイプの認証を使用することができる。ここで、STATE EからSTATE Fへの遷移を行なうために使用する認証は、STATE Aから出るために使用するかどうかは任意の認証と同じとする、または認証とは異ならせることができ、そして/またはSTATE BからSTATE Cへの遷移を行なうために使用する認証と同じとする、または認証とは異ならせることがで
きることに留意されたい。
本発明の一の実施形態では、STATE Fは安全なデバッグを実行することができる状態である。図示のSTATE Fでは、デバッグ回路42をイネーブルにし、そして保護対象機能回路12(図1参照)へのフルデバッグアクセスを利用することができる。ここで、本発明の別の実施形態では、デバッグロジック43の内、STATE Fでイネーブルにする一つ以上の部分は、デバッグロジック43の内、STATE A及び/又はSTATE C及び/又はSTATE Dでイネーブルにする一つ以上の部分と同じとする、またはこれらの部分とは異ならせることができることに留意されたい。
STATE FからSTATE Eに戻るかどうかは任意である。STATE FからSTATE Eへの戻りを行なう場合、この戻りは、例えばハードウェアリセット、ソフトウェアリセット、デバッグ命令、または状態変化を自動的に生じさせるタイムアウトのようないずれかの所望のメカニズムにより生じさせることができる。タイムアウトを使用してSTATE Eに戻る場合、デバッグ回路42を再イネーブルした後、所定の(固定の、またはユーザが書き込むことができる形式の)長さの時間が経過したときにデバッグ回路42をディスエーブルにする。カウンタ47(図2参照)を使用して所定長の時間を制御回路46に供給することができる。一つの採用可能な例として、カウンタ47に所定の(固定の、またはユーザが書き込むことができる形式の)値を読み込み、次にこの値をゼロまでカウントダウンして所定長の時間を供給する。別の実施形態では、いずれかの所望の方法を使用して所定長の時間を供給することができる。
本発明の一の実施形態では、STATE Gはディスエーブル状態である。STATE
Gは、STATE A,STATE E,またはSTATE Fのいずれか一つから入ることができ、この操作は、ディスエーブルデバッグフューズ36を飛ばすことにより行われ、フューズを飛ばすことによって、論理レベル1から論理レベル0への永久的な遷移が行われて、正しい入力が図2に示すデバッグイネーブル回路40の実施形態に供給される。図示のSTATE Gでは、デバッグ回路42をディスエーブルするので、保護対象回路12(図1参照)へのデバッグアクセスは利用することができない。本発明の一の実施形態では、STATE Gは、そこから出ることができない最終状態として設けられる。
上に記載したSTATE E,F,及びGは任意選択であり、これらの状態の内の一つ以上は本発明の種々の実施形態において用いることができる。従って、本発明の或る実施形態では、再イネーブルセキュアデバッグ素子34及び/又はディスエーブルデバッグ素子36は用いないで済む。また、本発明の別の実施形態では、バイパスセキュアデバッグ素子32及び再イネーブルセキュアデバッグ素子34は用いないで済む。それに代わる形で、ディスエーブルデバッグ素子36を使用してSTATE CからSTATE Gへの直接遷移が可能になる。
図3に記載する状態図は、いずれかのタイプの回路を制御回路46及びデバッグイネーブル回路40の中に使用する形で実現することができる。従って、図3の機能を状態図の形式で記載してきたが、図3の機能は、クロック論理を使用するステートマシンとして、組合せ論理として、またはステートマシン及び組合せ論理のいずれかの組合せとして用いることができる。前に述べたように、不揮発性素子38はいずれかのタイプの不揮発性回路を使用する形で用いることができ、フューズは単なる一例に過ぎない。
図3に記載する特定の実施形態を使用する一つの考えられる利点は、他の利点の中でも特に、不揮発性素子38が、どのような所望の認証アプローチと組み合わせた形でも任意に使用することができることである。これにより、IC10を初期状態(STATE A
)で製造することが可能になり、この初期状態によってIC10の製品開発フェーズの間におけるフルデバッグアクセスが可能になる。従って、IC10を大元の機器製造業者(例えば、携帯電話、自動車などの製造業者)に対して販売する前に、イネーブルセキュアデバッグ素子30の論理状態を変えて、回路12へのデバッグ回路42を通してのデバッグアクセスの全て、または一部がディスエーブルになる(STATE B)ようにする。しかしながら普通、「大元の機器製造業者(相手先ブランドによる委託生産を受託し、相手先の商標を付けて製品を供給する製造業者:original equipment manufacturer:OEM)及び/又はIC製造業者」(本明細書では一括して製造業者と呼ぶ)が保護対象回路12にデバッグ回路42を通してアクセスすることができるようにして、IC10を使用する製品が販売された後に、製造業者がIC10、またはIC10を使用する製造業者の製品またはシステムをデバッグすることができるようにすることが望ましい。しかしながら、製造業者は多くの場合、製造業者だけが保護対象回路12にデバッグ回路42を通してアクセスすることができるように認証手順(STATE BからSTATE Cへの遷移)が必要となるような形態を希望する。従って、製造業者はデバッグ操作をSTATE C及び/又はSTATE Dにおいて自由に行なうことができる。
STATE Cに関する一の使用方法では、STATE Dに入ることができる前に認証が必要となるようにする。STATE Cに関する別の使用方法では、デバッグができる状態にし、次に、使用するデバッグツールまたは他のソフトウェアツールが、必要な認証プロセスの実行を処理する機能を備える場合にSTATE Bへの戻りを可能にする。認証を必要とすることが望ましい場合、システムは、デバッグ操作の実行が必要になるまでSTATE Bに留まることができる。この時点で、認証を実行してSTATE Cへの遷移を行ってデバッグ機能を実行することができる。それとは逆に、製造業者が後の時点で、デバッグ操作の実行のために認証を必要としないことが望ましいと判断することができるので、回路をSTATE Dにして、デバッグ操作を実行するためには認証が必要ではない状態にすることができる。状態Dに関する一の使用方法では、製造業者は、認証プロセスを認識しない市販のデバッグツール及び他のソフトウェアツールデバッグツールを使用することができる。STATE Cから、製造業者はSTATE Dに遷移することができ、この場合、認証プロセスを認識しないソフトウェアツールは自由に動作することができる。本発明の一の実施形態では、バイパスセキュアデバッグ素子32の論理状態を遷移させてSTATE CからSTATE Dにする。
STATE Dからは、製造業者が一旦、製造業者の製品開発を終え、そして製造業者の製品をカスタマーに供給する準備が整うと、製造業者は再イネーブルセキュアデバッグ素子34の論理状態を変えて、回路12へのデバッグ回路42を通しての全てのアクセスがディスエーブル(STATE E)になるようにすることができる。ここで、本発明の或る実施形態に関しては、上の方法ではなく、製造業者はSTATE Cから永久的ディスエーブル状態(例えばSTATE G)への直接遷移を希望することができることに注目されたい。永久的ディスエーブル状態(例えばSTATE G)にする目的の一つは、保護対象機能回路12へのデバッグ回路42を通してのアクセスが更に行われることを防止することができることである。しかしながら、製造業者の電子機器に対するサービス、修理、または不良解析を更に行なうためには、永久的ではないディスエーブル状態(STATE E)が必要となる。永久的ではないディスエーブル状態(STATE E)を使用する場合、保護対象機能回路12へのデバッグ回路42を通してのアクセスは再び、所定の認証プロセス(認証によってSTATE EからSTATE Fへの状態遷移が行われる)を完了させることにより行なうことができる。ここで、STATE A,C,D,及びFで利用して実際にIC10をデバッグする、または解析することができる或るデバッグソフトウェア及び/又はエミュレーションソフトウェアは、全てのパスワードまたはキーを含む認証プロセスを認識する必要がないようにしなければならないことに留意され
たい。認証プロセスはデバッグソフトウェア及び/又はエミュレーションソフトウェアから切り離すことができる。認証プロセスは、デバッグ回路42から切り離されたハードウェア及び/又はソフトウェアを含むことができ、ハードウェア及び/又はソフトウェアを使用して「デバッグアクセスを利用することができない」状態から「デバッグアクセスを利用することができる」状態への遷移を行なう(STATE BからSTATE Cからの遷移、及びSTATE EからSTATE Fへの遷移を示す図3を参照)。
ここで、或る実施形態では、次の不揮発性素子38をアサートすることにより、既にアサートしている不揮発性素子38による設定を無効にすることができるという効果があることに注目されたい。例えば、バイパスセキュアデバッグ素子32をアサートすることにより、イネーブルセキュアデバッグ素子30による設定を無効にすることができるという効果がある。同様に、再イネーブルセキュアデバッグ素子34をアサートすることにより、バイパスセキュアデバッグ素子32による設定を無効にすることができるという効果がある。
これまでの明細書では、本発明について特定の実施形態を参照しながら記載してきた。しかしながら、この技術分野の当業者であれば、種々の変形及び変更を、以下の請求項に示す本発明の技術範囲を逸脱しない範囲において加え得ることが分かるであろう。例えば、デバッグ回路42(図2参照)は、例えばJTAGインターフェースまたはプロトコルのような一つ以上の標準のデバッグインターフェース、エミュレーションインターフェース、またはテストインターフェースを用いる回路を含むことができる。一の実施形態では、IC端子22は、JTAG TDO(test data out)信号及びTDI(test data in)信号を含むことができる。
従って、明細書及び図は制限的な意味ではなく例示として捉えられるべきであり、かつこのような変形の全ては本発明の技術範囲に含まれるべきものと考えられる。
効果、他の利点、及び問題解決法が特定の実施形態に関連する形で上に記載されてきた。しかしながら、効果、利点、問題解決法、及びこのような効果、利点、または問題解決法をもたらし、またはさらに顕著にさせるすべての要素(群)が、いずれかの請求項または全ての請求項の必須の、必要な、または基本的な特徴、或いは要素であると考えられるべきではない。この明細書で使用されるように、「comprises」、「comprising」という用語、または他のすべてのこれらの変形は包括的な意味を指すものであり、例えば一連の要素を備えるプロセス、方法、製品、または装置がこれらの要素のみを含む、ということではなく、明らかには挙げられていない、またはそのようなプロセス、方法、製品、または装置に固有の他の要素を含むことができる。
追加のテキスト:
〔請求項1〕 デバッグ回路のセキュリティを確保する方法であって、
デバッグ回路を、デバッグ回路がイネーブルになった状態とし、
第1不揮発性素子に書き込みを行なってデバッグ回路をディスエーブルにし、そして
第1不揮発性素子に書き込みを行なった後に、第2不揮発性素子に書き込みを行なって、デバッグ回路を再イネーブルする操作及びデバッグ回路を永久的にディスエーブルにする操作の内の一つの操作を実行する、方法。
〔請求項2〕 第1不揮発性素子に書き込みを行なった後に、かつ第2不揮発性素子に書き込みを行なう前に、デバッグ回路を、認証操作に応答する形で選択的にイネーブルにすることができる、請求項1記載の方法。
〔請求項3〕 第2不揮発性素子に書き込みを行なってデバッグ回路を再イネーブルする、請求項1記載の方法。
〔請求項4〕 更に、
第2不揮発性素子に書き込みを行なった後に第3不揮発性素子に書き込みを行なってデバッグをディスエーブルにし、第3不揮発性素子に書き込みを行なった後、デバッグ回路を
、認証操作に応答する形で選択的にイネーブルにすることができる、請求項3記載の方法。
〔請求項5〕 第1不揮発性素子は第1フューズを含み、第2不揮発性素子は第2フューズを含み、そして第3不揮発性素子は第3フューズを含み、そして
第1不揮発性素子に対する書き込みでは第1フューズを飛ばし、
第2不揮発性素子に対する書き込みでは第2フューズを飛ばし、そして
第3不揮発性素子に対する書き込みでは第3フューズを飛ばす、請求項4記載の方法。
〔請求項6〕 更に、
第3不揮発性素子に書き込みを行なった後に第4不揮発性素子に書き込みを行なって、デバッグ回路を永久的にディスエーブルにする、請求項4記載の方法。
〔請求項7〕 第2不揮発性素子に書き込みを行なって、デバッグ回路を永久的にディスエーブルにする、請求項1記載の方法。
〔請求項8〕 第1不揮発性素子は第1フューズを含み、そして第2不揮発性素子は第2フューズを含み、更に第1不揮発性素子に対する書き込みでは第1フューズを飛ばし、そして第2不揮発性素子に対する書き込みでは第2フューズを飛ばす、請求項1記載の方法。
〔請求項9〕 デバッグ回路のセキュリティを確保する方法であって、
デバッグ回路を、デバッグ回路を認証操作に応答する形で選択的にイネーブルにすることができるセキュアデバッグ状態にし、
デバッグ回路を認証操作に応答する形でイネーブルにし、そして
デバッグ回路を認証操作に応答する形でイネーブルにした後、第1不揮発性素子に書き込みを行なう、方法。
〔請求項10〕 第1不揮発性素子に書き込みを行なった後、デバッグ回路がバイパスセキュリティ状態になり、このバイパスセキュリティ状態ではデバッグ回路をイネーブルにする、請求項9記載の方法。
〔請求項11〕 更に、
第1不揮発性素子に書き込みを行なった後に第2不揮発性素子に書き込みを行ない、第2不揮発性素子に書き込みを行なった後、デバッグ回路は再イネーブルセキュアデバッグ状態になり、この再イネーブルセキュアデバッグ状態では、デバッグ回路を認証操作に応答する形で選択的にイネーブルにすることができる、請求項9記載の方法。
〔請求項12〕 第1不揮発性素子は第1フューズを含み、そして第2不揮発性素子は第2フューズを含み、更に第1不揮発性素子に対する書き込みでは第1フューズを飛ばし、そして第2不揮発性素子に対する書き込みでは第2フューズを飛ばす、請求項11記載の方法。
〔請求項13〕 更に、
第2不揮発性素子に書き込みを行なった後に第3不揮発性素子に書き込みを行なって、デバッグ回路を永久的にディスエーブルにする、請求項11記載の方法。
〔請求項14〕 デバッグ回路のセキュリティを確保する方法であって、
デバッグ回路を認証操作に応答する形でイネーブルにし、そして
デバッグ回路をイネーブルにした後、所定長の時間が経過したときにデバッグ回路をディスエーブルにする、方法。
〔請求項15〕 所定長の時間はカウンタが供給する、請求項14記載の方法。
〔請求項16〕 デバッグ回路をディスエーブルにする操作は、カウンタのカウント終了に応答する形で実行する、請求項15記載の方法。
〔請求項17〕 所定長の時間はユーザが書き込むことができる、請求項14記載の方法。
〔請求項18〕 デバッグ回路を認証操作に応答する形でイネーブルにする前に、更に、
デバッグ回路をイネーブル状態にし、そして
第1不揮発性素子に書き込みを行なってデバッグ回路をディスエーブルにする、請求項1
4記載の方法。
〔請求項19〕 デバッグ回路と、
第1不揮発性素子と、
第2不揮発性素子と、そして
デバッグイネーブル表示子をデバッグ回路に、第1不揮発性素子及び第2不揮発性素子に基づいて供給するデバッグイネーブル回路と、を備え、
第1不揮発性素子は、デバッグ回路が、デバッグ回路を認証操作に応答する形で選択的にイネーブルにすることができるセキュアデバッグ状態にあるかどうかを示し、そして
第2不揮発性素子は、第1不揮発性素子による設定を無効にすべきかどうかを示す、集積回路。
〔請求項20〕 第2不揮発性素子は第1不揮発性素子による設定を無効にすべきかどうかについて、デバッグ回路を再イネーブルすることができるバイパスセキュリティ状態にデバッグ回路があるかどうかを示すことにより示す、請求項19記載の集積回路。
〔請求項21〕 更に、第2不揮発性素子による設定を無効にすべきかどうかを示す第3不揮発性素子を備える、請求項20記載の集積回路。
〔請求項22〕 第3不揮発性素子は第2不揮発性素子による設定を無効にすべきかどうかについて、デバッグ回路を認証操作に応答する形で選択的にイネーブルにすることができる再イネーブルセキュアデバッグ状態にデバッグ回路があるかどうかを示すことにより示す、請求項21記載の集積回路。
〔請求項23〕 更に、デバッグ回路を永久的にディスエーブルにするかどうかについて示す第4不揮発性素子を備える、請求項22記載の集積回路。
〔請求項24〕 第3不揮発性素子は第2不揮発性素子による設定を無効にすべきかどうかについて、デバッグ回路を永久的にディスエーブルにするかどうかを示すことにより示す、請求項21記載の集積回路。
〔請求項25〕 第2不揮発性素子は第1不揮発性素子による設定を無効にすべきかどうかについて、デバッグ回路を永久的にディスエーブルにするかどうかを示すことにより示す、請求項19記載の集積回路。
〔請求項26〕 第1不揮発性素子は第1フューズを含み、そして第2不揮発性素子は第2フューズを含む、請求項19記載の集積回路。
本発明は例を通して示され、かつ添付の図によって制限されるものではない。これらの図においては、同様の参照記号は同様の構成要素を指す。
本発明の一の実施形態による集積回路10のブロック図。 本発明の一の実施形態による、図1のデバッグポート20の一部の部分ブロック図及び部分模式図。 本発明の一の実施形態による、図2のデバッグ回路42に対するセキュリティを段階的にイネーブルにし、そしてディスエーブルにする方法の状態図。

Claims (10)

  1. デバッグ回路のセキュリティを確保する方法であって、
    デバッグ回路をイネーブルの状態にする工程と、
    第1不揮発性素子に書き込みを行なってデバッグ回路をディスエーブルにする工程と、
    第1不揮発性素子に書き込みを行なった後に第2不揮発性素子に書き込みを行なって、デバッグ回路を再イネーブルする操作およびデバッグ回路を永久的にディスエーブルにする操作の内の一つを実行する工程と、
    からなる方法。
  2. 第1不揮発性素子に書き込みを行なった後で、かつ第2不揮発性素子に書き込みを行なう前に、デバッグ回路を、認証操作に応答して選択的にイネーブルにすることができる請求項1記載の方法。
  3. デバッグ回路のセキュリティを確保する方法であって、
    デバッグ回路を、認証操作に応答して選択的にイネーブルにすることができるセキュアデバッグ状態にする工程と、
    デバッグ回路を認証操作に応答してイネーブルにする工程と、
    デバッグ回路を認証操作に応答してイネーブルにした後、第1不揮発性素子に書き込みを行なう工程と、からなる方法。
  4. 更に、第1不揮発性素子に書き込みを行なった後に第2不揮発性素子に書き込みを行ない、第2不揮発性素子に書き込みを行なった後、デバッグ回路は再びイネーブルセキュアデバッグ状態になり、同再びイネーブルセキュアデバッグ状態では、デバッグ回路を認証操作に応答して選択的にイネーブルにすることができる請求項3記載の方法。
  5. 更に、第2不揮発性素子に書き込みを行なった後に第3不揮発性素子に書き込みを行なって、デバッグ回路を永久的にディスエーブルにする請求項4記載の方法。
  6. デバッグ回路のセキュリティを確保する方法であって、
    デバッグ回路を認証操作に応答してイネーブルにする工程と、
    デバッグ回路をイネーブルにした後、所定長の時間が経過したときデバッグ回路をディスエーブルにする工程と、からなる方法。
  7. デバッグ回路を認証操作に応答してイネーブルにする前に、更に、
    デバッグ回路をイネーブル状態にする工程と、
    第1不揮発性素子に書き込みを行なってデバッグ回路をディスエーブルにする工程と、からなる請求項6記載の方法。
  8. デバッグ回路と、
    第1不揮発性素子と、
    第2不揮発性素子と、
    第1不揮発性素子及び第2不揮発性素子に基づいて、デバッグイネーブル表示子をデバッグ回路に供給するデバッグイネーブル回路と、を備え、
    第1不揮発性素子は、デバッグ回路が、認証操作に応答して選択的にイネーブルにすることができるセキュアデバッグ状態にあるかどうかを示し、
    第2不揮発性素子は、第1不揮発性素子による設定を無効にすべきかどうかを示す、集積回路。
  9. 第2不揮発性素子は、第1不揮発性素子による設定を無効にすべきかどうかについて、デ
    バッグ回路を再イネーブルすることができるバイパスセキュリティ状態にデバッグ回路があるかどうかを示すことにより示す、請求項8記載の集積回路。
  10. 第2不揮発性素子は第1不揮発性素子による設定を無効にすべきかどうかについて、デバッグ回路を永久的にディスエーブルにするかどうかを示すことにより示す、請求項8記載の集積回路。
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