JPH11282671A - コンピュータシステム - Google Patents

コンピュータシステム

Info

Publication number
JPH11282671A
JPH11282671A JP10103532A JP10353298A JPH11282671A JP H11282671 A JPH11282671 A JP H11282671A JP 10103532 A JP10103532 A JP 10103532A JP 10353298 A JP10353298 A JP 10353298A JP H11282671 A JPH11282671 A JP H11282671A
Authority
JP
Japan
Prior art keywords
circuit
switching
scan path
interface circuit
processor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10103532A
Other languages
English (en)
Inventor
Kiyoteru Aguro
清輝 阿黒
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Japan Ltd
Original Assignee
Texas Instruments Japan Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Japan Ltd filed Critical Texas Instruments Japan Ltd
Priority to JP10103532A priority Critical patent/JPH11282671A/ja
Priority to US09/281,042 priority patent/US6915247B1/en
Publication of JPH11282671A publication Critical patent/JPH11282671A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/10—Protecting distributed programs or content, e.g. vending or licensing of copyrighted material ; Digital rights management [DRM]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/71—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information
    • G06F21/74—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information operating in dual or compartmented mode, i.e. at least one secure mode
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/78—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure storage of data
    • G06F21/79—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure storage of data in semiconductor storage media, e.g. directly-addressable memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31719—Security aspects, e.g. preventing unauthorised access during test
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2221/00—Indexing scheme relating to security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F2221/21—Indexing scheme relating to G06F21/00 and subgroups addressing additional information or applications relating to security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F2221/2105—Dual mode as a secondary aspect
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0401—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals in embedded memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/30—Accessing single arrays
    • G11C2029/3202—Scan chain

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computer Security & Cryptography (AREA)
  • Software Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Technology Law (AREA)
  • Multimedia (AREA)
  • Mathematical Physics (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)
  • Storage Device Security (AREA)

Abstract

(57)【要約】 【課題】 簡単な構成でコピープロテクトの実施と解除
を何時でも切り換えられるようにする。 【解決手段】 スキャンパス・インタフェース回路１８
とエミュレーション用の端子ピンとの間の信号パス上で
ゲートアレイ部１６内に切換回路２４が設けられる。Ｄ
ＳＰ１０は、内部バス、ロジックインタフェース回路２
６およびロジックバスを介して切換回路２４にアクセス
し、所望の切換制御情報を切換回路２４内のレジスタに
書き込むことができる。切換回路２４は、ＤＳＰ１０よ
り与えられた切換制御情報にしたがって信号パスを遮断
状態または導通状態に選択的に切り換えることにより、
スキャンパス・インタフェース回路１８をイネーブル状
態またはディスエーブル状態に選択的に切り換える。

Description

【発明の詳細な説明】
【００１０】
【発明の属する技術分野】本発明は、記憶情報コピー防
止機能を備えたワンチップ型のコンピュータシステムに
関する。
【００２０】
【従来の技術】一般に、マイクロコンピュータのような
ワンチップ型のコンピュータシステムでは、インサーキ
ット・エミュレータによってソフトウェアのテストやデ
バッグをしたり、ハードウェアの動作のチェックが行わ
れる。
【００３０】この種のエミュレーションでは、エミュレ
ーションの対象となるコンピュータシステムつまりター
ゲット・システムでプログラム（ターゲット・プログラ
ム）を実行し、その実行途中でトレース機能により任意
の実行情報のパターンを検出したり、ブレイク機能によ
りターゲット・プログラムを所望のブレイク・ポイント
で中断させてシステム内の各部の状態を調べたりして、
ターゲット・システムをソフトウェア的またはハードウ
ェア的にチェックないしデバッグするようにしている。
【００４０】この種のエミュレータの多くは、ターゲッ
ト・システム内の主要なメモリまたはレジスタの記憶内
容をスキャンパス方式で読み出すようにしている。
【００５０】図４につきスキャンパス方式を説明する。
図４において、ターゲット・システム１００はたとえば
マイクロプロセッサまたはＤＳＰ（ディジタルシグナル
プロセッサ）であり、内部には様々なレジスタが各部に
分散して配置されている。これら各種レジスタのうち、
システムの要部を構成するレジスタ、たとえばアドレス
系のレジスタや制御系のレジスタ、およびアキュムレー
タレジスタやメモリＩ／Ｏレジスタ等のようにプログラ
ムの命令でそのレジスタ名を指定してそこにデータを書
き込みまたはそこからデータを読み出せるようなデータ
系のレジスタ（Ｉ／Ｏレジスタ）がスキャンパスに組
み込まれる。
【００６０】スキャン・パスに組み込まれる各レジスタ
は、通常モードではデータをパラレルに入出力し、スキ
ャンパス・モードではデータをシリアルに入出力するよ
うに構成されている。
【００７０】一般に、１つのコンピュータシステム内に
１本のスキャン・パスが設けられ、このスキャンパス上
に複数のレジスタがシリアルに接続される。たとえば、
図４のターゲット・システム１００では、スキャンパス
上に７つのレジスタＲA1，ＲA2，ＲB1，ＲB2，ＲB3，
ＲC1，ＲC2がシリアルに接続される。これらレジスタＲ
A1，ＲA2，ＲB1，ＲB2，ＲB3，ＲC1，ＲC2は通常動作に
おいてはパラレルにアクセスされ、スキャンパスを使用
するときにはこれらが全てシリアルにアクセスされる。
このスキャンパスの両端はマルチプレクサ１０２，１
０４およびデータ入出力端子１０６，１０８を介してエ
ミュレータ１１０に接続される。
【００８０】また、図４において、レジスタBypassは、
エミュレーションモードにおいてスキャンパスを使用せ
ずバイパスするときに使うレジスタである。同一のプリ
ント基板上に複数のＩＣが実装されており、あるＩＣを
スキャンパスによりデバッグするときには、その他のＩ
Ｃは上記レジスタBypassにより信号をバイパスする。こ
のバイパスの両端はマルチプレクサ１０２，１０４お
よびデータ入出力端子１０６，１０８を介してエミュレ
ータ１１０に接続される。
【００９０】また、図４において、レジスタＲI1，ＲI2
は命令レジスタであり、マルチプレクサ１０２，１０４
の切り換え、各モードの切り換えを行うための命令がセ
ットされる。また、このレジスタＲI1，ＲI2は命令の解
読器も含む。
【０１００】エミュレーションにおいて、ターゲット・
システム１００のプログラムを所定のブレイク・ポイン
トで止めると、その時点のシステム状態を表す情報が各
レジスタＲA1，ＲA2，ＲB1，ＲB2，ＲB3，ＲC1，ＲC2に
保持されている。
【０１１０】エミュレータ１１０は、マルチプレクサ１
０２，１０４を切り替えてスキャンパスを選択し、こ
のスキャンパス上の各レジスタに所定のクロックを供
給して、各レジスタの内容をスキャンパス上でシリア
ルに移動させて順次ターゲット・システム１００の外に
読み出して取り込む。
【０１２０】エミュレータ１１０は、各スキャンパス上
にどのレジスタがどの順位で位置しているのかを予め知
っているため、スキャンパスから取り込んだ一連のシ
リアルデータを各レジスタ毎に分離して、各レジスタの
内容（情報）を認識することができる。
【０１３０】
【発明が解決しようとする課題】上記のようなスキャン
パス方式のエミュレーションによれば、プログラムバス
ピンを持たないワンチップ型のコンピュータシステムに
ついても、システム内の記憶情報とりわけシステム内蔵
のマスクＲＯＭ（Read Only Memory) に蓄積されるプロ
グラムその他のデータをシステム外部から容易に読み出
せる。つまり、ＲＯＭ内の記憶情報をそっくりコピーす
るのは簡単である。
【０１４０】このように、スキャンパス機能を持つこと
で、システムのＲＯＭ情報が不正にコピーされる危険性
がつきまとう。
【０１５０】従来のこの種コンピュータシステムでは、
ＲＯＭ情報を機密に保ちたい場合には、エミュレーショ
ンに関係するシステム内のインタフェース回路と外部エ
ミュレータとを接続するための信号パスをハードウェア
的に断ち切り、両者の間で信号のやりとりを行えないよ
うにしていた。
【０１６０】しかし、この方法では、いったんコピープ
ロテクトをかけると、信号パスが完全に断ち切られるた
め、以後はデバッグやテストが一切行えなくなるという
不都合があった。
【０１７０】本発明は、かかる問題点に鑑みてなされた
もので、簡単な構成でコピープロテクトの実施と解除を
何時でも切り換えることができるようにしたコンピュー
タシステムを提供することを目的とする。
【０１８０】また、本発明は、セキュリティ度とフレキ
シビリティの高いコピープロテクト機能を有するコンピ
ュータシステムを提供することを目的とする。
【０１９０】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の第１のコンピュータシステムは、１つの
半導体基板上にプロセッサ、メモリ、周辺回路およびそ
れらを相互に電気的に接続する配線を集約化して形成し
てなるコンピュータシステムにおいて、スキャンパス方
式により前記プロセッサを介してシステム内の所定のメ
モリまたはレジスタの記憶内容を読み出し可能にするた
めのスキャンパス・インタフェース回路と、前記プロセ
ッサによってアクセス可能であり、前記プロセッサより
与えられる所定の切換情報に応じて前記スキャンパス・
インタフェース回路をイネーブル状態またはディセーブ
ル状態のいずれかの状態に選択的に切り換えるための切
換回路と、前記プロセッサが前記切換回路に前記切換情
報を与える処理を行うためのプログラムを保持するプロ
グラム記憶手段とを有する構成とした。
【０２００】また、本発明の第２のコンピュータシステ
ムは、上記第１のコンピュータシステムにおいて、前記
切換回路が、前記切換制御情報を保持するために前記プ
ロセッサによってアクセス可能なレジスタと、前記スキ
ャンパス・インタフェース回路に接続される信号パス上
に設けられ、前記レジスタの内容に応じて開状態もしく
は閉状態となるゲート回路とを有する構成とした。
【０２１０】また、本発明の第３のコンピュータシステ
ムは、上記第１のコンピュータシステムにおいて、前記
切換回路が、前記切換制御情報を保持するために前記プ
ロセッサによって個別的にアクセス可能な複数のパスワ
ード・レジスタと、前記複数のパスワード・レジスタの
内容を互いに比較して比較結果を出す比較手段と、前記
スキャンパス・インタフェース回路に接続される信号パ
ス上に設けられ、前記比較手段からの比較結果に応じて
開状態もしくは閉状態となるゲート回路とを有する構成
とした。
【０２２０】
【発明の実施の形態】以下、図１〜図３を参照して本発
明の実施例を説明する。
【０２３０】図１に、本発明の一実施例によるコンピュ
ータシステムの主要な構成を示す。このコンピュータシ
ステムは、１つの半導体基板上にプロセッサ、メモリ、
周辺回路およびそれらを相互に電気的に接続する配線を
集約化して形成してなるワンチップ型のマイクロコンピ
ュータである。
【０２４０】このシステムにおいて、プロセッサはたと
えば汎用ＤＳＰ１０からなり、メモリはマスクＲＯＭ１
２および内部ＲＡＭ(Randam Access Memory)１４からな
り、周辺回路はゲートアレイ部１６およびスキャンパス
・インタフェース回路１８からなる。ゲートアレイ部１
６は、ホストインタフェース回路２０、汎用インタフェ
ース回路２２、切換回路２４およびその他の種々のカス
タムロジック回路（図示せず）を含んでいる。
【０２５０】ＲＯＭ１２は、ＤＳＰ１０の処理動作を規
定するプログラムや種々の設定データやテーブル等を格
納する。後述する本実施例によるコピープロテクト関係
のプログラム（ルーチン）もＲＯＭ１２に格納されてよ
い。ＤＳＰ１０とＲＯＭ１２とは、プログラム・アドレ
スバスＰＲＡＢおよびプログラム・データバスＰＲＤＢ
を介して相互に接続されている。
【０２６０】ＲＡＭ１４は、ＤＳＰ１０の演算処理に関
係するデータを格納するほか、適当なシステム・プログ
ラムまたはアプリケーション・プログラムを格納するこ
ともある。ＤＳＰ１０とＲＡＭ１２とは、プログラム・
アドレスバスＰＲＡＢ、プログラム・データバスＰＲＤ
Ｂ、データ読出し・アドレスバスＤＲＡＢ、データ読出
し・データバスＤＲＤＢ、データ書込み・アドレスバス
ＤＷＡＢおよびデータ書込み・データバスＤＷＤＢを介
して相互に接続されている。
【０２７０】ゲートアレイ部１６において、ホストイン
タフェース回路２０は、本システムとホストコンピュー
タ（図示せず）との間でデータやプログラムをやりとり
するためのインタフェース回路である。汎用インタフェ
ース回路２２は、本システムと外部の回路またはメモリ
との間でデータやプログラムをやりとりするためのイン
タフェース回路である。
【０２８０】ゲートアレイ部１６内に設けられる切換回
路２４は、本実施例のコピープロテクト機能の一構成要
素である。この切換回路２４の具体的な構成および動作
については後述する。
【０２９０】ゲートアレイ部１６内の各部は、外部バス
つまりロジック・アドレスバスＬＡＢ、ロジック・デー
タバスＬＤＢおよびロジック・コントロールバスＬＣＢ
を介してロジック・インタフェース回路２６に接続され
ている。そして、ロジック・インタフェース回路２６が
上記内部バスＰＲＡＢ、ＰＲＤＢ、ＤＲＡＢ、ＤＲＤ
Ｂ、ＤＷＡＢ、ＤＷＤＢを介してＤＳＰ１０に接続され
ている。
【０３００】ロジック・インタフェース回路２６は、ゲ
ートアレイ部１６内の各部をＤＳＰ１０に接続するため
のインタフェース回路である。
【０３１０】スキャンパス・インタフェース回路１８
は、本システムにおいてスキャンパス方式のエミュレー
ションを実行するためのインタフェース回路であり、エ
ミュレーションのための専用レジスタやマルチプレクサ
等のデータ転送手段、および外部エミュレータからのタ
イミング信号や制御信号にしたがってそれらデータ転送
手段を制御するためのコントローラ等を含んでいる。
【０３２０】図２に、本実施例における切換回路２４の
要部の回路構成例を示す。
【０３３０】この構成例では、たとえば１６ビットのパ
ラレルイン・パラレルアウト型のレジスタからなる一対
のパスワード・レジスタ３０，３２、コンパレータ３４
およびゲート回路３６で構成されている。両パスワード
・レジスタ３０，３２の各々のデータ入力端子はロジッ
ク・データ・バスＬＤＢに接続されており、各々のデー
タ出力端子はコンパレータ３４の入力端子に接続されて
いる。コンパレータ３４の出力端子はゲート回路３６の
制御端子に接続されている。ゲート回路３６はたとえば
ＡＮＤゲート等のロジック回路からなり、スキャンパス
・インタフェース回路１８とエミュレーション用の端子
ピン（図示せず）との間の信号パス上に設けられてい
る。
【０３４０】また、切換回路２４内には、レジスタ３
０，３２にデータを書き込むための書込制御手段として
アドレスデコーダ回路（図示せず）も設けられている。
このアドレスデコーダ回路は、ロジック・アドレスバス
ＬＡＢおよびロジック・コントロールバスＬＣＢに接続
されている。
【０３５０】次に、本実施例におけるコピープロテクト
機能の作用について説明する。
【０３６０】たとえば本システム（チップ）のリセット
端子にリセット信号が入ると、ＤＳＰ１０はＲＯＭ１２
に蓄積されている所定のプログラムにしたがって所要の
初期化処理を実行し、その処理の一つとしてコピープロ
テクト・ルーチンを以下のようにして実行する。
【０３７０】先ず、ＤＳＰ１０は、データ読出し・アド
レスバスＤＲＡＢ上に所定の読出しアドレスを出力し
て、ＲＡＭ１４よりデータ読出し・データバスＤＲＤＢ
上に所定のパスワードＰＷのデータを読み出し、この読
み出したパスワードデータＰＷを取り込む。
【０３８０】次いで、ＤＳＰ１０は、ロジック・インタ
フェース回路２６を介してロジック・アドレスバスＬＡ
Ｂおよびロジック・データバスＬＤＢ上に切換回路２４
内の第１のレジスタ３０を指定する所定の書込みアドレ
スおよび該パスワードデータＰＷをそれぞれ送出する。
これにより、切換回路２４では、第１のパスワード・レ
ジスタ３０に該パスワードデータＰＷが書き込まれる。
【０３９０】上記のパスワードＰＷは、プログラマ等の
本システム関係者だけが知っている暗号コードであり、
一定範囲のワード数で任意の値に設定される。
【０４００】次に、ＤＳＰ１０は、ロジック・インタフ
ェース２６を介してロジック・アドレスバスＬＡＢおよ
びロジック・データバスＬＤＢ上に切換回路２４内の第
２のパスワード・レジスタ３２を指定する所定の書込み
アドレスおよび該パスワードデータＰＷとは異なる任意
のデータＲＷをそれぞれ送出する。これにより、切換回
路２４では第２のパスワード・レジスタ３２に該データ
ＲＷが書き込まれる。
【０４１０】切換回路２４内では、コンパレータ３４
が、両パスワード・レジスタ３０，３２の内容（ＰＷ，
ＲＷ）を比較し、両者が不一致であることを示すたとえ
ば論理値Ｌの比較結果信号ＣＬをゲート回路３６に与え
る。これにより、ゲート回路３６はオフまたは遮断状態
となる。これで、スキャンパス・インタフェース回路１
８は、エミュレーション用端子ピンとの間の信号パスを
断たれ、ディスエーブル（動作不能）状態となる。
【０４２０】したがって、本システムにエミュレータを
接続しても、エミュレータとスキャンパス・インタフェ
ース回路１８との間で信号のやりとりができず、エミュ
レーションは実行不能となる。こうして、システム内の
記憶情報とりわけＲＯＭ１２の記憶内容が不正なコピー
から保護される。
【０４３０】なお、このようなコピープロテクトで機能
しないのはスキャンパス・インタフェース回路１８だけ
であり、システム内の他の全ての資源または要素は通常
に機能することができる。特に、ＤＳＰ１０は、システ
ム本来の処理を実行するに際して、スキャンパス・イン
タフェース回路１８および切換回路２４と関わる必要が
ないので、何の支障もなく機能することができる。
【０４４０】本システムのコピープロテクト状態を解除
するには、たとえば外部のホストコンピュータより本シ
ステムに所定のコマンンドを与える。このコマンドがホ
ストインタフェース回路２０に入力されると、ＤＳＰ１
０に割込みが（Ｉｎｔ）が入り、ＤＳＰ１０はＲＯＭ１
２に格納されている所定のコピープロテクト解除ルーチ
ンにしたがって以下のような処理を実行する。
【０４５０】先ず、ＤＳＰ１０は、ロジック・アドレス
・バスＬＡＢ，ロジック・データバスＬＤＢ、ロジック
・インタフェース回路２６、データ読出し・アドレスバ
スＤＲＡＢ、データ読出し・データバスＤＲＤＢを介し
てホストインタフェース回路２０より入力コマンドを取
り込む。次いで、この取り込んだ入力コマンドをデータ
書込み・アドレスバスＤＷＡＢ、データ書込み・データ
バスＤＷＤＢを介してＲＡＭ１４にいったん格納する。
【０４６０】次に、ＤＳＰ１０は、データ読出し・アド
レスバスＤＲＡＢ、データ読出し・データバスＤＲＤＢ
を介してＲＡＭ１４より該入力コマンドを取り込み、内
部の演算回路においてこの入力コマンドをＲＯＭ１２内
のコマンドテーブルと比較照合することで、入力コマン
ドの解読を行う。
【０４７０】この入力コマンドがコピープロテクト解除
のコマンドであるとの解読結果が得られた場合、ＤＳＰ
１０は、切換回路２４の第２のパスワード・レジスタ３
２に書き込むためのパスワードＰＷ’をデータ読出し・
アドレスバスＤＲＡＢ、データ読出し・データバスＤＲ
ＤＢを介して取り込む。このパスワードＰＷ’はＲＡＭ
１４の所定の記憶番地より読み出してもよく、あるいは
ホストインタフェース回路２０より解除コマンドと一緒
に与えられたものであってもよい。いずれにせよ、この
パスワードＰＷ’も、本システム関係者だけが知ってい
る暗号コードであり、第１のパスワード・レジスタ３０
に保持されるパスワードＰＷと同じ値に選ばれている。
【０４８０】次に、ＤＳＰ１０は、取り込んだパスワー
ドＰＷ’を上記した初期化のときと同様の書込みサイク
ルで切換回路２４の第２のパスワード・レジスタ３２に
書き込む。
【０４９０】そうすると、切換回路２４では、コンパレ
ータ３４より両パスワード・レジスタ３０，３２の内容
（ＰＷ，ＰＷ’）が一致することを示すたとえば論理値
Ｈの比較結果信号ＣＬが得られ、この比較結果信号ＣＬ
に応じてゲート回路３６がオンまたは導通状態となる。
これによって、スキャンパス・インタフェース回路１８
は、エミュレーション用端子ピンとの間で信号パスが導
通し、イネーブル（動作可能）状態となる。
【０５００】したがって、本システムにエミュレータを
接続すれば、そのエミュレータとスキャンパス・インタ
フェース回路１８との間で信号のやりとりができ、スキ
ャンパス方式のエミュレーションを実行できる。このエ
ミュレーションによって、本システム内の主要なメモリ
やレジスタの記憶情報を読み出してデバッグやテストを
行うことが可能であり、マスクＲＯＭ１２の内容をダン
プすることも可能である。
【０５１０】上記したように、本実施例のコンピュータ
システムでは、スキャンパス・インタフェース回路１８
をイネーブル状態またはディスエーブル状態に選択的に
切り換えるための切換回路２４をゲートアレイ部１６に
設けるとともに、ＤＳＰ１０がこの切換回路２４にアク
セスして切換制御情報（ＰＷ，ＲＷ，ＰＷ’）を書き込
むためのルーチンを予めＲＯＭ１２に格納しておく。
【０５２０】定常時は、たとえば初期化時のコピープロ
テクト・ルーチンによって切換回路２４に所定の切換制
御情報（ＰＷ，ＲＷ）が書き込まれることでスキャンパ
ス・インタフェース回路１８がディスエーブル状態とな
って、スキャンパス方式のエミュレーションが実行不能
となり、システム内の記憶情報とりわけＲＯＭ１２の記
憶情報がコピーできない状態となる。また、システムリ
セットにより、強制的（ハードウェア的）にパスワード
・レジスタ３０，３２にそれぞれ別の値をセットし、ス
キャンパス・インタフェース回路１８をディスエーブル
状態にすることもできる。
【０５３０】そして、本システムにおいてテバッグ等の
ためエミュレーションを行う必要があるときは、外部の
ホストコントローラより所定のコマンドを与えると、シ
ステム内でコピープロテクト解除ルーチンが実行され、
切換回路２４に所定の切換制御情報（ＰＷ，ＰＷ’）が
書き込まれることでスキャンパス・インタフェース回路
１８がイネーブル状態となって、スキャンパス方式のエ
ミュレーションが実行可能となり、システム内の記憶情
報とりわけＲＯＭ１２の記憶内容が読み出し可能とな
る。
【０５４０】なお、エミュレーションの終了後は、たと
えばホストコンピュータ側からのリセット信号に応答し
て、ＤＳＰ１０が上記と同様のコピープロテクト・ルー
チンを実行し、再びコピープロテクトをかける。
【０５５０】このように、本実施例では、コピープロテ
クトの実施と解除を何時でも切り換えできるようにした
ので、システム記憶情報の機密保持とデバッグのやり直
しとを同時に実現できる。また、コピープロテクトの実
施と解除をソフトウェア的またはプログラマブルに行う
ようにしたので、ＩＣメーカ側の管理は不要となり、カ
スタマが自由に管理することができる。
【０５６０】しかも、本実施例では、２つのパスワード
・レジスタ３０，３２に書き込むデータ（切換制御情
報）を不一致にするか一致させるかでゲート回路３６の
開閉状態を制御し、ひいてはコピープロテクトの実施と
解除を切換制御するようにしている。この方式によれ
ば、切換制御情報またはパスワードを自由に設定・変更
することができ、セキュリティ度およびフレキシビリテ
ィの高いパスワード管理を行える。
【０５７０】なお、セキュリティ度をさらに高めるため
に、ホストコンピュータよりコピープロテクト解除のコ
マンドとパスワードを与える際に、１つまたは複数のダ
ミーのパスワードを本来のパスワードと一緒に送るよう
にしたり、あるいは該パスワードに所定のスクランブル
をかけて送りＤＳＰ１０がこれを解読するようにプログ
ラムしてもよい。
【０５８０】本実施例では、ハードウェア的にはゲート
アレイ部１６に簡単なロジックの切換回路２４を設け、
ソフトウェア的にはプロセッサによる通常の書込みサイ
クルおよび読み出しサイクルを用いる簡単なルーチンを
用意することにより、特別な端子や外部回路を必要とす
ることなく必要最小限の資源で、上記のようなセキュリ
ティ度とフレキシビリティの高いコピープロテクト機能
を実現している。
【０５９０】以上、本発明の好適な実施例を説明した
が、本発明の技術思想の範囲内で種々の変形・変更が可
能である。
【０６００】たとえば、本システムにコピープロテクト
の実施／解除を切り換えるための指示を外部から与える
には種々の方法が可能であり、ホストインタフェース回
路２０以外にも汎用インタフェース回路２２や他のポー
トからコマンドまたはパスワードを入れることもでき
る。
【０６１０】切換回路２４において、パスワード・レジ
スタを３個以上とすることも可能である。また、セキュ
リティ度とフレキシビリティの点では上記実施例のもの
よりかなり劣るが、図３に示すように、たとえば１つの
レジスタ３８とゲート回路３６で構成し、レジスタ３８
に１つの切換制御情報を書き込んで、コピープロテクト
の実施／解除を切換制御することも可能である。
【０６２０】なお、ゲート回路３６は、オフ状態ではス
キャンパス・インタフェース回路１８に接続される信号
パスを実質的に遮断すればよく、必ずしも当該信号パス
の全ビットを遮断する必要はなく、たとえばスキャンパ
ス用のクロック信号だけを遮断する構成とすることも可
能である。
【０６３０】また、上記実施例ではスキャンパス・イン
タフェース回路１８に接続される信号パス上に切換回路
２４を設けたが、そのような信号パスを介することなく
切換回路２４が直接または間接的にスキャンパス・イン
タフェース回路１８を切り換える構成とすることも可能
である。
【０６４０】上記実施例ではコピープロテクト関係のル
ーチン（プログラム）をＲＯＭ１２に格納したが、ＲＡ
Ｍ１４その他の記憶手段に格納してもよい。
【０６５０】上記実施例では切換回路２４を電気的にス
キャンパス・インタフェース回路１８とエミュレーショ
ン用端子ピンとの間に設けたが、他の場所たとえばスキ
ャンパス・インタフェース回路１８とＤＳＰ１０との間
に設けることも可能である。
【０６６０】本発明のコンピュータシステムにおけるプ
ロセッサはＤＳＰ以外にも任意の方式のプロセッサが可
能であり、メモリや周辺装置も種々の変形が可能であ
る。
【０６７０】
【発明の効果】以上説明したように、本発明のコンピュ
ータシステムによれば、プロセッサが所定のプログラム
を実行して切換回路に所定の切換制御情報を書き込むこ
とにより、スキャンパス・インタフェース回路をイネー
ブル状態またはディスエーブル状態に選択的に切り換え
るようにしたので、簡単な構成でコピープロテクトの実
施と解除を何時でも切り換えることが可能であり、シス
テム内の記憶情報の機密保持とデバッグのやり直しを同
時に実現することができる。
【図面の簡単な説明】
【図１】本発明の一実施例によるコンピュータシステム
の主要な構成を示すブロック図である。
【図２】実施例における切換回路の構成例を示す回路図
である。
【図３】実施例における切換回路の変形例を示す回路図
である。
【図４】スキャンパス方式を説明するための図である。
【符号の説明】
１０ ＤＳＰ １２ ＲＯＭ １４ ＲＡＭ １６ ゲートアレイ部 １８ スキャンパス・インタフェース回路 ２０ ホストインタフェース回路 ２４ 切換回路 ３０，３２ パスワード・レジスタ ３４ コンパレータ ３６ ゲート回路 ３８ レジスタ

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 １つの半導体基板上にプロセッサ、メモ
    リ、周辺回路およびそれらを相互に電気的に接続する配
    線を集約化して形成してなるコンピュータシステムにお
    いて、 スキャンパス方式により前記プロセッサを介してシステ
    ム内の所定のメモリまたはレジスタの記憶内容を読み出
    し可能にするためのスキャンパス・インタフェース回路
    と、 前記プロセッサによってアクセス可能であり、前記プロ
    セッサより与えられる所定の切換制御情報に応じて前記
    スキャンパス・インタフェース回路をイネーブル状態ま
    たはディセーブル状態のいずれかの状態に選択的に切り
    換えるための切換回路と、 前記プロセッサが前記切換回路に前記切換制御情報を与
    える処理を行うためのプログラムを保持するプログラム
    記憶手段とを有するコンピュータシステム。
  2. 【請求項２】 前記切換回路が、前記切換制御情報を保
    持するための前記プロセッサによってアクセス可能なレ
    ジスタと、前記スキャンパス・インタフェース回路に接
    続される信号パス上に設けられ、前記レジスタの内容に
    応じて開状態もしくは閉状態となるゲート回路とを有す
    ることを特徴とする請求項１に記載のコンピュータシス
    テム。
  3. 【請求項３】 前記切換回路が、前記切換制御情報を保
    持するための前記プロセッサによって個別的にアクセス
    可能な複数のパスワード・レジスタと、前記複数のパス
    ワード・レジスタの内容を互いに比較して比較結果を出
    す比較手段と、前記スキャンパス・インタフェース回路
    に接続される信号パス上に設けられ、前記比較手段から
    の比較結果に応じて開状態もしくは閉状態となるゲート
    回路とを有することを特徴とする請求項１に記載のコン
    ピュータシステム。
JP10103532A 1998-03-31 1998-03-31 コンピュータシステム Pending JPH11282671A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP10103532A JPH11282671A (ja) 1998-03-31 1998-03-31 コンピュータシステム
US09/281,042 US6915247B1 (en) 1998-03-31 1999-03-30 Computer system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10103532A JPH11282671A (ja) 1998-03-31 1998-03-31 コンピュータシステム

Publications (1)

Publication Number Publication Date
JPH11282671A true JPH11282671A (ja) 1999-10-15

Family

ID=14356496

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10103532A Pending JPH11282671A (ja) 1998-03-31 1998-03-31 コンピュータシステム

Country Status (2)

Country Link
US (1) US6915247B1 (ja)
JP (1) JPH11282671A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006505798A (ja) * 2002-04-30 2006-02-16 フリースケール セミコンダクター インコーポレイテッド 機密保護走査試験のための方法および装置
JP2008210358A (ja) * 2006-09-13 2008-09-11 Rohm Co Ltd データ処理装置及びこれに用いるデータ制御回路

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7444476B2 (en) * 2001-07-24 2008-10-28 Texas Instruments Incorporated System and method for code and data security in a semiconductor device
TWI271908B (en) * 2004-05-21 2007-01-21 Realtek Semiconductor Corp Protection device of chip and method thereof
KR20070007596A (ko) * 2005-07-11 2007-01-16 삼성전자주식회사 컴퓨터
JP2018133121A (ja) * 2017-02-15 2018-08-23 東芝メモリ株式会社 半導体回路

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4942516A (en) * 1970-12-28 1990-07-17 Hyatt Gilbert P Single chip integrated circuit computer architecture
US4139864A (en) * 1976-01-14 1979-02-13 Schulman Lawrence S Security system for a solid state device
US4603381A (en) * 1982-06-30 1986-07-29 Texas Instruments Incorporated Use of implant process for programming ROM type processor for encryption
US4700296A (en) * 1985-04-19 1987-10-13 Palmer Jr Roy A Electronic access control system
US4766516A (en) * 1987-09-24 1988-08-23 Hughes Aircraft Company Method and apparatus for securing integrated circuits from unauthorized copying and use
US5357572A (en) * 1992-09-22 1994-10-18 Hughes Aircraft Company Apparatus and method for sensitive circuit protection with set-scan testing
US5774545A (en) * 1996-03-28 1998-06-30 Lucent Technologies Inc. Method and apparatus for enhancing security in and discouraging theft of VLSI and ULSI devices
US5838901A (en) * 1996-08-05 1998-11-17 Xilinx, Inc. Overridable data protection mechanism for PLDs
US5784577A (en) * 1996-08-05 1998-07-21 Xilinx Inc Automated control system for programming PLDs
US5805607A (en) * 1996-10-22 1998-09-08 Advanced Micro Devices, Inc. Method for user-controlled I/O switching during in-circuit programming of CPLDs through the IEEE 1149.1 test access port
US5960084A (en) * 1996-12-13 1999-09-28 Compaq Computer Corporation Secure method for enabling/disabling power to a computer system following two-piece user verification

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006505798A (ja) * 2002-04-30 2006-02-16 フリースケール セミコンダクター インコーポレイテッド 機密保護走査試験のための方法および装置
US7725788B2 (en) 2002-04-30 2010-05-25 Freescale Semiconductor, Inc. Method and apparatus for secure scan testing
JP2008210358A (ja) * 2006-09-13 2008-09-11 Rohm Co Ltd データ処理装置及びこれに用いるデータ制御回路

Also Published As

Publication number Publication date
US6915247B1 (en) 2005-07-05

Similar Documents

Publication Publication Date Title
US7117352B1 (en) Debug port disable mechanism
US4527234A (en) Emulator device including a semiconductor substrate having the emulated device embodied in the same semiconductor substrate
WO2018036559A1 (zh) Jtag调试装置以及jtag调试方法
JPH06348867A (ja) マイクロコンピュータ
US6968420B1 (en) Use of EEPROM for storage of security objects in secure systems
CN111033630B (zh) 具有mbist的多处理器内核设备
US11675526B2 (en) Memory-access control
JP2007502462A (ja) デバッグ回路のセキュリティを確保する方法及び装置
US7228440B1 (en) Scan and boundary scan disable mechanism on secure device
JPH11282671A (ja) コンピュータシステム
US5363380A (en) Data processing device with test control circuit
JP3461956B2 (ja) 集積回路制御
US7254720B1 (en) Precise exit logic for removal of security overlay of instruction space
US7340575B2 (en) Method and a circuit for controlling access to the content of a memory integrated with a microprocessor
CN101169767B (zh) 访问控制设备及访问控制方法
KR20030055150A (ko) 마이크로프로세서 및 마이크로프로세서의 처리 방법
JP2004094451A (ja) オンチップｊｔａｇインタフェース回路およびシステムｌｓｉ
US7451074B2 (en) Embedded microprocessor emulation method
JP2010231607A (ja) エミュレータ
JPH0934748A (ja) エミュレーション用マイクロコンピュータ
Hosny A Unified UVM Methodology For MPSoC Hardware/Software Functional Verification
JPH11184724A (ja) インサーキットエミュレータ及び半導体集積回路
KR20010052868A (ko) 에뮬레이터 시스템에서 사용자 메모리를 업데이트하기위한 방법 및 시스템
KR100318315B1 (ko) 원칩마이크로컴퓨터
JP3404354B2 (ja) インサーキットエミュレータ及び不正アクセス検出方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050307

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050307

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081014

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090317