JP2018133121A - 半導体回路 - Google Patents
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Abstract
【課題】小規模な回路の追加でメモリのテストを行うことができる半導体回路を提供する
。
【解決手段】一実施形態の半導体回路は、複数のメモリ41, 42, 43を備え、メモリ41, 42
, 43は、メモリ41の出力ノードがメモリ42の入力ノードに接続されるように直列に接続さ
れ、テストデータを複数のメモリ41, 42, 43のうち１段目のメモリ41の入力ノードに出力
するテスト回路12と、複数のメモリ41, 42, 43のうち最終段のメモリ43の出力ノードから
出力されたデータと期待値データとを比較する比較回路とを備える。
【選択図】図１
。
【解決手段】一実施形態の半導体回路は、複数のメモリ41, 42, 43を備え、メモリ41, 42
, 43は、メモリ41の出力ノードがメモリ42の入力ノードに接続されるように直列に接続さ
れ、テストデータを複数のメモリ41, 42, 43のうち１段目のメモリ41の入力ノードに出力
するテスト回路12と、複数のメモリ41, 42, 43のうち最終段のメモリ43の出力ノードから
出力されたデータと期待値データとを比較する比較回路とを備える。
【選択図】図１
Description
実施形態は、半導体回路に関する。
組み込み自己テスト回路（以下、ＢＩＳＴ回路）が実装された半導体回路が知られてい
る。
る。
小規模な回路の追加でメモリのテストを行うことができる半導体回路を提供する。
実施形態の半導体回路は、ｊ個（ｊは、２以上の所定の自然数）のメモリを備える半導
体回路において、前記ｊ個のメモリの各々は、入力ノード、出力ノード、及び複数のメモ
リセルを備え、当該メモリの外部から入力されるアドレス信号に従って前記複数のメモリ
セルの一部のメモリセルを選択し、前記入力ノードを介して入力されたデータを前記選択
されたメモリセルに記憶し、前記選択されたメモリセルに記憶されたデータを読み出して
前記出力ノードを介して出力し、前記ｊ個のメモリは、ｋ段目（ｋは、ｋ＋１≦ｊを満た
す任意の自然数）のメモリの前記出力ノードがｋ＋１段目のメモリの前記入力ノードに接
続されるように直列に接続され、前記半導体回路は、テストデータと期待値データとを出
力し、前記テストデータを前記ｊ個のメモリのうち１段目のメモリの前記入力ノードに出
力するテスト回路と、前記ｊ個のメモリのうちｊ段目のメモリの前記出力ノードから出力
されたデータと前記期待値データとを比較する比較回路とを更に備える。
体回路において、前記ｊ個のメモリの各々は、入力ノード、出力ノード、及び複数のメモ
リセルを備え、当該メモリの外部から入力されるアドレス信号に従って前記複数のメモリ
セルの一部のメモリセルを選択し、前記入力ノードを介して入力されたデータを前記選択
されたメモリセルに記憶し、前記選択されたメモリセルに記憶されたデータを読み出して
前記出力ノードを介して出力し、前記ｊ個のメモリは、ｋ段目（ｋは、ｋ＋１≦ｊを満た
す任意の自然数）のメモリの前記出力ノードがｋ＋１段目のメモリの前記入力ノードに接
続されるように直列に接続され、前記半導体回路は、テストデータと期待値データとを出
力し、前記テストデータを前記ｊ個のメモリのうち１段目のメモリの前記入力ノードに出
力するテスト回路と、前記ｊ個のメモリのうちｊ段目のメモリの前記出力ノードから出力
されたデータと前記期待値データとを比較する比較回路とを更に備える。
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の
機能及び構成を有する構成要素については、共通する参照符号を付す。
機能及び構成を有する構成要素については、共通する参照符号を付す。
１． 本実施形態に係る半導体回路の構成について
まず、本実施形態に係る半導体回路の構成について、図１を用いて説明する。図１は、
本実施形態に係る半導体回路の全体構成図である。
まず、本実施形態に係る半導体回路の構成について、図１を用いて説明する。図１は、
本実施形態に係る半導体回路の全体構成図である。
図示するように、本実施形態に係る半導体回路１００は、半導体チップの周辺領域１、
中間領域２、及び中心領域３に回路を形成して構成される。周辺領域１は、半導体チップ
の一辺に隣接した領域である。中心領域３は、周辺領域１が隣接する半導体チップの辺か
ら離間した領域である。中間領域２は、周辺領域１と中心領域３との間に位置する領域で
ある。
中間領域２、及び中心領域３に回路を形成して構成される。周辺領域１は、半導体チップ
の一辺に隣接した領域である。中心領域３は、周辺領域１が隣接する半導体チップの辺か
ら離間した領域である。中間領域２は、周辺領域１と中心領域３との間に位置する領域で
ある。
周辺領域１には、第１メモリ群４と第２メモリ群５とが設けられる。第１メモリ群４は
、３つのＲＡＭ（Random Access Memory）４１，４２，４３を含む。ＲＡＭ４１，４２，
４３は、それぞれ、独立して書き込み動作及び読み出し動作を行うことができる。ＲＡＭ
４１は、メモリセルアレイ４１ａ、冗長セルアレイ４１ｂ、及びフリップフロップ４１ｃ
を含む。ＲＡＭ４２は、メモリセルアレイ４２ａ、冗長セルアレイ４２ｂ、及びフリップ
フロップ４２ｃを含む。ＲＡＭ４３は、メモリセルアレイ４３ａ、冗長セルアレイ４３ｂ
、及びフリップフロップ４３ｃを含む。ＲＡＭ４１，４２，４３のそれぞれは、入力ノー
ドと出力ノードとを有する。ＲＡＭ４１，４２，４３のそれぞれは、書き込み動作におい
て、入力ノードから受信した書き込み対象のデータ（以下、書き込みデータ）を記憶し、
読み出し動作において、読み出し対象のデータ（以下、読み出しデータ）を出力ノードか
ら出力する。
、３つのＲＡＭ（Random Access Memory）４１，４２，４３を含む。ＲＡＭ４１，４２，
４３は、それぞれ、独立して書き込み動作及び読み出し動作を行うことができる。ＲＡＭ
４１は、メモリセルアレイ４１ａ、冗長セルアレイ４１ｂ、及びフリップフロップ４１ｃ
を含む。ＲＡＭ４２は、メモリセルアレイ４２ａ、冗長セルアレイ４２ｂ、及びフリップ
フロップ４２ｃを含む。ＲＡＭ４３は、メモリセルアレイ４３ａ、冗長セルアレイ４３ｂ
、及びフリップフロップ４３ｃを含む。ＲＡＭ４１，４２，４３のそれぞれは、入力ノー
ドと出力ノードとを有する。ＲＡＭ４１，４２，４３のそれぞれは、書き込み動作におい
て、入力ノードから受信した書き込み対象のデータ（以下、書き込みデータ）を記憶し、
読み出し動作において、読み出し対象のデータ（以下、読み出しデータ）を出力ノードか
ら出力する。
また、第２メモリ群５は、３つのＲＡＭ５１，５２，５３を含む。ＲＡＭ５１，５２，
５３は、それぞれ、独立して書き込み動作及び読み出し動作を行うことができる。ＲＡＭ
５１は、メモリセルアレイ５１ａ、冗長セルアレイ５１ｂ、及びフリップフロップ５１ｃ
を含む。ＲＡＭ５２は、メモリセルアレイ５２ａ、冗長セルアレイ５２ｂ、及びフリップ
フロップ５２ｃを含む。ＲＡＭ５３は、メモリセルアレイ５３ａ、冗長セルアレイ５３ｂ
、及びフリップフロップ５３ｃを含む。ＲＡＭ５１，５２，５３のそれぞれは、入力ノー
ドと出力ノードとを有する。ＲＡＭ５１，５２，５３のそれぞれは、書き込み動作におい
て、入力ノードから受信した書き込みデータを記憶し、読み出し動作において、読み出し
データを出力ノードから出力する。
５３は、それぞれ、独立して書き込み動作及び読み出し動作を行うことができる。ＲＡＭ
５１は、メモリセルアレイ５１ａ、冗長セルアレイ５１ｂ、及びフリップフロップ５１ｃ
を含む。ＲＡＭ５２は、メモリセルアレイ５２ａ、冗長セルアレイ５２ｂ、及びフリップ
フロップ５２ｃを含む。ＲＡＭ５３は、メモリセルアレイ５３ａ、冗長セルアレイ５３ｂ
、及びフリップフロップ５３ｃを含む。ＲＡＭ５１，５２，５３のそれぞれは、入力ノー
ドと出力ノードとを有する。ＲＡＭ５１，５２，５３のそれぞれは、書き込み動作におい
て、入力ノードから受信した書き込みデータを記憶し、読み出し動作において、読み出し
データを出力ノードから出力する。
ＲＡＭ４１，４２，４３,５１,５２,５３の例としては、ＳＲＡＭ（Static Random Acc
ess Memory）が挙げられる。なお、以下の説明では、ＲＡＭ４１，４２，４３,５１,５２
,５３のそれぞれを区別しない場合、参照符号を付さずに「ＲＡＭ」と記載する。また、
同様に、例えばメモリセルアレイ４１ａなどのＲＡＭの構成要素についても、その構成要
素がどのＲＡＭに属するかを区別しない場合、「メモリセルアレイ」のように参照符号を
付さずに記載する。
ess Memory）が挙げられる。なお、以下の説明では、ＲＡＭ４１，４２，４３,５１,５２
,５３のそれぞれを区別しない場合、参照符号を付さずに「ＲＡＭ」と記載する。また、
同様に、例えばメモリセルアレイ４１ａなどのＲＡＭの構成要素についても、その構成要
素がどのＲＡＭに属するかを区別しない場合、「メモリセルアレイ」のように参照符号を
付さずに記載する。
フリップフロップ４１ｃには、フューズ素子（図２のフューズ素子１３）から不良アド
レス情報が転送される。ＲＡＭ４１は、フリップフロップ４１ｃに格納された不良アドレ
ス情報を用いてアドレスのシフト動作を行う。このシフト動作については、後に詳述する
。冗長セルアレイ４１ｂは、シフト動作が行われた際にデータの格納に用いられる。フリ
ップフロップ４２ｃ,４３ｃには、フリップフロップ４１ｃに格納される不良アドレス情
報と同一の不良アドレス情報がフューズ素子から転送される。そして、ＲＡＭ４２,４３
は、ＲＡＭ４１と同様にアドレスのシフト動作を行い、冗長セルアレイ４２ｂ,４３ｂが
データの格納に用いられる。
レス情報が転送される。ＲＡＭ４１は、フリップフロップ４１ｃに格納された不良アドレ
ス情報を用いてアドレスのシフト動作を行う。このシフト動作については、後に詳述する
。冗長セルアレイ４１ｂは、シフト動作が行われた際にデータの格納に用いられる。フリ
ップフロップ４２ｃ,４３ｃには、フリップフロップ４１ｃに格納される不良アドレス情
報と同一の不良アドレス情報がフューズ素子から転送される。そして、ＲＡＭ４２,４３
は、ＲＡＭ４１と同様にアドレスのシフト動作を行い、冗長セルアレイ４２ｂ,４３ｂが
データの格納に用いられる。
フリップフロップ５１ｃ,５２ｃ,５３ｃにも、フューズ素子から不良アドレス情報が転
送される。ただし、フリップフロップ５１ｃ,５２ｃ,５３ｃに格納される不良アドレス情
報は、フリップフロップ４１ｃ,４２ｃ,４３ｃに格納される不良アドレス情報と同一であ
る必要はなく、異なるものであってもよい。ＲＡＭ５１,５２,５３は、不良アドレス情報
をもとにアドレスのシフト動作を行い、冗長セルアレイ５１ｂ,５２ｂ,５３ｂをデータの
格納に用いる。
送される。ただし、フリップフロップ５１ｃ,５２ｃ,５３ｃに格納される不良アドレス情
報は、フリップフロップ４１ｃ,４２ｃ,４３ｃに格納される不良アドレス情報と同一であ
る必要はなく、異なるものであってもよい。ＲＡＭ５１,５２,５３は、不良アドレス情報
をもとにアドレスのシフト動作を行い、冗長セルアレイ５１ｂ,５２ｂ,５３ｂをデータの
格納に用いる。
中間領域２には、セレクタ６−１，６−２,６−３,７−１,７−２,７−３とキャプチャ
レジスタ８，９とが設けられる。中心領域３には、論理回路１０，１１とＢＩＳＴ（Buil
t-In Self Test）回路１２とが設けられる。論理回路１０は、第１メモリ群４からデータ
を読み出して、各種の演算を行い、演算の結果を第１メモリ群４に記憶する。論理回路１
１は、第２メモリ群５からデータを読み出して各種の演算を行い、演算の結果を第２メモ
リ群５に記憶する。ＢＩＳＴ回路１２は、所定のパターンのデータ（以下、パターンデー
タ）を第１メモリ群４及び第２メモリ群５に書き込み、そのパターンデータを第１メモリ
群４及び第２メモリ群５から読み出すことで、第１メモリ群４及び第２メモリ群５のテス
トを実行する。
レジスタ８，９とが設けられる。中心領域３には、論理回路１０，１１とＢＩＳＴ（Buil
t-In Self Test）回路１２とが設けられる。論理回路１０は、第１メモリ群４からデータ
を読み出して、各種の演算を行い、演算の結果を第１メモリ群４に記憶する。論理回路１
１は、第２メモリ群５からデータを読み出して各種の演算を行い、演算の結果を第２メモ
リ群５に記憶する。ＢＩＳＴ回路１２は、所定のパターンのデータ（以下、パターンデー
タ）を第１メモリ群４及び第２メモリ群５に書き込み、そのパターンデータを第１メモリ
群４及び第２メモリ群５から読み出すことで、第１メモリ群４及び第２メモリ群５のテス
トを実行する。
半導体回路１００の通常動作時、論理回路１０は、第１メモリ群４にデータを書き込む
ための制御信号と書き込みデータをセレクタ６−１,６−２,６−３に送信する。また、論
理回路１０は、第１メモリ群４からデータを読み出すための制御信号をセレクタ６−１,
６−２,６−３に送信する。同様に、論理回路１１は、第２メモリ群５にデータを書き込
むための制御信号と書き込みデータをセレクタ７−１,７−２,７−３に送信する。また、
論理回路１１は、第２メモリ群５からデータを読み出すための制御信号をセレクタ７−１
,７−２,７−３に送信する。
ための制御信号と書き込みデータをセレクタ６−１,６−２,６−３に送信する。また、論
理回路１０は、第１メモリ群４からデータを読み出すための制御信号をセレクタ６−１,
６−２,６−３に送信する。同様に、論理回路１１は、第２メモリ群５にデータを書き込
むための制御信号と書き込みデータをセレクタ７−１,７−２,７−３に送信する。また、
論理回路１１は、第２メモリ群５からデータを読み出すための制御信号をセレクタ７−１
,７−２,７−３に送信する。
半導体回路１００のテスト動作時、ＢＩＳＴ回路１２は、第１メモリ群４にパターンデ
ータを書き込むための制御信号とパターンデータとをセレクタ６−１,６−２,６−３に送
信する。また、ＢＩＳＴ回路１２は、第１メモリ群４からパターンデータを読み出すため
の制御信号をセレクタ６−１,６−２,６−３に送信する。同様に、ＢＩＳＴ回路１２は、
第２メモリ群５にパターンデータを書き込むための制御信号とパターンデータとをセレク
タ７−１,７−２,７−３に送信する。また、ＢＩＳＴ回路１２は、第２メモリ群５からパ
ターンデータを読み出すための制御信号をセレクタ７−１,７−２,７−３に送信する。
ータを書き込むための制御信号とパターンデータとをセレクタ６−１,６−２,６−３に送
信する。また、ＢＩＳＴ回路１２は、第１メモリ群４からパターンデータを読み出すため
の制御信号をセレクタ６−１,６−２,６−３に送信する。同様に、ＢＩＳＴ回路１２は、
第２メモリ群５にパターンデータを書き込むための制御信号とパターンデータとをセレク
タ７−１,７−２,７−３に送信する。また、ＢＩＳＴ回路１２は、第２メモリ群５からパ
ターンデータを読み出すための制御信号をセレクタ７−１,７−２,７−３に送信する。
セレクタ６−１は、半導体回路１００の通常動作時、論理回路１０から受信した制御信
号をＲＡＭ４１に送信する。また、セレクタ６−１は、論理回路１０がＲＡＭ４１にデー
タを書き込むとき、論理回路１０から受信した書き込みデータをＲＡＭ４１に送信する。
セレクタ６−２は、半導体回路１００の通常動作時、論理回路１０から受信した制御信号
をＲＡＭ４２に送信する。また、セレクタ６−２は、論理回路１０がＲＡＭ４２にデータ
を書き込むとき、論理回路１０から受信した書き込みデータをＲＡＭ４２に送信する。セ
レクタ６−３は、半導体回路１００の通常動作時、論理回路１０から受信した制御信号を
ＲＡＭ４３に送信する。また、セレクタ６−３は、論理回路１０がＲＡＭ４３にデータを
書き込むとき、論理回路１０から受信した書き込みデータをＲＡＭ４３に送信する。
号をＲＡＭ４１に送信する。また、セレクタ６−１は、論理回路１０がＲＡＭ４１にデー
タを書き込むとき、論理回路１０から受信した書き込みデータをＲＡＭ４１に送信する。
セレクタ６−２は、半導体回路１００の通常動作時、論理回路１０から受信した制御信号
をＲＡＭ４２に送信する。また、セレクタ６−２は、論理回路１０がＲＡＭ４２にデータ
を書き込むとき、論理回路１０から受信した書き込みデータをＲＡＭ４２に送信する。セ
レクタ６−３は、半導体回路１００の通常動作時、論理回路１０から受信した制御信号を
ＲＡＭ４３に送信する。また、セレクタ６−３は、論理回路１０がＲＡＭ４３にデータを
書き込むとき、論理回路１０から受信した書き込みデータをＲＡＭ４３に送信する。
セレクタ６−１は、半導体回路１００のテスト動作時、ＢＩＳＴ回路１２から受信した
制御信号をＲＡＭ４１に送信し、ＢＩＳＴ回路１２から受信したパターンデータをＲＡＭ
４１に送信する。セレクタ６−２は、半導体回路１００のテスト動作時、ＢＩＳＴ回路１
２から受信した制御信号をＲＡＭ４２に送信する。セレクタ６−３は、半導体回路１００
のテスト動作時、ＢＩＳＴ回路１２から受信した制御信号をＲＡＭ４３に送信する。
制御信号をＲＡＭ４１に送信し、ＢＩＳＴ回路１２から受信したパターンデータをＲＡＭ
４１に送信する。セレクタ６−２は、半導体回路１００のテスト動作時、ＢＩＳＴ回路１
２から受信した制御信号をＲＡＭ４２に送信する。セレクタ６−３は、半導体回路１００
のテスト動作時、ＢＩＳＴ回路１２から受信した制御信号をＲＡＭ４３に送信する。
セレクタ７−１は、半導体回路１００の通常動作時、論理回路１１から受信した制御信
号をＲＡＭ５１に送信する。また、セレクタ７−１は、論理回路１１がＲＡＭ５１にデー
タを書き込むとき、論理回路１１から受信した書き込みデータをＲＡＭ５１に送信する。
セレクタ７−２は、半導体回路１００の通常動作時、論理回路１１から受信した制御信号
をＲＡＭ５２に送信する。また、セレクタ７−２は、論理回路１１がＲＡＭ５２にデータ
を書き込むとき、論理回路１１から受信した書き込みデータをＲＡＭ５２に送信する。セ
レクタ７−３は、半導体回路１００の通常動作時、論理回路１１から受信した制御信号を
ＲＡＭ５３に送信する。また、セレクタ７−３は、論理回路１１がＲＡＭ５３にデータを
書き込むとき、論理回路１１から受信した書き込みデータをＲＡＭ５３に送信する。
号をＲＡＭ５１に送信する。また、セレクタ７−１は、論理回路１１がＲＡＭ５１にデー
タを書き込むとき、論理回路１１から受信した書き込みデータをＲＡＭ５１に送信する。
セレクタ７−２は、半導体回路１００の通常動作時、論理回路１１から受信した制御信号
をＲＡＭ５２に送信する。また、セレクタ７−２は、論理回路１１がＲＡＭ５２にデータ
を書き込むとき、論理回路１１から受信した書き込みデータをＲＡＭ５２に送信する。セ
レクタ７−３は、半導体回路１００の通常動作時、論理回路１１から受信した制御信号を
ＲＡＭ５３に送信する。また、セレクタ７−３は、論理回路１１がＲＡＭ５３にデータを
書き込むとき、論理回路１１から受信した書き込みデータをＲＡＭ５３に送信する。
セレクタ７−１は、半導体回路１００のテスト動作時、ＢＩＳＴ回路１２から受信した
制御信号をＲＡＭ５１に送信し、ＢＩＳＴ回路１２から受信したパターンデータをＲＡＭ
５１に送信する。セレクタ７−２は、半導体回路１００のテスト動作時、ＢＩＳＴ回路１
２から受信した制御信号をＲＡＭ５２に送信する。セレクタ７−３は、半導体回路１００
のテスト動作時、ＢＩＳＴ回路１２から受信した制御信号をＲＡＭ５３に送信する。
制御信号をＲＡＭ５１に送信し、ＢＩＳＴ回路１２から受信したパターンデータをＲＡＭ
５１に送信する。セレクタ７−２は、半導体回路１００のテスト動作時、ＢＩＳＴ回路１
２から受信した制御信号をＲＡＭ５２に送信する。セレクタ７−３は、半導体回路１００
のテスト動作時、ＢＩＳＴ回路１２から受信した制御信号をＲＡＭ５３に送信する。
半導体回路１００のテスト動作時、ＲＡＭ４１,４２,４３は、以下のように動作する。
ＢＩＳＴ回路１２からＲＡＭ４１の入力ノードにパターンデータが送信される。ＲＡＭ
４１は、ＢＩＳＴ回路１２から受信した制御信号に従って書き込み動作を行い、ＢＩＳＴ
回路１２から受信したパターンデータをメモリセルアレイ４１ａに記憶する。また、ＲＡ
Ｍ４１は、ＢＩＳＴ回路１２から受信した制御信号に従って読み出し動作を行い、先の書
き込み動作でメモリセルアレイ４１ａに記憶されたパターンデータを読み出す。読み出さ
れたパターンデータは、ＲＡＭ４１の出力ノードからセレクタ６−４を介してＲＡＭ４２
の入力ノードに送信される。
４１は、ＢＩＳＴ回路１２から受信した制御信号に従って書き込み動作を行い、ＢＩＳＴ
回路１２から受信したパターンデータをメモリセルアレイ４１ａに記憶する。また、ＲＡ
Ｍ４１は、ＢＩＳＴ回路１２から受信した制御信号に従って読み出し動作を行い、先の書
き込み動作でメモリセルアレイ４１ａに記憶されたパターンデータを読み出す。読み出さ
れたパターンデータは、ＲＡＭ４１の出力ノードからセレクタ６−４を介してＲＡＭ４２
の入力ノードに送信される。
ＲＡＭ４２は、ＢＩＳＴ回路１２から受信した制御信号に従って書き込み動作を行い、
ＲＡＭ４１から受信したパターンデータをメモリセルアレイ４２ａに記憶する。また、Ｒ
ＡＭ４２は、ＢＩＳＴ回路１２から受信した制御信号に従って読み出し動作を行い、先の
書き込み動作でメモリセルアレイ４２ａに記憶されたパターンデータを読み出す。読み出
されたパターンデータは、ＲＡＭ４２の出力ノードからセレクタ６−５を介してＲＡＭ４
３の入力ノードに送信される。
ＲＡＭ４１から受信したパターンデータをメモリセルアレイ４２ａに記憶する。また、Ｒ
ＡＭ４２は、ＢＩＳＴ回路１２から受信した制御信号に従って読み出し動作を行い、先の
書き込み動作でメモリセルアレイ４２ａに記憶されたパターンデータを読み出す。読み出
されたパターンデータは、ＲＡＭ４２の出力ノードからセレクタ６−５を介してＲＡＭ４
３の入力ノードに送信される。
ＲＡＭ４３は、ＢＩＳＴ回路１２から受信した制御信号に従って書き込み動作を行い、
ＲＡＭ４２から受信したパターンデータをメモリセルアレイ４３ａに記憶する。また、Ｒ
ＡＭ４３は、ＢＩＳＴ回路１２から受信した制御信号に従って読み出し動作を行い、先の
書き込み動作でメモリセルアレイ４３ａに記憶されたパターンデータを読み出す。読み出
されたパターンデータは、ＲＡＭ４３の出力ノードからキャプチャレジスタ８に送信され
る。
ＲＡＭ４２から受信したパターンデータをメモリセルアレイ４３ａに記憶する。また、Ｒ
ＡＭ４３は、ＢＩＳＴ回路１２から受信した制御信号に従って読み出し動作を行い、先の
書き込み動作でメモリセルアレイ４３ａに記憶されたパターンデータを読み出す。読み出
されたパターンデータは、ＲＡＭ４３の出力ノードからキャプチャレジスタ８に送信され
る。
キャプチャレジスタ８は、ＲＡＭ４３から出力されたデータを記憶する。もしデータの
書き込み及び読み出しが行われたＲＡＭ４１,４２,４３に不良がなければ、ＲＡＭ４３か
ら出力されるデータは、ＲＡＭ４１に最初に入力されたパターンデータと一致する。パタ
ーンデータを期待値データとして、キャプチャレジスタ８に記憶されたデータと期待値デ
ータとを比較することで、ＲＡＭ４１,４２,４３の不良の有無を検知する。
書き込み及び読み出しが行われたＲＡＭ４１,４２,４３に不良がなければ、ＲＡＭ４３か
ら出力されるデータは、ＲＡＭ４１に最初に入力されたパターンデータと一致する。パタ
ーンデータを期待値データとして、キャプチャレジスタ８に記憶されたデータと期待値デ
ータとを比較することで、ＲＡＭ４１,４２,４３の不良の有無を検知する。
このように、半導体回路１００のテスト動作時、ＲＡＭ４１,４２,４３は、ｋ段目（ｋ
は、ｋ＋１≦３を満たす任意の自然数）のＲＡＭの出力ノードがｋ＋１段目のＲＡＭの入
力ノードに接続されるように直列に接続される。ここで、１段目のＲＡＭは、ＲＡＭ４１
に相当する。２段目のＲＡＭは、ＲＡＭ４２に相当する。３段目のＲＡＭは、ＲＡＭ４３
に相当する。
は、ｋ＋１≦３を満たす任意の自然数）のＲＡＭの出力ノードがｋ＋１段目のＲＡＭの入
力ノードに接続されるように直列に接続される。ここで、１段目のＲＡＭは、ＲＡＭ４１
に相当する。２段目のＲＡＭは、ＲＡＭ４２に相当する。３段目のＲＡＭは、ＲＡＭ４３
に相当する。
一方、半導体回路１００の通常動作時、ＲＡＭ４１,４２,４３のそれぞれは、論理回路
１０との間で直接データの授受を行う。ＲＡＭ４１,４２,４３は、論理回路１０に対して
並列に接続される。ＲＡＭ４１,４２,４３は、直列に接続された場合の前段のＲＡＭ（例
えば、ＲＡＭ４３に対するＲＡＭ４１,４２）を介さずに論理回路１０から書き込みデー
タを受信し、後段のＲＡＭ（例えば、ＲＡＭ４１に対するＲＡＭ４２,４３）を介さずに
論理回路１０に読み出しデータを送信する。
１０との間で直接データの授受を行う。ＲＡＭ４１,４２,４３は、論理回路１０に対して
並列に接続される。ＲＡＭ４１,４２,４３は、直列に接続された場合の前段のＲＡＭ（例
えば、ＲＡＭ４３に対するＲＡＭ４１,４２）を介さずに論理回路１０から書き込みデー
タを受信し、後段のＲＡＭ（例えば、ＲＡＭ４１に対するＲＡＭ４２,４３）を介さずに
論理回路１０に読み出しデータを送信する。
以上では、第１メモリ群４を例に半導体回路１００の通常動作とテスト動作とを説明し
たが、第２メモリ群５も同様の動作を行う。以上の説明で、第１メモリ群４を第２メモリ
群５に読み替え、セレクタ６−１〜６−３をセレクタ７−１〜７−３に読み替え、キャプ
チャレジスタ８をキャプチャレジスタ９に読み替えることで、第２メモリ群５の動作に関
する説明を得ることができる。
たが、第２メモリ群５も同様の動作を行う。以上の説明で、第１メモリ群４を第２メモリ
群５に読み替え、セレクタ６−１〜６−３をセレクタ７−１〜７−３に読み替え、キャプ
チャレジスタ８をキャプチャレジスタ９に読み替えることで、第２メモリ群５の動作に関
する説明を得ることができる。
次に、本実施形態に係る半導体回路の詳細構成について、図２を用いて説明する。なお
、図２では、説明の便宜上、図１で示した半導体回路１００の一部（第１メモリ群４とそ
の周辺回路）を示している。
、図２では、説明の便宜上、図１で示した半導体回路１００の一部（第１メモリ群４とそ
の周辺回路）を示している。
図２に示すように、半導体回路１００は、フューズ素子１３、入力端子１４、セレクタ
１５、アドレスレジスタ１６−１,１６−２、比較回路１７、及び出力ノード１８を備え
る。フューズ素子１３は、前述の通り、不良アドレス情報を記憶する。入力端子１４は、
半導体チップの外部からデータを入力可能であり、フリップフロップ４１ｃ,４２ｃ,４３
ｃに格納される不良アドレス情報を任意のデータに設定するために用いられる。セレクタ
１５は、フューズ素子１３の出力と入力端子１４の出力とのうち一方を選択してフリップ
フロップ４１ｃに出力する。
１５、アドレスレジスタ１６−１,１６−２、比較回路１７、及び出力ノード１８を備え
る。フューズ素子１３は、前述の通り、不良アドレス情報を記憶する。入力端子１４は、
半導体チップの外部からデータを入力可能であり、フリップフロップ４１ｃ,４２ｃ,４３
ｃに格納される不良アドレス情報を任意のデータに設定するために用いられる。セレクタ
１５は、フューズ素子１３の出力と入力端子１４の出力とのうち一方を選択してフリップ
フロップ４１ｃに出力する。
セレクタ６−１は、論理回路１０の出力とＢＩＳＴ回路１２の出力とのうち一方を選択
してＲＡＭ４１に出力する。セレクタ６−２は、論理回路１０の出力とＢＩＳＴ回路１２
及びアドレスレジスタ１６−１の出力とのうち一方を選択してＲＡＭ４２に出力する。セ
レクタ６−３は、論理回路１０の出力とＢＩＳＴ回路１２及びアドレスレジスタ１６−２
の出力とのうち一方を選択してＲＡＭ４３に出力する。
してＲＡＭ４１に出力する。セレクタ６−２は、論理回路１０の出力とＢＩＳＴ回路１２
及びアドレスレジスタ１６−１の出力とのうち一方を選択してＲＡＭ４２に出力する。セ
レクタ６−３は、論理回路１０の出力とＢＩＳＴ回路１２及びアドレスレジスタ１６−２
の出力とのうち一方を選択してＲＡＭ４３に出力する。
ＢＩＳＴ回路１２は、クロック信号ＣＬＫ、チップイネーブル信号ＣＥ、ライトイネー
ブル信号ＷＥ０,ＷＥ１,ＷＥ２、アドレス信号ａｄｄｒ、パターンデータｄａｔａ、及び
期待値データｅｘｐを出力する。クロック信号ＣＬＫは、ＲＡＭ４１,４２,４３の動作ク
ロックとしてＲＡＭ４１,４２,４３に供給される。ライトイネーブル信号ＷＥ０,ＷＥ１,
ＷＥ２は、要求する動作が書き込み動作であるか読み出し動作であるかをＲＡＭに伝達す
るための制御信号である。ライトイネーブル信号ＷＥ０,ＷＥ１,ＷＥ２は、アサートされ
たときに書き込み動作を示し、ネゲートされたときに読み出し動作を示す。ライトイネー
ブル信号ＷＥ０は、ＲＡＭ４１に供給される。ライトイネーブル信号ＷＥ１は、ＲＡＭ４
２に供給される。ライトイネーブル信号ＷＥ２は、ＲＡＭ４３に供給される。アドレス信
号ａｄｄｒは、ＲＡＭの書き込み対象／読み出し対象のメモリセルを指定する制御信号で
ある。アドレス信号ａｄｄｒは、アドレス信号ＡＤＤ０としてＲＡＭ４１に供給される。
ブル信号ＷＥ０,ＷＥ１,ＷＥ２、アドレス信号ａｄｄｒ、パターンデータｄａｔａ、及び
期待値データｅｘｐを出力する。クロック信号ＣＬＫは、ＲＡＭ４１,４２,４３の動作ク
ロックとしてＲＡＭ４１,４２,４３に供給される。ライトイネーブル信号ＷＥ０,ＷＥ１,
ＷＥ２は、要求する動作が書き込み動作であるか読み出し動作であるかをＲＡＭに伝達す
るための制御信号である。ライトイネーブル信号ＷＥ０,ＷＥ１,ＷＥ２は、アサートされ
たときに書き込み動作を示し、ネゲートされたときに読み出し動作を示す。ライトイネー
ブル信号ＷＥ０は、ＲＡＭ４１に供給される。ライトイネーブル信号ＷＥ１は、ＲＡＭ４
２に供給される。ライトイネーブル信号ＷＥ２は、ＲＡＭ４３に供給される。アドレス信
号ａｄｄｒは、ＲＡＭの書き込み対象／読み出し対象のメモリセルを指定する制御信号で
ある。アドレス信号ａｄｄｒは、アドレス信号ＡＤＤ０としてＲＡＭ４１に供給される。
アドレスレジスタ１６−１は、ＢＩＳＴ回路１２から出力されたアドレス信号ａｄｄｒ
をクロック信号ＣＬＫに同期してラッチし、ラッチしたアドレス信号をアドレスＡＤＤ１
としてＲＡＭ４２に供給する。アドレスレジスタ１６−２は、アドレスレジスタ１６−１
から出力されたアドレス信号ＡＤＤ１をクロック信号ＣＬＫに同期してラッチし、ラッチ
したアドレス信号をアドレス信号ＡＤＤ２としてＲＡＭ４３に供給する。このアドレスレ
ジスタ１６−１,１６−２のラッチ動作により、アドレス信号ＡＤＤ１は、アドレス信号
ａｄｄｒ（アドレス信号ＡＤＤ０）をクロック信号ＣＬＫの１サイクル分遅延させた信号
となり、アドレス信号ＡＤＤ２は、アドレス信号ａｄｄｒ（アドレス信号ＡＤＤ０）をク
ロック信号ＣＬＫの２サイクル分遅延させた信号となる。
をクロック信号ＣＬＫに同期してラッチし、ラッチしたアドレス信号をアドレスＡＤＤ１
としてＲＡＭ４２に供給する。アドレスレジスタ１６−２は、アドレスレジスタ１６−１
から出力されたアドレス信号ＡＤＤ１をクロック信号ＣＬＫに同期してラッチし、ラッチ
したアドレス信号をアドレス信号ＡＤＤ２としてＲＡＭ４３に供給する。このアドレスレ
ジスタ１６−１,１６−２のラッチ動作により、アドレス信号ＡＤＤ１は、アドレス信号
ａｄｄｒ（アドレス信号ＡＤＤ０）をクロック信号ＣＬＫの１サイクル分遅延させた信号
となり、アドレス信号ＡＤＤ２は、アドレス信号ａｄｄｒ（アドレス信号ＡＤＤ０）をク
ロック信号ＣＬＫの２サイクル分遅延させた信号となる。
比較回路１７は、キャプチャレジスタ８に保持されたＲＡＭ４３の出力データｃａｐｔ
ｕｒｅ＿ｒｅｇを期待値データｅｘｐと比較する。出力ノード１８は、比較回路１７の比
較結果ｆｌａｇを出力する。
ｕｒｅ＿ｒｅｇを期待値データｅｘｐと比較する。出力ノード１８は、比較回路１７の比
較結果ｆｌａｇを出力する。
図３乃至図５は、実施形態に係る半導体回路のテスト動作時における各種信号のタイミ
ングチャートである。
ングチャートである。
図３に示す期間Ｔ１において、ＲＡＭ４１に対するパターンデータの書き込みが行われ
る。最初に、ＢＩＳＴ回路１２は、ＲＡＭ４１に対するパターンデータｗｒｉｔｅ＿ｄａ
ｔａ＿０の書き込みを行う（期間Ｔ１−１）。具体的には、ＢＩＳＴ回路１２は、ライト
イネーブル信号ＷＥ０をアサートしながら、アドレス信号ａｄｄｒ＿０、及びパターンデ
ータｗｒｉｔｅ＿ｄａｔａ＿０をＲＡＭ４１に送信する。パターンデータｗｒｉｔｅ＿ｄ
ａｔａ＿０は、アドレス信号ａｄｄｒ＿０で指定されたメモリセルに書き込まれる。
る。最初に、ＢＩＳＴ回路１２は、ＲＡＭ４１に対するパターンデータｗｒｉｔｅ＿ｄａ
ｔａ＿０の書き込みを行う（期間Ｔ１−１）。具体的には、ＢＩＳＴ回路１２は、ライト
イネーブル信号ＷＥ０をアサートしながら、アドレス信号ａｄｄｒ＿０、及びパターンデ
ータｗｒｉｔｅ＿ｄａｔａ＿０をＲＡＭ４１に送信する。パターンデータｗｒｉｔｅ＿ｄ
ａｔａ＿０は、アドレス信号ａｄｄｒ＿０で指定されたメモリセルに書き込まれる。
続いて、ＢＩＳＴ回路１２は、ＲＡＭ４１に対するパターンデータｗｒｉｔｅ＿ｄａｔ
ａ＿１の書き込みを行う（期間Ｔ１−２）。具体的には、ＢＩＳＴ回路１２は、ライトイ
ネーブル信号ＷＥ０をアサートしながら、アドレス信号ａｄｄｒ＿１、及びパターンデー
タｗｒｉｔｅ＿ｄａｔａ＿１をＲＡＭ４１に送信する。パターンデータｗｒｉｔｅ＿ｄａ
ｔａ＿１は、アドレス信号ａｄｄｒ＿１で指定されたメモリセルに書き込まれる。アドレ
ス信号ａｄｄｒ＿１は、アドレス信号ａｄｄｒ＿０のアドレスをインクリメントまたはデ
クリメントした信号である。
ａ＿１の書き込みを行う（期間Ｔ１−２）。具体的には、ＢＩＳＴ回路１２は、ライトイ
ネーブル信号ＷＥ０をアサートしながら、アドレス信号ａｄｄｒ＿１、及びパターンデー
タｗｒｉｔｅ＿ｄａｔａ＿１をＲＡＭ４１に送信する。パターンデータｗｒｉｔｅ＿ｄａ
ｔａ＿１は、アドレス信号ａｄｄｒ＿１で指定されたメモリセルに書き込まれる。アドレ
ス信号ａｄｄｒ＿１は、アドレス信号ａｄｄｒ＿０のアドレスをインクリメントまたはデ
クリメントした信号である。
以後も同様に、ＢＩＳＴ回路１２は、アドレス信号をインクリメントまたはデクリメン
トしながら、アドレス信号で指定されたメモリセルにパターンデータを書き込む。この書
き込み動作は、ＲＡＭ４１のすべてのメモリセルにパターンデータが書き込まれるまで繰
り返し行われる。
トしながら、アドレス信号で指定されたメモリセルにパターンデータを書き込む。この書
き込み動作は、ＲＡＭ４１のすべてのメモリセルにパターンデータが書き込まれるまで繰
り返し行われる。
次に、図４に示す期間Ｔ２において、期間Ｔ１でＲＡＭ４１に書き込んだパターンデー
タのＲＡＭ４１からの読み出しと、ＲＡＭ４１から読み出したパターンデータのＲＡＭ４
２への書き込みとが行われる。なお、期間Ｔ１の終了時（図３中の“１”と記載した時点
）と期間Ｔ２の開始時（図４中の“１”と記載した時点）とは同一時点であり、期間Ｔ１
での動作と期間Ｔ２での動作とは連続して行われる。
タのＲＡＭ４１からの読み出しと、ＲＡＭ４１から読み出したパターンデータのＲＡＭ４
２への書き込みとが行われる。なお、期間Ｔ１の終了時（図３中の“１”と記載した時点
）と期間Ｔ２の開始時（図４中の“１”と記載した時点）とは同一時点であり、期間Ｔ１
での動作と期間Ｔ２での動作とは連続して行われる。
最初に、ＢＩＳＴ回路１２は、ＲＡＭ４１からのデータｒｅａｄ＿ｄａｔａ＿０の読み
出しを行う（期間Ｔ２−１）。具体的には、ＢＩＳＴ回路１２は、ライトイネーブル信号
ＷＥ０をネゲートしながら、アドレス信号ａｄｄｒ＿０をＲＡＭ４１に送信する。アドレ
ス信号ａｄｄｒ＿０で指定されたメモリセルからデータｒｅａｄ＿ｄａｔａ＿０が読み出
される。データｒｅａｄ＿ｄａｔａ＿０は、データｗｒｉｔｅ＿ｄａｔａ＿０としてＲＡ
Ｍ４２に送信される。
出しを行う（期間Ｔ２−１）。具体的には、ＢＩＳＴ回路１２は、ライトイネーブル信号
ＷＥ０をネゲートしながら、アドレス信号ａｄｄｒ＿０をＲＡＭ４１に送信する。アドレ
ス信号ａｄｄｒ＿０で指定されたメモリセルからデータｒｅａｄ＿ｄａｔａ＿０が読み出
される。データｒｅａｄ＿ｄａｔａ＿０は、データｗｒｉｔｅ＿ｄａｔａ＿０としてＲＡ
Ｍ４２に送信される。
続いて、ＢＩＳＴ回路１２は、ＲＡＭ４１からのデータｒｅａｄ＿ｄａｔａ＿１の読み
出しと、ＲＡＭ４２に対するデータｗｒｉｔｅ＿ｄａｔａ＿０の書き込みとを並行して行
う（期間Ｔ２−２）。具体的には、ＢＩＳＴ回路１２は、ライトイネーブル信号ＷＥ０を
ネゲートしながら、アドレス信号ａｄｄｒ＿１をＲＡＭ４１に送信する。アドレス信号ａ
ｄｄｒ＿１で指定されたメモリセルからデータｒｅａｄ＿ｄａｔａ＿１が読み出され、Ｒ
ＡＭ４２に出力される。また、ＢＩＳＴ回路１２はライトイネーブル信号ＷＥ１をアサー
トする。このとき、アドレスレジスタ１６−１は、クロック信号ＣＬＫの先のサイクルで
ＢＩＳＴ回路１２が出力したアドレス信号ａｄｄｒ＿０をＲＡＭ４２に送信する。データ
ｗｒｉｔｅ＿ｄａｔａ＿０は、アドレス信号ａｄｄｒ＿０で指定されたメモリセルに書き
込まれる。
出しと、ＲＡＭ４２に対するデータｗｒｉｔｅ＿ｄａｔａ＿０の書き込みとを並行して行
う（期間Ｔ２−２）。具体的には、ＢＩＳＴ回路１２は、ライトイネーブル信号ＷＥ０を
ネゲートしながら、アドレス信号ａｄｄｒ＿１をＲＡＭ４１に送信する。アドレス信号ａ
ｄｄｒ＿１で指定されたメモリセルからデータｒｅａｄ＿ｄａｔａ＿１が読み出され、Ｒ
ＡＭ４２に出力される。また、ＢＩＳＴ回路１２はライトイネーブル信号ＷＥ１をアサー
トする。このとき、アドレスレジスタ１６−１は、クロック信号ＣＬＫの先のサイクルで
ＢＩＳＴ回路１２が出力したアドレス信号ａｄｄｒ＿０をＲＡＭ４２に送信する。データ
ｗｒｉｔｅ＿ｄａｔａ＿０は、アドレス信号ａｄｄｒ＿０で指定されたメモリセルに書き
込まれる。
以後も同様に、ＢＩＳＴ回路１２は、アドレス信号をインクリメントまたはデクリメン
トしながら、ＲＡＭ４１からデータを読み出しつつ、読み出したデータをＲＡＭ４２に書
き込んでいく。この書き込み動作は、ＲＡＭ４２のすべてのメモリセルにデータが書き込
まれるまで繰り返し行われる。
トしながら、ＲＡＭ４１からデータを読み出しつつ、読み出したデータをＲＡＭ４２に書
き込んでいく。この書き込み動作は、ＲＡＭ４２のすべてのメモリセルにデータが書き込
まれるまで繰り返し行われる。
次に、図５に示す期間Ｔ３において、期間Ｔ２でＲＡＭ４２に書き込んだパターンデー
タのＲＡＭ４２からの読み出しと、ＲＡＭ４２から読み出したパターンデータのＲＡＭ４
３への書き込みとが行われる。なお、期間Ｔ２の終了時（図４中の“２”と記載した時点
）と期間Ｔ３の開始時（図５中の“２”と記載した時点）とは同一時点であり、期間Ｔ２
での動作と期間Ｔ３での動作とは連続して行われる。
タのＲＡＭ４２からの読み出しと、ＲＡＭ４２から読み出したパターンデータのＲＡＭ４
３への書き込みとが行われる。なお、期間Ｔ２の終了時（図４中の“２”と記載した時点
）と期間Ｔ３の開始時（図５中の“２”と記載した時点）とは同一時点であり、期間Ｔ２
での動作と期間Ｔ３での動作とは連続して行われる。
最初に、ＢＩＳＴ回路１２は、ＲＡＭ４２からのデータｒｅａｄ＿ｄａｔａ＿０の読み
出しを行う（期間Ｔ３−１）。具体的には、ＢＩＳＴ回路１２は、ライトイネーブル信号
ＷＥ１をネゲートしながら、アドレス信号ａｄｄｒ＿０をＲＡＭ４２に送信する。アドレ
ス信号ａｄｄｒ＿０で指定されたメモリセルからデータｒｅａｄ＿ｄａｔａ＿０が読み出
される。データｒｅａｄ＿ｄａｔａ＿０は、データｗｒｉｔｅ＿ｄａｔａ＿０としてＲＡ
Ｍ４３に送信される。
出しを行う（期間Ｔ３−１）。具体的には、ＢＩＳＴ回路１２は、ライトイネーブル信号
ＷＥ１をネゲートしながら、アドレス信号ａｄｄｒ＿０をＲＡＭ４２に送信する。アドレ
ス信号ａｄｄｒ＿０で指定されたメモリセルからデータｒｅａｄ＿ｄａｔａ＿０が読み出
される。データｒｅａｄ＿ｄａｔａ＿０は、データｗｒｉｔｅ＿ｄａｔａ＿０としてＲＡ
Ｍ４３に送信される。
続いて、ＢＩＳＴ回路１２は、ＲＡＭ４２からのデータｒｅａｄ＿ｄａｔａ＿１の読み
出しと、ＲＡＭ４３に対するデータｗｒｉｔｅ＿ｄａｔａ＿０の書き込みとを並行して行
う（期間Ｔ３−２）。具体的には、ＢＩＳＴ回路１２は、ライトイネーブル信号ＷＥ１を
ネゲートしながら、アドレス信号ａｄｄｒ＿１をＲＡＭ４２に送信する。アドレス信号ａ
ｄｄｒ＿１で指定されたメモリセルからデータｒｅａｄ＿ｄａｔａ＿１が読み出され、Ｒ
ＡＭ４３に出力される。また、ＢＩＳＴ回路１２はライトイネーブル信号ＷＥ２をアサー
トする。このとき、アドレスレジスタ１６−２は、クロック信号ＣＬＫの先のサイクルで
アドレスレジスタ１６−１が出力したアドレス信号ａｄｄｒ＿０をＲＡＭ４３に送信する
。データｗｒｉｔｅ＿ｄａｔａ＿０は、アドレス信号ａｄｄｒ＿０で指定されたメモリセ
ルに書き込まれる。
出しと、ＲＡＭ４３に対するデータｗｒｉｔｅ＿ｄａｔａ＿０の書き込みとを並行して行
う（期間Ｔ３−２）。具体的には、ＢＩＳＴ回路１２は、ライトイネーブル信号ＷＥ１を
ネゲートしながら、アドレス信号ａｄｄｒ＿１をＲＡＭ４２に送信する。アドレス信号ａ
ｄｄｒ＿１で指定されたメモリセルからデータｒｅａｄ＿ｄａｔａ＿１が読み出され、Ｒ
ＡＭ４３に出力される。また、ＢＩＳＴ回路１２はライトイネーブル信号ＷＥ２をアサー
トする。このとき、アドレスレジスタ１６−２は、クロック信号ＣＬＫの先のサイクルで
アドレスレジスタ１６−１が出力したアドレス信号ａｄｄｒ＿０をＲＡＭ４３に送信する
。データｗｒｉｔｅ＿ｄａｔａ＿０は、アドレス信号ａｄｄｒ＿０で指定されたメモリセ
ルに書き込まれる。
以後も同様に、ＢＩＳＴ回路１２は、アドレス信号をインクリメントまたはデクリメン
トしながら、ＲＡＭ４２からデータを読み出しつつ、読み出したデータをＲＡＭ４３に書
き込んでいく。この書き込み動作は、ＲＡＭ４３のすべてのメモリセルにデータが書き込
まれるまで繰り返し行われる。
トしながら、ＲＡＭ４２からデータを読み出しつつ、読み出したデータをＲＡＭ４３に書
き込んでいく。この書き込み動作は、ＲＡＭ４３のすべてのメモリセルにデータが書き込
まれるまで繰り返し行われる。
次に、期間Ｔ４において、期間Ｔ３でＲＡＭ４３に書き込まれたパターンデータの読み
出しが行われる。ＢＩＳＴ回路１２は、ライトイネーブル信号ＷＥ２をネゲートしながら
、アドレス信号ａｄｄｒ＿０をＲＡＭ４２に送信する。アドレス信号ａｄｄｒ＿０で指定
されたメモリセルからデータｒｅａｄ＿ｄａｔａ＿０が読み出され、キャプチャレジスタ
８に出力される。キャプチャレジスタ８は、データｃａｐｔｕｒｅ＿ｒｅｇとしてデータ
ｒｅａｄ＿ｄａｔａ＿０を保持する。比較回路１７は、このデータｃａｐｔｕｒｅ＿ｒｅ
ｇを期待値データであるパターンデータｗｒｉｔｅ＿ｄａｔａ＿０と比較する。
出しが行われる。ＢＩＳＴ回路１２は、ライトイネーブル信号ＷＥ２をネゲートしながら
、アドレス信号ａｄｄｒ＿０をＲＡＭ４２に送信する。アドレス信号ａｄｄｒ＿０で指定
されたメモリセルからデータｒｅａｄ＿ｄａｔａ＿０が読み出され、キャプチャレジスタ
８に出力される。キャプチャレジスタ８は、データｃａｐｔｕｒｅ＿ｒｅｇとしてデータ
ｒｅａｄ＿ｄａｔａ＿０を保持する。比較回路１７は、このデータｃａｐｔｕｒｅ＿ｒｅ
ｇを期待値データであるパターンデータｗｒｉｔｅ＿ｄａｔａ＿０と比較する。
以後も同様に、ＢＩＳＴ回路１２は、アドレス信号をインクリメントまたはデクリメン
トしながら、ＲＡＭ４３からデータを読み出しつつ、読み出したデータをパターンデータ
と比較する。この読み出し動作は、ＲＡＭ４３のすべてのメモリセルから読み出されたデ
ータがパターンデータと比較されるまで繰り返し行われる。
トしながら、ＲＡＭ４３からデータを読み出しつつ、読み出したデータをパターンデータ
と比較する。この読み出し動作は、ＲＡＭ４３のすべてのメモリセルから読み出されたデ
ータがパターンデータと比較されるまで繰り返し行われる。
次に、本実施形態に係る半導体回路のシフト動作を図６及び図７を用いて説明する。こ
こでは、図６を参照して、製品出荷時の半導体回路１００のテストを説明する。また、図
７を参照して、製品出荷時のテストで検出された初期不良の救済を説明する。なお、以下
ではＲＡＭ４１,４２,４３を例に挙げて説明する。
こでは、図６を参照して、製品出荷時の半導体回路１００のテストを説明する。また、図
７を参照して、製品出荷時のテストで検出された初期不良の救済を説明する。なお、以下
ではＲＡＭ４１,４２,４３を例に挙げて説明する。
図６は、シフト動作を行う前のメモリセルアレイとＲＡＭの入力ノード及び出力ノード
との接続関係を示す。図６では、ＲＡＭ４１,４２,４３の入力ノードと出力ノードとが直
接に接続されているとき（半導体回路１００のテスト動作時）の接続関係を示している。
との接続関係を示す。図６では、ＲＡＭ４１,４２,４３の入力ノードと出力ノードとが直
接に接続されているとき（半導体回路１００のテスト動作時）の接続関係を示している。
図６に示すように、半導体回路１００は、入力ノード群４１ｄ、入出力ノード群４２ｄ
、入出力ノード群４３ｄ、及び出力ノード群４４を備える。入力ノード群４１ｄは、ＲＡ
Ｍ４１の入力ノードに該当する。入出力ノード群４２ｄは、ＲＡＭ４１の出力ノードとＲ
ＡＭ４２の入力ノードとに該当する。入出力ノード群４３ｄは、ＲＡＭ４２の出力ノード
とＲＡＭ４３の入力ノードとに該当する。出力ノード群４４は、ＲＡＭ４３の出力ノード
に該当する。入力ノード群４１ｄ、入出力ノード群４２ｄ,４３ｄ、及び出力ノード群４
４のそれぞれは、ＲＡＭの入力／出力のビット幅（ｍビット）に対応したｍ個のノードか
ら構成される。このｍ個のノードには、ＲＡＭに入力される書き込みデータ、またはＲＡ
Ｍから出力される読み出しデータ（Ｂｉｔ〔ｍ−１：０〕）が、下位ビットから上位ビッ
トにかけて順番に割り当てられる。
、入出力ノード群４３ｄ、及び出力ノード群４４を備える。入力ノード群４１ｄは、ＲＡ
Ｍ４１の入力ノードに該当する。入出力ノード群４２ｄは、ＲＡＭ４１の出力ノードとＲ
ＡＭ４２の入力ノードとに該当する。入出力ノード群４３ｄは、ＲＡＭ４２の出力ノード
とＲＡＭ４３の入力ノードとに該当する。出力ノード群４４は、ＲＡＭ４３の出力ノード
に該当する。入力ノード群４１ｄ、入出力ノード群４２ｄ,４３ｄ、及び出力ノード群４
４のそれぞれは、ＲＡＭの入力／出力のビット幅（ｍビット）に対応したｍ個のノードか
ら構成される。このｍ個のノードには、ＲＡＭに入力される書き込みデータ、またはＲＡ
Ｍから出力される読み出しデータ（Ｂｉｔ〔ｍ−１：０〕）が、下位ビットから上位ビッ
トにかけて順番に割り当てられる。
メモリセルアレイ４１ａの“ｘ”で示した位置１９に不良が発生していると仮定する。
以下では、位置１９のメモリセルを第１不良セルと称す。図６では、不良アドレス情報が
フューズ素子１３に記憶されていない。このため、不良アドレス情報はフリップフロップ
４１ｂ,４２ｂ,４３ｂに転送されず、不良アドレス情報はフリップフロップ４１ｂ,４２
ｂ,４３ｂに格納されない。
以下では、位置１９のメモリセルを第１不良セルと称す。図６では、不良アドレス情報が
フューズ素子１３に記憶されていない。このため、不良アドレス情報はフリップフロップ
４１ｂ,４２ｂ,４３ｂに転送されず、不良アドレス情報はフリップフロップ４１ｂ,４２
ｂ,４３ｂに格納されない。
ＲＡＭの書き込み動作時、ＲＡＭに入力されるアドレス信号によってメモリセルアレイ
内のｍ個のメモリセルと冗長セルアレイ内の１個のメモリセルとが選択される。不良アド
レス情報がフリップフロップに格納されないとき、アドレス信号によって選択されたメモ
リセルアレイ内のｍ個のメモリセルと冗長セルアレイ内の１個のメモリセルとのうち、メ
モリセルアレイ内のｍ個のメモリセルがｍ個のＲＡＭの入力ノード及び出力ノードに一対
一で接続され、冗長セルアレイ内の１個のメモリセルはＲＡＭの入力ノード及び出力ノー
ドに接続されない。そして、ＲＡＭの入力ノードから入力された書き込みデータは、メモ
リセルアレイ内の選択されたｍ個のメモリセルに記憶される。
内のｍ個のメモリセルと冗長セルアレイ内の１個のメモリセルとが選択される。不良アド
レス情報がフリップフロップに格納されないとき、アドレス信号によって選択されたメモ
リセルアレイ内のｍ個のメモリセルと冗長セルアレイ内の１個のメモリセルとのうち、メ
モリセルアレイ内のｍ個のメモリセルがｍ個のＲＡＭの入力ノード及び出力ノードに一対
一で接続され、冗長セルアレイ内の１個のメモリセルはＲＡＭの入力ノード及び出力ノー
ドに接続されない。そして、ＲＡＭの入力ノードから入力された書き込みデータは、メモ
リセルアレイ内の選択されたｍ個のメモリセルに記憶される。
半導体回路１００のテスト動作時、ＢＩＳＴ回路１２は、パターンデータＢｉｔ〔ｍ−
１：０〕を入力ノード群４１ｄに供給する。パターンデータのうちｎビット目のデータＢ
ｉｔ〔ｎ〕は、入力ノード４１ｄ−１に供給される。入力ノード４１ｄ−１、及び入出力
ノード４２ｄ−１は第１不良セルに接続されている。よって、データＢｉｔ〔ｎ〕は第１
不良セルに書き込まれ、第１不良セルから読み出されたデータは入出力ノード４２ｄ−１
を介してＲＡＭ４２に出力される。このデータは、ＲＡＭ４２、入出力ノード４３ｄ−１
、及びＲＡＭ４３を介して出力ノード４４−１に出力される。第１不良セルから読み出さ
れたデータは第１不良セルに書き込まれたデータと一致しない。このため、出力ノード４
４−１から出力されたデータとデータＢｉｔ〔ｎ〕とが比較回路１７で比較されることで
、データＢｉｔ〔ｎ〕が書き込まれたＲＡＭ４１,４２,４３のいずれかのメモリセルに初
期不良が存在することが検知される（図６中の出力ノード４４−１のＦａｉｌ）。一方、
パターンデータＢｉｔ〔ｍ−１：０〕のうちｎビット目のデータＢｉｔ〔ｎ〕以外のデー
タは、ＲＡＭ４１,４２,４３の良好なメモリセルに格納されるため、出力ノード群４４か
ら出力されるデータと入力ノード群４１ｄから入力されるデータとは一致する（図６中の
出力ノードのＰａｓｓ）。
１：０〕を入力ノード群４１ｄに供給する。パターンデータのうちｎビット目のデータＢ
ｉｔ〔ｎ〕は、入力ノード４１ｄ−１に供給される。入力ノード４１ｄ−１、及び入出力
ノード４２ｄ−１は第１不良セルに接続されている。よって、データＢｉｔ〔ｎ〕は第１
不良セルに書き込まれ、第１不良セルから読み出されたデータは入出力ノード４２ｄ−１
を介してＲＡＭ４２に出力される。このデータは、ＲＡＭ４２、入出力ノード４３ｄ−１
、及びＲＡＭ４３を介して出力ノード４４−１に出力される。第１不良セルから読み出さ
れたデータは第１不良セルに書き込まれたデータと一致しない。このため、出力ノード４
４−１から出力されたデータとデータＢｉｔ〔ｎ〕とが比較回路１７で比較されることで
、データＢｉｔ〔ｎ〕が書き込まれたＲＡＭ４１,４２,４３のいずれかのメモリセルに初
期不良が存在することが検知される（図６中の出力ノード４４−１のＦａｉｌ）。一方、
パターンデータＢｉｔ〔ｍ−１：０〕のうちｎビット目のデータＢｉｔ〔ｎ〕以外のデー
タは、ＲＡＭ４１,４２,４３の良好なメモリセルに格納されるため、出力ノード群４４か
ら出力されるデータと入力ノード群４１ｄから入力されるデータとは一致する（図６中の
出力ノードのＰａｓｓ）。
半導体回路１００のテスト動作時、ＢＩＳＴ回路１２は、図３乃至図５を参照して説明
したように、ＲＡＭに入力するアドレス信号をインクリメントしながら、出力ノード群４
４ｄから出力されるデータ（キャプチャレジスタ８の出力データ）を期待値データと比較
する。ＢＩＳＴ回路１２は、不良が検知されたアドレス信号とビット情報（パターンデー
タの何ビット目かを示す情報）とから、ＲＡＭ４１,４２,４３の少なくとも一つのＲＡＭ
のアドレス信号とビット情報とで特定されるメモリセルに初期不良が存在することを検知
する。
したように、ＲＡＭに入力するアドレス信号をインクリメントしながら、出力ノード群４
４ｄから出力されるデータ（キャプチャレジスタ８の出力データ）を期待値データと比較
する。ＢＩＳＴ回路１２は、不良が検知されたアドレス信号とビット情報（パターンデー
タの何ビット目かを示す情報）とから、ＲＡＭ４１,４２,４３の少なくとも一つのＲＡＭ
のアドレス信号とビット情報とで特定されるメモリセルに初期不良が存在することを検知
する。
図７は、シフト動作を行って初期不良を救済した状態のメモリセルアレイとＲＡＭの入
力ノード及び出力ノードとの接続関係を示す。
力ノード及び出力ノードとの接続関係を示す。
図６の動作で不良が検知されたビット位置（ｎビット目）を示す不良アドレス情報ＲＤ
＿Ｄａｔａがフューズ素子１３に記憶される。不良アドレス情報ＲＤ＿Ｄａｔａは、フリ
ップフロップ４１ｃ,４２ｃ,４３ｃに転送される。ＲＡＭは、図３の動作においてデータ
Ｂｉｔ〔ｎ〕が記憶された第１不良セルにデータＢｉｔ〔ｎ〕が記憶されないように、メ
モリセルアレイとＲＡＭの入力ノード及び出力ノードとの接続関係をシフトさせる。
＿Ｄａｔａがフューズ素子１３に記憶される。不良アドレス情報ＲＤ＿Ｄａｔａは、フリ
ップフロップ４１ｃ,４２ｃ,４３ｃに転送される。ＲＡＭは、図３の動作においてデータ
Ｂｉｔ〔ｎ〕が記憶された第１不良セルにデータＢｉｔ〔ｎ〕が記憶されないように、メ
モリセルアレイとＲＡＭの入力ノード及び出力ノードとの接続関係をシフトさせる。
具体的には、データＢｉｔ〔ｎ〕が供給される入力ノード４１ｄ−１は、図６の動作に
おいてデータＢｉｔ〔ｎ＋１〕が記憶されたメモリセル（図６において入力ノード４１ｄ
−２が接続されていたメモリセル）に接続される。データＢｉｔ〔ｎ＋１〕が供給される
入力ノード４１ｄ−２は、図６の動作においてデータＢｉｔ〔ｎ＋２〕が記憶されたメモ
リセルに接続される。つまり、パターンデータのｊビット目（ｊは、ｎ≦ｊ＜ｍ−１を満
たす自然数）のデータＢｉｔ〔ｊ〕は、図６の動作においてデータＢｉｔ〔ｊ＋１〕が記
憶されたメモリセルに記憶される。また、データＢｉｔ〔ｍ−１〕が供給される入力ノー
ド４１ｄ−３は、冗長セルアレイ４１ｂに接続される。
おいてデータＢｉｔ〔ｎ＋１〕が記憶されたメモリセル（図６において入力ノード４１ｄ
−２が接続されていたメモリセル）に接続される。データＢｉｔ〔ｎ＋１〕が供給される
入力ノード４１ｄ−２は、図６の動作においてデータＢｉｔ〔ｎ＋２〕が記憶されたメモ
リセルに接続される。つまり、パターンデータのｊビット目（ｊは、ｎ≦ｊ＜ｍ−１を満
たす自然数）のデータＢｉｔ〔ｊ〕は、図６の動作においてデータＢｉｔ〔ｊ＋１〕が記
憶されたメモリセルに記憶される。また、データＢｉｔ〔ｍ−１〕が供給される入力ノー
ド４１ｄ−３は、冗長セルアレイ４１ｂに接続される。
ＲＡＭ４１の入力ノード及び出力ノードだけではなく、ＲＡＭ４２,４３についても、
データＢｉｔ〔ｎ〕が記憶されたメモリセルをスキップするように、メモリセルアレイと
入力ノード及び出力ノードとの接続関係がシフトされる。
データＢｉｔ〔ｎ〕が記憶されたメモリセルをスキップするように、メモリセルアレイと
入力ノード及び出力ノードとの接続関係がシフトされる。
具体的には、入出力ノード４２ｄ−１は、図６の動作においてデータＢｉｔ〔ｎ＋１〕
が記憶されたＲＡＭ４１,４２のメモリセル（図６において入力ノード４２ｄ−２が接続
されていたメモリセル）に接続される。入出力ノード４２ｄ−３は、冗長セルアレイ４１
ｂ,４２ｂに接続される。入出力ノード４３ｄ−１は、図６の動作においてデータＢｉｔ
〔ｎ＋１〕が記憶されたＲＡＭ４２,４３のメモリセル（図６において入力ノード４３ｄ
−２が接続されていたメモリセル）に接続される。入出力ノード４２ｄ−３は、冗長セル
アレイ４２ｂ,４３ｂに接続される。出力ノード４４−１は、図６の動作においてデータ
Ｂｉｔ〔ｎ＋１〕が記憶されたＲＡＭ４３のメモリセル（図６において入力ノード４４−
２が接続されていたメモリセル）に接続される。出力ノード４４ｄ−３は、冗長セルアレ
イ４３ｂに接続される。
が記憶されたＲＡＭ４１,４２のメモリセル（図６において入力ノード４２ｄ−２が接続
されていたメモリセル）に接続される。入出力ノード４２ｄ−３は、冗長セルアレイ４１
ｂ,４２ｂに接続される。入出力ノード４３ｄ−１は、図６の動作においてデータＢｉｔ
〔ｎ＋１〕が記憶されたＲＡＭ４２,４３のメモリセル（図６において入力ノード４３ｄ
−２が接続されていたメモリセル）に接続される。入出力ノード４２ｄ−３は、冗長セル
アレイ４２ｂ,４３ｂに接続される。出力ノード４４−１は、図６の動作においてデータ
Ｂｉｔ〔ｎ＋１〕が記憶されたＲＡＭ４３のメモリセル（図６において入力ノード４４−
２が接続されていたメモリセル）に接続される。出力ノード４４ｄ−３は、冗長セルアレ
イ４３ｂに接続される。
この図７の接続関係では、第１不良セルがデータの格納に用いられない。このため、Ｂ
ＩＳＴ回路１２のテスト動作において出力ノード４４−１から出力されるデータは、入力
ノード４１ｄ−１に入力されたデータと一致し、不良は検知されない（図７中の出力ノー
ド４４−１のＰａｓｓ）。このように、シフト動作では、第１不良セルがデータの格納に
使用されないようにメモリセルアレイとＲＡＭの入力ノード及び出力ノードとの接続関係
をシフトさせることで、ＲＡＭの不良を救済する。
ＩＳＴ回路１２のテスト動作において出力ノード４４−１から出力されるデータは、入力
ノード４１ｄ−１に入力されたデータと一致し、不良は検知されない（図７中の出力ノー
ド４４−１のＰａｓｓ）。このように、シフト動作では、第１不良セルがデータの格納に
使用されないようにメモリセルアレイとＲＡＭの入力ノード及び出力ノードとの接続関係
をシフトさせることで、ＲＡＭの不良を救済する。
次に、図７の状態で製品を出荷した後、異なるメモリセルに新たに不良が発生した場合
の故障アドレスの特定方法について、図８及び図９を参照して説明する。図８は、シフト
動作が行われた図７の状態においてメモリセルアレイ４１ａの位置２０に新たな不良が発
生した場合を示す。以下では、位置２０のメモリセルを第２不良セルと称す。
の故障アドレスの特定方法について、図８及び図９を参照して説明する。図８は、シフト
動作が行われた図７の状態においてメモリセルアレイ４１ａの位置２０に新たな不良が発
生した場合を示す。以下では、位置２０のメモリセルを第２不良セルと称す。
半導体回路１００のテスト動作時、ＢＩＳＴ回路１２は、パターンデータＢｉｔ〔ｍ−
１：０〕を入力ノード群４１ｄに供給する。パターンデータのうちｏビット目のデータＢ
ｉｔ〔ｏ〕は、入力ノード４１ｄ−４に供給される。入力ノード４１ｄ−４、及び入出力
ノード４２ｄ−４は、第２不良セルに接続されている。よって、データＢｉｔ〔ｏ〕は第
２不良セルに書き込まれ、第２不良セルから読み出されたデータは入出力ノード４２ｄ−
４を介してＲＡＭ４２に出力される。このデータは、ＲＡＭ４２、入出力ノード４３ｄ−
４、及びＲＡＭ４３を介して出力ノード４４−４に出力される。第２不良セルから読み出
されたデータは第２不良セルに書き込まれたデータと一致しない。このため、出力ノード
４４−１から出力されたデータとデータＢｉｔ〔ｏ〕とが比較回路１７で比較されること
で、データＢｉｔ〔ｏ〕が書き込まれたＲＡＭ４１,４２,４３のいずれかのメモリセルに
不良が存在することが検知される（図８中の出力ノード４４−４のＦａｉｌ）。しかし、
この時点では、入力ノード４１ｄ−４、及び出力ノード４４−４に対応するビット位置（
ｏビット目）に不良セルが存在すると分かるだけで、ＲＡＭ４１,４２,４３のうちのどれ
に、その不良セルがあるのか、判別できない。
１：０〕を入力ノード群４１ｄに供給する。パターンデータのうちｏビット目のデータＢ
ｉｔ〔ｏ〕は、入力ノード４１ｄ−４に供給される。入力ノード４１ｄ−４、及び入出力
ノード４２ｄ−４は、第２不良セルに接続されている。よって、データＢｉｔ〔ｏ〕は第
２不良セルに書き込まれ、第２不良セルから読み出されたデータは入出力ノード４２ｄ−
４を介してＲＡＭ４２に出力される。このデータは、ＲＡＭ４２、入出力ノード４３ｄ−
４、及びＲＡＭ４３を介して出力ノード４４−４に出力される。第２不良セルから読み出
されたデータは第２不良セルに書き込まれたデータと一致しない。このため、出力ノード
４４−１から出力されたデータとデータＢｉｔ〔ｏ〕とが比較回路１７で比較されること
で、データＢｉｔ〔ｏ〕が書き込まれたＲＡＭ４１,４２,４３のいずれかのメモリセルに
不良が存在することが検知される（図８中の出力ノード４４−４のＦａｉｌ）。しかし、
この時点では、入力ノード４１ｄ−４、及び出力ノード４４−４に対応するビット位置（
ｏビット目）に不良セルが存在すると分かるだけで、ＲＡＭ４１,４２,４３のうちのどれ
に、その不良セルがあるのか、判別できない。
そこで、図９で示すように、フリップフロップ４１ｃ,４２ｃ,４３ｃのうち１つの不良
アドレス情報のみを変更することで、ＲＡＭ４１,４２,４３のうちのどれに不良セルがあ
るかを特定する。図９では、セレクタ１５は、入力端子１４の出力を選択してフリップフ
ロップ４１ｃに供給する。そして、入力端子１４から解析データ（解析Ｄａｔａ）を入力
し、解析データをフリップフロップ４１ｃに保持させる。フリップフロップ４２ｃ,４３
ｃは、不良アドレス情報ＲＤ＿Ｄａｔａを保持する。このように、フリップフロップ４１
ｃが保持する不良アドレス情報のみを変更することで、メモリセルアレイとＲＡＭの入力
ノード及び出力ノードとの接続関係は、図９で示すように変更される。
アドレス情報のみを変更することで、ＲＡＭ４１,４２,４３のうちのどれに不良セルがあ
るかを特定する。図９では、セレクタ１５は、入力端子１４の出力を選択してフリップフ
ロップ４１ｃに供給する。そして、入力端子１４から解析データ（解析Ｄａｔａ）を入力
し、解析データをフリップフロップ４１ｃに保持させる。フリップフロップ４２ｃ,４３
ｃは、不良アドレス情報ＲＤ＿Ｄａｔａを保持する。このように、フリップフロップ４１
ｃが保持する不良アドレス情報のみを変更することで、メモリセルアレイとＲＡＭの入力
ノード及び出力ノードとの接続関係は、図９で示すように変更される。
データＢｉｔ〔ｏ〕が供給される入力ノード４１ｄ−４は、図８の動作においてデータ
Ｂｉｔ〔ｏ＋１〕が記憶されたメモリセル（図８において入力ノード４１ｄ−５が接続さ
れていたメモリセル）に接続される。データＢｉｔ〔ｏ＋１〕が供給される入力ノード４
１ｄ−５は、図８の動作においてデータＢｉｔ〔ｏ＋２〕が記憶されたメモリセルに接続
される。つまり、パターンデータのｋビット目（ｋは、ｏ≦ｋ＜ｍ−１を満たす自然数）
のデータＢｉｔ〔ｋ〕は、図８の動作においてデータＢｉｔ〔ｋ＋１〕が記憶されたメモ
リセルに記憶される。
Ｂｉｔ〔ｏ＋１〕が記憶されたメモリセル（図８において入力ノード４１ｄ−５が接続さ
れていたメモリセル）に接続される。データＢｉｔ〔ｏ＋１〕が供給される入力ノード４
１ｄ−５は、図８の動作においてデータＢｉｔ〔ｏ＋２〕が記憶されたメモリセルに接続
される。つまり、パターンデータのｋビット目（ｋは、ｏ≦ｋ＜ｍ−１を満たす自然数）
のデータＢｉｔ〔ｋ〕は、図８の動作においてデータＢｉｔ〔ｋ＋１〕が記憶されたメモ
リセルに記憶される。
入出力ノード４２ｄ−４は、図８の動作においてデータＢｉｔ〔ｏ＋１〕が記憶された
ＲＡＭ４１のメモリセル（図８において入力ノード４２ｄ−５が接続されていたＲＡＭ４
１のメモリセル）に接続される。一方、フリップフロップ４２ｃ,４３ｃの不良アドレス
情報は変更されていないため、入出力ノード群４２ｄ、４３ｄ、及び出力ノード群４４と
メモリセルアレイ４２ａ,４３ａとの接続関係は、図８から変更されない。
ＲＡＭ４１のメモリセル（図８において入力ノード４２ｄ−５が接続されていたＲＡＭ４
１のメモリセル）に接続される。一方、フリップフロップ４２ｃ,４３ｃの不良アドレス
情報は変更されていないため、入出力ノード群４２ｄ、４３ｄ、及び出力ノード群４４と
メモリセルアレイ４２ａ,４３ａとの接続関係は、図８から変更されない。
この図９の接続関係では、第２不良セルがデータの格納に用いられない。このため、Ｂ
ＩＳＴ回路１２のテスト動作において出力ノード４４−４から出力されるデータは、入力
ノード４１ｄ−１に入力されたデータと一致し、不良は検知されない（図９中の出力ノー
ド４４−４のＰａｓｓ）。
ＩＳＴ回路１２のテスト動作において出力ノード４４−４から出力されるデータは、入力
ノード４１ｄ−１に入力されたデータと一致し、不良は検知されない（図９中の出力ノー
ド４４−４のＰａｓｓ）。
ここでは、フリップフロップ４１ｃの不良アドレス情報を解析データに変更する場合を
説明したが、例えばフリップフロップ４２ｃの不良アドレス情報を解析データに変更し、
フリップフロップ４１ｃ,４３ｃに不良アドレス情報ＲＤ＿Ｄａｔａを保持させた場合、
入力ノード群４１ｄ、及び入出力ノード群４２ｄとメモリセルアレイ４１ａとの接続関係
は、図８から変更されず、第２不良セルがデータの格納に用いられる。このため、出力ノ
ード４４−４の出力からメモリセルの不良が依然検知される。このことは、フリップフロ
ップ４３ｃの不良アドレス情報を解析データに変更し、フリップフロップ４１ｃ,４２ｃ
に不良アドレス情報ＲＤ＿Ｄａｔａを保持させた場合も同様である。
説明したが、例えばフリップフロップ４２ｃの不良アドレス情報を解析データに変更し、
フリップフロップ４１ｃ,４３ｃに不良アドレス情報ＲＤ＿Ｄａｔａを保持させた場合、
入力ノード群４１ｄ、及び入出力ノード群４２ｄとメモリセルアレイ４１ａとの接続関係
は、図８から変更されず、第２不良セルがデータの格納に用いられる。このため、出力ノ
ード４４−４の出力からメモリセルの不良が依然検知される。このことは、フリップフロ
ップ４３ｃの不良アドレス情報を解析データに変更し、フリップフロップ４１ｃ,４２ｃ
に不良アドレス情報ＲＤ＿Ｄａｔａを保持させた場合も同様である。
このように、フリップフロップ４１ｃ,４２ｃ,４３ｃの不良アドレス情報を一つずつ変
更していき、どの不良アドレス情報を変更したときに、図８の動作で検知されたメモリセ
ルの不良が検知されなくなるかを見ることで、ＲＡＭ４１,４２,４３のうちのどれに不良
セルがあるかを特定する。
更していき、どの不良アドレス情報を変更したときに、図８の動作で検知されたメモリセ
ルの不良が検知されなくなるかを見ることで、ＲＡＭ４１,４２,４３のうちのどれに不良
セルがあるかを特定する。
２． 本実施形態に係る効果
ここで、図２のキャプチャレジスタ８や比較回路１７のようなＲＡＭのテスト用回路を
ＲＡＭごとに設ける場合を考える。この場合、ＲＡＭの数が増えるほど、追加になるテス
ト用回路が増えるため、チップサイズに影響する。また、図１で示したように、ＲＡＭは
半導体チップの周辺領域に配置され、それと接続される論理回路は、半導体チップの中心
領域に配置される場合がある。このとき、テスト用回路やテスト用の信号パスは中間領域
に配置されることが多い。テスト用回路が増えると、テスト用の信号パスの本数も自ずと
増えるため、テスト用の信号パスが中間領域で込み合い、ＲＡＭ近傍での配線配置の自由
度が低下する。これに対し、本実施形態に係る半導体回路では、テスト動作時、複数のＲ
ＡＭの入力ノード及び出力ノードが直列に接続され、これらの直列に接続された複数のＲ
ＡＭでキャプチャレジスタ８や比較回路１７などのテスト用回路が共用されている。この
ため、テスト用回路をＲＡＭごとに設ける場合に比較して、テスト用回路の数を削減する
ことができ、チップサイズを小さくするとともに、ＲＡＭ近傍での配線配置の自由度を確
保することができる。
ここで、図２のキャプチャレジスタ８や比較回路１７のようなＲＡＭのテスト用回路を
ＲＡＭごとに設ける場合を考える。この場合、ＲＡＭの数が増えるほど、追加になるテス
ト用回路が増えるため、チップサイズに影響する。また、図１で示したように、ＲＡＭは
半導体チップの周辺領域に配置され、それと接続される論理回路は、半導体チップの中心
領域に配置される場合がある。このとき、テスト用回路やテスト用の信号パスは中間領域
に配置されることが多い。テスト用回路が増えると、テスト用の信号パスの本数も自ずと
増えるため、テスト用の信号パスが中間領域で込み合い、ＲＡＭ近傍での配線配置の自由
度が低下する。これに対し、本実施形態に係る半導体回路では、テスト動作時、複数のＲ
ＡＭの入力ノード及び出力ノードが直列に接続され、これらの直列に接続された複数のＲ
ＡＭでキャプチャレジスタ８や比較回路１７などのテスト用回路が共用されている。この
ため、テスト用回路をＲＡＭごとに設ける場合に比較して、テスト用回路の数を削減する
ことができ、チップサイズを小さくするとともに、ＲＡＭ近傍での配線配置の自由度を確
保することができる。
また、複数のＲＡＭの入力ノード及び出力ノードを直列に接続すると、期待値データと
比較されるデータが複数のＲＡＭを介して出力されるため、複数のＲＡＭのいずれに不良
セルが存在するのか、判別できなくなる。しかし、本実施形態に係る半導体回路では、不
良アドレス情報をＲＡＭごとに個別に設定することができる。このため、図８及び図９で
示したように、ＲＡＭの不良アドレス情報を１つずつ変更しながら不良セルの検知の有無
を観測することで、不良セルを含むＲＡＭを特定することができる。
比較されるデータが複数のＲＡＭを介して出力されるため、複数のＲＡＭのいずれに不良
セルが存在するのか、判別できなくなる。しかし、本実施形態に係る半導体回路では、不
良アドレス情報をＲＡＭごとに個別に設定することができる。このため、図８及び図９で
示したように、ＲＡＭの不良アドレス情報を１つずつ変更しながら不良セルの検知の有無
を観測することで、不良セルを含むＲＡＭを特定することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したも
のであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様
々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、
置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に
含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるもので
ある。
のであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様
々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、
置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に
含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるもので
ある。
例えば、以上の説明では、本実施形態に係る半導体回路が備えるメモリの例としてＲＡ
Ｍを挙げた。しかし、当該メモリの外部からのアドレス信号に従って複数のメモリセルの
一部のメモリセルが選択されるメモリであれば、ＲＡＭに限定されない。例えば、ＮＡＮ
Ｄ型フラッシュメモリ、ＮＯＲ型フラッシュメモリであってもよい。また、以上の説明で
は、ＲＡＭの例としてＳＲＡＭを挙げたが、ＳＲＡＭに限らず、ＤＲＡＭ（Dynamic Rand
om Access Memory）、ＭＲＡＭ（Magnetic Random Access Memory）、ＰＣＲＡＭ（Phase
Change Random Access Memory）、ＦｅＲＡＭ（Ferroelectric Random Access Memory）
であってもよい。
Ｍを挙げた。しかし、当該メモリの外部からのアドレス信号に従って複数のメモリセルの
一部のメモリセルが選択されるメモリであれば、ＲＡＭに限定されない。例えば、ＮＡＮ
Ｄ型フラッシュメモリ、ＮＯＲ型フラッシュメモリであってもよい。また、以上の説明で
は、ＲＡＭの例としてＳＲＡＭを挙げたが、ＳＲＡＭに限らず、ＤＲＡＭ（Dynamic Rand
om Access Memory）、ＭＲＡＭ（Magnetic Random Access Memory）、ＰＣＲＡＭ（Phase
Change Random Access Memory）、ＦｅＲＡＭ（Ferroelectric Random Access Memory）
であってもよい。
また、以上の説明では、シフト動作で接続関係をシフトできる個数を１つのＲＡＭあた
り１個としているが、シフトできる個数は１個に限られない。
り１個としているが、シフトできる個数は１個に限られない。
１００…半導体回路、１…周辺領域、２…中間領域、３…中心領域、４…第１メモリ群
、４１,４２,４３…ＲＡＭ、４１ａ,４２ａ,４３ａ…メモリセルアレイ、４１ｂ,４２ｂ,
４３ｂ…冗長セルアレイ、４１ｃ,４２ｃ,４３ｃ…フリップフロップ、４１ｄ…入力ノー
ド群、４２ｄ,４３ｄ…入出力ノード群、４４…出力ノード群、５…第２メモリ群、５１,
５２,５３…ＲＡＭ、５１ａ,５２ａ,５３ａ…メモリセルアレイ、５１ｂ,５２ｂ,５３ｂ
…冗長セルアレイ、５１ｃ,５２ｃ,５３ｃ…フリップフロップ、６−１,６−２,６−３,
６−４,６−５,７−１,７−２,７−３,７−４,７−５…セレクタ、８,９…キャプチャレ
ジスタ、１０,１１…論理回路、１２…ＢＩＳＴ回路、１３…フューズ素子、１４…入力
端子、１５…セレクタ、１６−１，１６−２…アドレスレジスタ、１７…比較回路、１８
…出力ノード
、４１,４２,４３…ＲＡＭ、４１ａ,４２ａ,４３ａ…メモリセルアレイ、４１ｂ,４２ｂ,
４３ｂ…冗長セルアレイ、４１ｃ,４２ｃ,４３ｃ…フリップフロップ、４１ｄ…入力ノー
ド群、４２ｄ,４３ｄ…入出力ノード群、４４…出力ノード群、５…第２メモリ群、５１,
５２,５３…ＲＡＭ、５１ａ,５２ａ,５３ａ…メモリセルアレイ、５１ｂ,５２ｂ,５３ｂ
…冗長セルアレイ、５１ｃ,５２ｃ,５３ｃ…フリップフロップ、６−１,６−２,６−３,
６−４,６−５,７−１,７−２,７−３,７−４,７−５…セレクタ、８,９…キャプチャレ
ジスタ、１０,１１…論理回路、１２…ＢＩＳＴ回路、１３…フューズ素子、１４…入力
端子、１５…セレクタ、１６−１，１６−２…アドレスレジスタ、１７…比較回路、１８
…出力ノード
Claims (5)
- ｊ個（ｊは、２以上の所定の自然数）のメモリを備える半導体回路において、
前記ｊ個のメモリの各々は、入力ノード、出力ノード、及び複数のメモリセルを備え、
当該メモリの外部から入力されるアドレス信号に従って前記複数のメモリセルの一部のメ
モリセルを選択し、前記入力ノードを介して入力されたデータを前記選択されたメモリセ
ルに記憶し、前記選択されたメモリセルに記憶されたデータを読み出して前記出力ノード
を介して出力し、
前記ｊ個のメモリは、ｋ段目（ｋは、ｋ＋１≦ｊを満たす任意の自然数）のメモリの前
記出力ノードがｋ＋１段目のメモリの前記入力ノードに接続されるように直列に接続され
、
前記半導体回路は、
テストデータと期待値データとを出力し、前記テストデータを前記ｊ個のメモリのうち
１段目のメモリの前記入力ノードに出力するテスト回路と、
前記ｊ個のメモリのうちｊ段目のメモリの前記出力ノードから出力されたデータと前記
期待値データとを比較する比較回路とを更に備える
ことを特徴とする半導体回路。 - 前記ｊ個のメモリのうち一のメモリとの間で、前記ｊ個のメモリのうちの他のメモリを
介さずにデータを授受する論理回路とを更に備える
ことを特徴とする請求項１に記載の半導体回路。 - 前記ｊ個のメモリ、前記テスト回路、前記比較回路、及び前記論理回路は、半導体チッ
プ上に設けられ、
前記ｊ個のメモリは、前記半導体チップの一の辺側の第１領域に配置され、
前記論理回路は、前記第１領域より前記一の辺から離間した第２領域に配置され、
前記テスト回路、及び前記比較回路は、前記第１領域と前記第２領域との間に位置する
第３領域に配置されている
ことを特徴とする請求項２に記載の半導体回路。 - 前記ｊ個のメモリ、前記テスト回路、前記比較回路、及び前記論理回路は、半導体チッ
プ上に設けられ、
前記ｊ個のメモリの各々は、不良アドレス情報を格納する記憶回路を備え、前記不良ア
ドレス情報に従って、当該メモリの前記入力ノード及び前記出力ノードと当該メモリのメ
モリセルとの接続関係を変更し、
前記記憶回路に格納される前記不良アドレス情報は、前記半導体チップの外部から入力
するデータによって変更することが可能である
ことを特徴とする請求項２に記載の半導体回路。 - 前記メモリは、ＲＡＭ（Random Access Memory）である
ことを特徴とする請求項１に記載の半導体回路。
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| JP2017025840A JP2018133121A (ja) | 2017-02-15 | 2017-02-15 | 半導体回路 |
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