TWI393006B - 用於碼傾印保護之安全系統及安全方法 - Google Patents

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TWI393006B
TWI393006B TW097146577A TW97146577A TWI393006B TW I393006 B TWI393006 B TW I393006B TW 097146577 A TW097146577 A TW 097146577A TW 97146577 A TW97146577 A TW 97146577A TW I393006 B TWI393006 B TW I393006B
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Description

用於碼傾印保護之安全系統及安全方法
本發明係有關於一種安全系統，且特別有關於一種用於碼傾印保護(code dump protection)之安全系統及其方法。
請參考第1圖，第1圖係不具安全保護之先前技術之系統100的方塊圖。一般而言，即將藉由微處理器105執行之碼段(code segment)被儲存於記憶體110中，例如快閃記憶體。當系統100運作時，透過積體電路晶片115之接腳及相關匯流排，微處理器105發出具有位址型樣(address pattern)之位址信號至記憶體110，以擷取儲存於記憶體110中之特定碼段。於翻譯(interpretation)之後，上述特定碼段通常係為微處理器105使用之特定指令。微處理器105使用上述特定指令以執行各種不同動作或資料處理。然而，儲存於記憶體110中之特定碼段係沒有經過加密的，駭客(Hacker)可以容易地從記憶體110中讀取上述特定碼段，以得知微處理器105如何執行上述特定碼段。
請參考第2圖，第2圖係具有先前技術之碼保護方案之安全系統200的方塊圖。記憶體210包括受保護儲存區210b以及未受保護儲存區210a、210c，其中受保護儲存區210b用於儲存加密碼段。通常，當微處理器205透過積體電路晶片215之接腳及相關匯流排擷取儲存於未受保護儲存區210a及210c之資料時，擷取的資料係不經過額外處理而透過相同匯流排直接傳送至微處理器205。當微處理器205透過上述匯流排擷取儲存於受保護儲存區210b之資料(亦即，加密碼段)時，解密單元220首先解密擷取的資料，然後將解密資料(例如解密碼段)傳送至微處理器205，微處理器205隨後可進行翻譯。然而，駭客仍然很可能擷取上述解密資料。
請參考第3圖，其係說明駭客如何能夠修改儲存於第2圖所示未受保護儲存區210a及210c之資料以傾印緩衝於微處理器205中之解密資料的方塊圖。由於駭客無法藉由直接存取加密碼段而獲取上述加密碼段之內容，他們可能修改未受保護儲存區210a中之指令(亦即“資料傾印”)，修改後的指令用於將緩衝於微處理器205中之解密碼段傾印至外部記憶體235。因此，駭客可容易地獲取儲存於受保護儲存區210b之加密碼段的內容。
為解決加密碼段容易被駭客傾印之技術問題，特提供以下技術方案：
本發明實施例提供一種用於碼傾印保護之安全系統，包括：儲存裝置、處理器以及解密單元。儲存裝置具有受保護儲存區，上述受保護儲存區用於儲存至少一加密碼段。處理器用於發出至少一位址型樣至儲存裝置，以獲取對應於位址型樣之至少一資訊型樣。解密單元耦接於處理器與儲存裝置之間。其中，解密單元用於檢查於處理器與儲存裝置間通訊之信號以產生檢查結果，依據檢查結果決定是否解密受保護儲存區中之加密碼段，以產生傳送至處理器之解密碼段。
本發明實施例另提供一種用於碼傾印保護之安全方法，應用於安全系統，包括：(a)提供具有受保護儲存區之儲存裝置，上述受保護儲存區儲存至少一加密碼段；(b)利用處理器發出至少一位址型樣至儲存裝置，以獲取對應於位址型樣之至少一資訊型樣；(c)檢查於處理器與儲存裝置間通訊之信號以產生檢查結果；以及(d)依據檢查結果決定是否解密受保護儲存區中之加密碼段，以產生傳送至處理器之解密碼段。
以上所述的用於碼傾印保護之安全系統及安全方法，能夠藉由檢查處理器與儲存裝置間通訊之信號來決定是否解密受保護儲存區之加密碼段，從而有效防止碼傾印。
於說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域中具有通常知識者應可理解，硬體製造商可能會用不同的名詞來稱呼同樣的元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。於通篇說明書及後續的請求項當中所提及的「包括」係為一開放式的用語，故應解釋成「包括但不限定於」。另外，「耦接」一詞在此係包括任何直接及間接的電氣連接手段。因此，若文中描述一第一裝置耦接於一第二裝置，則代表該第一裝置可直接電氣連接於該第二裝置，或透過其他裝置或連接手段間接地電氣連接至該第二裝置。
請參考第4A圖，第4A圖係依本發明實施例之用於碼傾印保護之安全系統400的方塊圖。安全系統400包括微處理器405、儲存裝置(例如快閃記憶體)410以及解密單元420。應注意，微處理器405亦可係為其它類型之處理器。儲存裝置410包括受保護儲存區410b以及未受保護儲存區410a、410c，其中受保護儲存區410b用於儲存加密碼段。當微處理器405透過積體電路晶片415之接腳及相關匯流排發送至少一位址型樣至儲存裝置410，以擷取對應於上述位址型樣之至少一資訊型樣(information pattern)時，解密單元420檢查於微處理器405與儲存裝置410間通訊之信號，以產生檢查結果。隨後，解密單元420依據上述檢查結果決定是否解密儲存於受保護儲存區410b中之加密碼段，以產生傳送至微處理器405之解密碼段。於本實施例中，微處理器405與儲存裝置410間通訊之信號可係為微處理器405發出之位址型樣或擷取的資訊型樣。亦即，解密單元420檢查位址型樣及/或資訊型樣以產生上述檢查結果。上述位址型樣包括位址之型樣及/或位址標頭(address header)之型樣，而解密單元420可藉由檢查位址之型樣及/或位址標頭之型樣以產生檢查結果。此外，擷取的資訊型樣包括指令型樣(instruction pattern)及/或資料型樣(data pattern)，解密單元420可藉由檢查指令型樣及/或資料型樣以產生檢查結果。以上所述之修飾皆落入本發明之涵蓋範圍。
於第4A圖中，當檢查結果表示位址型樣與預設位址型樣匹配，及/或資訊型樣與預設資訊型樣匹配時，解密單元420解密上述加密碼段以產生解密碼段，並將解密碼段傳送至微處理器405。由於設計者並未將預設資訊型樣(例如指令型樣)設計成“資料傾印”指令，因此，當微處理器405發出的位址型樣與預設位址型樣匹配，及/或擷取的資訊型樣與預設資訊型樣匹配時，解密單元420被致能以解密受保護儲存區410b中之加密碼段。駭客將不容易修改未受保護儲存區410a、410c中之指令以傾印微處理器405中之資料。更進一步之描述將於下面詳細說明。
另一方面，如第4B圖所示，當檢查結果表示發出的位址型樣與預設位址型樣不匹配，及/或擷取的資訊型樣與預設資訊型樣不匹配時，解密單元420直接將加密碼段傳送至微處理器405而並不解密上述加密碼段。第4B圖係解密單元420如何將受保護儲存區410b中之碼段直接傳送至微處理器405之方塊圖。由於解密單元420將受保護儲存區410b中之加密碼段直接傳送至微處理器405，則緩衝於微處理器405之資料係為加密資料。即使駭客可以將指令修改為“資料傾印”指令以從微處理器405中傾印資料至外部記憶體430，由於碼段係為加密的，他們也無法得知所傾印碼段的內容。當然，預設位址型樣及預設資訊型樣可被精心設計以保證這些資料型樣不會輕易被駭客得到。
此外，如第4C圖所示，當檢查結果表示發出的位址型樣與預設位址型樣不匹配，及/或擷取的資訊型樣與預設資訊型樣不匹配時，解密單元420亦可不傳送加密碼段至微處理器405，以替代直接將加密碼段傳送至微處理器405之做法。因此，即使駭客仍然試圖從微處理器405獲取加密碼段之內容，他們所接收到的將皆為隨機資料。亦即，對於駭客而言，儲存於受保護儲存區410b中之加密碼段不可用。
更進一步，於實作中，為了提升檢查結果之準確率，解密單元420通常檢查一序列位址型樣及/或一序列資訊型樣，以產生上述檢查結果，而並非僅檢查一個位址型樣及/或一個資訊型樣。當然，這並非本發明之限定。接下來將以三個範例描述預設位址型樣及預設資訊型樣之設計。請參考第5至7圖，第5至7圖分別係為預設位址型樣及預設資訊型樣之不同範例。
於第一範例中，如第5圖所示，預設位址型樣被設計成分別對應於連續位址Addr1 -Addrn 。例如，預設位址型樣對應於儲存裝置410中32個連續位址，亦即，n等於32，最後位址Addr32 位於受保護儲存區410b之開始位址之前，且與上述開始位址相鄰。預設資訊型樣可依據設計需求來設計。舉例而言，預設資訊型樣之前導型樣對應於前導位址Addr1 之前導位址型樣，其可被設計成禁能由微處理器405執行之中斷的指令型樣，因此上述前導型樣可被表示為如第5圖所示的資料“0xE321f0D3”。對應於前導位址Addr1 之前導位址型樣的資訊型樣係為了防止中斷干擾預設位址型樣之檢查次序。於本實施例中，對應於其它位址Addr2 -Addr32 之位址型樣的資訊型樣皆表示為無操作(NOP)碼段，亦即資料“0xE1A00000”。當然，這些資訊型樣亦可被表示為除NOP碼外的其它碼或其它資料。上述修飾同樣落入本發明
之涵蓋範圍。請注意，對於NOP碼指令，微處理器405僅從儲存裝置410擷取NOP碼指令，而並不執行上述指令。
當微處理器405一個接一個發出與預設位址型樣對應之一序列位址型樣至儲存裝置410時，亦即，檢查結果表示發出的位址型樣與預設位址型樣匹配時，解密單元420被致能以解密來自受保護儲存區410b之加密碼段，以產生解密碼段至微處理器405。於本實施例中，解密單元420立即被致能以解密受保護儲存區410b之開始位址的加密碼段，以傳送解密碼段至微處理器405。然後，微處理器405執行由解密碼段翻譯出的指令。由於受保護儲存區410b並不包括任何用於碼傾印指令之碼段，亦不包括與用於碼傾印之指令對應的任何上述位址型樣，因此，對於駭客而言，受保護儲存區410b中之加密碼段的內容不可用。即使駭客修改儲存於儲存裝置410中，且位於受保護儲存區410b之外位址的指令以用於碼傾印，他們亦無法從微處理器405傾印任何解密碼段，因為對應於受保護儲存區410b之開始位址的解密碼段於檢查之後立即被微處理器405執行。換言之，駭客無法於位址Addrn 與受保護儲存區410b之開始位址間放置修改的指令以獲取任何加密碼段之內容。
駭客可能使用兩個修改的指令以傾印儲存於微處理器405之資料。第一個指令係用於從受保護儲存區410b讀取碼段至微處理器405，然後駭客控制微處理器405執行其它指令(亦即“碼傾印”指令)以傾印緩衝的資料。然而，由於對應於兩個連續指令之兩個位址型樣與預設位址型樣並不匹配，而且解密單元420亦沒有被致能以解密受保護儲存區410b中之任何碼段，駭客仍無法獲取受保護儲存區410b中加密碼段之內容。應注意，如上所述，解密單元420可藉由檢查發出的位址型樣及/或擷取的資訊型樣以產生上述檢查結果。此外，於本範例中，即使駭客直接修改位址Addrn 之指令以試圖獲取任何加密碼段之內容，他們仍無法得知何加密碼段之內容，因為修改的指令不同於初始指令(亦即NOP碼段)，解密單元420之操作亦沒有被致能。
於第二範例中，如第6圖所示，預設位址型樣亦被設計成分別對應於連續位址Addr1 ’-Addrn ’。例如，預設位址型樣對應於儲存裝置410中32個連續位址，亦即，n等於32。第一範例與第二範例之主要區別在於，第二範例中最後位址Addr32 ，並非位於受保護儲存區410b之開始位址之前且與上述開始位址相鄰。因此，預設資訊型樣之最後型樣對應於最後位址Addr32 ’之最後位址型樣，其被設計成跳轉至受保護儲存區410b之開始位址的指令型樣，例如“轉至(Goto)”指令，其被表示為Addr_Addrn ’。對應於前導位址Addr1 之前導位址型樣的預設資訊型樣之前導型樣，亦被設計成禁能由微處理器405執行之中斷的指令型樣。與其它位址Addr2 ’-Addr31 ’對應之資訊型樣皆表示為無操作(NOP)碼段，當然，這些資訊型樣亦可被表示為除NOP碼外的其它碼或其它資料。上述修飾亦符合本發明之精神。
相較於第一範例，第二範例使駭客更難以獲取加密碼段之內容，因為駭客無法容易地得知連續位址Addr1 ’-Addrn ’確切地位於儲存裝置410何處。因此，很難產生一序列與預設位址型樣匹配之修改的位址型樣。為簡潔起見，解密單元420之進一步描述不另贅述。
於第三範例中，如第7圖所示，並非所有的預設位址型樣皆被設計成與儲存單元410中之連續位址對應。舉例而言，假定預設位址型樣包括5個位址型樣分別對應於位址Addr1 ”-Addr5 ”，當然，上述位址型樣之數量僅用以例示之目的，並非本發明之限定。對應於前導位址Addr1 ”之前導位址型樣的資訊型樣亦被設計成禁能由微處理器405執行之中斷的指令型樣，且對應於最後位址Addr5 ”之最後位址型樣的資訊型樣被表示為對應於“Goto”指令之Addr_Addr5 ”，以跳轉至受保護儲存區410b之開始位址。對應於位址Addr2 ”、Addr3 ”以及Addr4 ”之資訊型樣Addr_Addr2 ”、Addr_Addr3 ”以及Addr_Addr4 ”係分別用於跳轉至位址Addr3 ”、Addr4 ”以及Addr5 ”。相較於第一與第二範例，由於位址Addr1 ”-Addr5 ”係不連續位址，對於駭客而言，產生相同的位址型樣非常困難。換言之，一旦解密單元420接收一序列發出的位址型樣，該序列位址型樣與預設位址型樣匹配且依序對應於位址Addr1 ”-Addr5 ”，解密單元420被致能以解密儲存裝置410之受保護儲存區410b中之加密碼段。當然，解密單元420可藉由檢查一序列發出的位址型樣及/或對應於上述發出的位址型樣之一序列擷取的資訊型樣以產生上述檢查結果。
更進一步，上述三個範例中之最後位址，亦即Addrn 、Addrn ’及Addrn ”並不僅限於跳轉至受保護儲存區410b之開始位址。位址Addrn 、Addrn ’及Addrn ”可被設計為跳轉至受保護儲存區410b之其它位址。此外，微處理器405包括用於除錯之除錯介面(debug interface)。為防止駭客透過除錯介面擷取緩衝於微處理器405中之解密碼段，當上述檢查結果表示處理器405所發出的位址型樣與預設位址型樣匹配，及/或擷取的資訊型樣與預設資訊型樣匹配時，處理器405禁能上述除錯介面。
於實作中，解密單元420可藉由解熵(de-entropy)單元或解擾亂(descramble)單元來實施。此外，透過解密單元420對發出的位址型樣及/或擷取的資訊型樣之檢查操作，安全系統400可提供一種安全方案，其類似於高端(high-end)安全系統之可信區(trust zone)架構。更進一步，如上所述，檢查結果係依據於微處理器405與儲存裝置410間通訊之信號產生，上述信號係為至少一位址型樣及/或至少一資訊型樣。於其它實施例中，由微處理器405發出、傳送至儲存裝置410之控制信號亦可作為產生檢查結果之參考。亦即，於上述狀況下，解密單元420檢查發出的控制信號是否與預設控制信號匹配，以產生檢查結果。然後，基於產生的檢查結果，解密單元420決定是否執行解密操作。上述修飾仍符合本發明之精神。
以上所述僅為本發明之較佳實施例，舉凡熟悉本案之人士援依本發明之精神所做之等效變化與修飾，皆應涵蓋於後附之申請專利範圍內。
100．．．系統
105、205．．．微處理器
110、210．．．記憶體
115、215．．．積體電路晶片
200．．．安全系統
210a、210c．．．未受保護儲存區
210b．．．受保護儲存區
220．．．解密單元
235．．．外部記憶體
400．．．安全系統
405．．．微處理器
410．．．儲存裝置
410a、410c．．．未受保護儲存區
410b．．．受保護儲存區
415．．．積體電路晶片
420．．．解密單元
430．．．外部記憶體
第1圖係不具有安全保護之先前技術之系統的方塊圖。
第2圖係具有先前技術之碼保護方案之安全系統的方塊圖。
第3圖係說明駭客如何能夠修改儲存於第2圖所示未受保護儲存區之資料以傾印緩衝於微處理器中之解密資料的方塊圖。
第4A圖係依本發明實施例之用於碼傾印保護之安全系統的方塊圖。
第4B圖係第4A圖中解密單元如何將安全系統之受保護儲存區中之碼段直接傳送至微處理器之方塊圖。
第4C圖係說明第4A圖中解密單元不傳送安全系統之受保護儲存區中之碼段至微處理器之方塊圖。
第5圖係設計預設位址型樣及預設資訊型樣之第一實施例的方塊圖。
第6圖係設計預設位址型樣及預設資訊型樣之第二實施例的方塊圖。
第7圖係設計預設位址型樣及預設資訊型樣之第三實施例的方塊圖。
400．．．安全系統
405．．．微處理器
410．．．儲存裝置
410a、410c．．．未受保護儲存區
410b．．．受保護儲存區
415．．．積體電路晶片
420．．．解密單元

Claims (24)

  1. 一種用於碼傾印保護之安全系統，包括：一儲存裝置，具有一受保護儲存區，該受保護儲存區用於儲存至少一加密碼段；一處理器，用於發出至少一位址型樣至該儲存裝置，以獲取對應於該位址型樣之至少一資訊型樣；以及一解密單元，耦接於該處理器與該儲存裝置之間，其中該解密單元用於檢查從該處理器輸出至該儲存裝置之至少一信號以及從該儲存裝置輸出至該處理器之至少一信號以產生一檢查結果，依據該檢查結果決定是否解密該受保護儲存區中之該加密碼段，以產生傳送至該處理器之一解密碼段。
  2. 如申請專利範圍第1項所述之用於碼傾印保護之安全系統，其中該解密單元用於檢查該位址型樣以產生該檢查結果，該位址型樣包括一位址之一型樣與一位址標頭之一型樣中至少之一。
  3. 如申請專利範圍第2項所述之用於碼傾印保護之安全系統，其中該處理器發出一序列位址型樣至該儲存裝置，用於請求儲存於該儲存裝置之多個連續位址之一序列資訊型樣，以及該解密單元檢查該序列位址型樣以產生該檢查結果。
  4. 如申請專利範圍第3項所述之用於碼傾印保護之安全系統，其 中該多個連續位址之一最後位址位於該受保護儲存區之一開始位址之前，且與該受保護儲存區之該開始位址相鄰。
  5. 如申請專利範圍第3項所述之用於碼傾印保護之安全系統，其中對應於該序列位址型樣之一前導位址型樣之一資訊型樣係為一第一指令型樣，該第一指令型樣用於禁能由該處理器執行之一中斷。
  6. 如申請專利範圍第5項所述之用於碼傾印保護之安全系統，其中對應於該序列位址型樣之一最後位址型樣之一資訊型樣係為一第二指令型樣，該第二指令型樣用於跳轉至該受保護儲存區之一開始位址。
  7. 如申請專利範圍第2項所述之用於碼傾印保護之安全系統，其中該處理器發出一序列位址型樣至該儲存裝置，用於請求儲存於該儲存裝置之多個位址之一序列資訊型樣，該多個位址並非全部連續，以及該解密單元檢查該序列位址型樣以產生該檢查結果。
  8. 如申請專利範圍第7項所述之用於碼傾印保護之安全系統，其中對應於該序列位址型樣之一前導位址型樣之一資訊型樣係為一第一指令型樣，該第一指令型樣用於禁能由該處理器執行之一中斷。
  9. 如申請專利範圍第8項所述之用於碼傾印保護之安全系統，其中對應於該序列位址型樣之一最後位址型樣之一資訊型樣係為一第二指令型樣，該第二指令型樣用於跳轉至該受保護儲存區之一開始位址。
  10. 如申請專利範圍第1項所述之用於碼傾印保護之安全系統，其中該解密單元用於檢查該資訊型樣以產生該檢查結果，該資訊型樣包括一指令型樣與一資料型樣中至少之一。
  11. 如申請專利範圍第1項所述之用於碼傾印保護之安全系統，其中當該檢查結果表示於該處理器與該儲存裝置間通訊之該信號與一預設型樣匹配時，該解密單元解密該加密碼段；以及當該檢查結果表示於該處理器與該儲存裝置間通訊之該信號與該預設型樣不匹配時，該解密單元不解密該加密碼段而直接將該加密碼段傳送至該處理器，或者該解密單元不傳送該加密碼段至該處理器。
  12. 如申請專利範圍第1項所述之用於碼傾印保護之安全系統，其中該處理器包括用於除錯的一除錯介面，當該檢查結果表示於該處理器與該儲存裝置間通訊之該信號與一預設型樣匹配時，該處理器禁能該除錯介面。
  13. 一種用於碼傾印保護之安全方法，應用於一安全系統，包括：(a)提供具有一受保護儲存區之一儲存裝置，該受保護儲存區儲存至少一加密碼段；(b)利用一處理器，發出至少一位址型樣至該儲存裝置，以獲取對應於該位址型樣之至少一資訊型樣；(c)檢查從該處理器輸出至該儲存裝置之至少一信號以及從該儲存裝置輸出至該處理器之至少一信號以產生一檢查結果；以及(d)依據該檢查結果決定是否解密該受保護儲存區中之該加密碼 段，以產生傳送至該處理器之一解密碼段。
  14. 如申請專利範圍第13項所述之用於碼傾印保護之安全方法，其中步驟(c)包括：檢查該位址型樣以產生該檢查結果，其中該位址型樣包括一位址之一型樣與一位址標頭之一型樣中至少之一。
  15. 如申請專利範圍第14項所述之用於碼傾印保護之安全方法，其中步驟(b)包括：發出一序列位址型樣至該儲存裝置，用於請求儲存於該儲存裝置之多個連續位址之一序列資訊型樣；以及步驟(c)包括：檢查該序列位址型樣以產生該檢查結果。
  16. 如申請專利範圍第15項所述之用於碼傾印保護之安全方法，其中該多個連續位址之一最後位址位於該受保護儲存區之一開始位址之前，且與該受保護儲存區之該開始位址相鄰。
  17. 如申請專利範圍第15項所述之用於碼傾印保護之安全方法，其中對應於該序列位址型樣之一前導位址型樣之一資訊型樣係為一第一指令型樣，該第一指令型樣用於禁能由該處理器執行之一中斷。
  18. 如申請專利範圍第17項所述之用於碼傾印保護之安全方法，其中對應於該序列位址型樣之一最後位址型樣之一資訊型樣係為一第 二指令型樣，該第二指令型樣用於跳轉至該受保護儲存區之一開始位址。
  19. 如申請專利範圍第14項所述之用於碼傾印保護之安全方法，其中驟(b)包括：發出一序列位址型樣至該儲存裝置，用於請求儲存於該儲存裝置之多個位址之一序列資訊型樣，該多個位址並非全部連續；以及步驟(c)包括：檢查該序列位址型樣以產生該檢查結果。
  20. 如申請專利範圍第19項所述之用於碼傾印保護之安全方法，其中對應於該序列位址型樣之一前導位址型樣之一資訊型樣係為一第一指令型樣，該第一指令型樣用於禁能由該處理器執行之一中斷。
  21. 如申請專利範圍第20項所述之用於碼傾印保護之安全方法，其中對應於該序列位址型樣之一最後位址型樣之一資訊型樣係為一第二指令型樣，該第二指令型樣用於跳轉至該受保護儲存區之一開始位址。
  22. 如申請專利範圍第13項所述之用於碼傾印保護之安全方法，其中步驟(c)包括：檢查該資訊型樣以產生該檢查結果，該資訊型樣包括一指令型樣與一資料型樣中至少之一。
  23. 如申請專利範圍第13項所述之用於碼傾印保護之安全方法，其中步驟(d)包括：當該檢查結果表示於該處理器與該儲存裝置間通訊之該信號與一預設型樣匹配時，解密該加密碼段；以及當該檢查結果表示於該處理器與該儲存裝置間通訊之該信號與該預設型樣不匹配時，不解密該加密碼段而直接將該加密碼段傳送至該處理器，或者不傳送該加密碼段至該處理器。
  24. 如申請專利範圍第13項所述之用於碼傾印保護之安全方法，其中該處理器包括用於除錯的一除錯介面，而該用於碼傾印保護之安全方法更包括：當該檢查結果表示於該處理器與該儲存裝置間通訊之該信號與一預設型樣匹配時，禁能該除錯介面。
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